CN101385087B - 具有减小的短沟道效应的sonos存储器器件 - Google Patents

具有减小的短沟道效应的sonos存储器器件 Download PDF

Info

Publication number
CN101385087B
CN101385087B CN2006800532505A CN200680053250A CN101385087B CN 101385087 B CN101385087 B CN 101385087B CN 2006800532505 A CN2006800532505 A CN 2006800532505A CN 200680053250 A CN200680053250 A CN 200680053250A CN 101385087 B CN101385087 B CN 101385087B
Authority
CN
China
Prior art keywords
layer
memory device
nonvolatile memory
pencil
lamination
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN2006800532505A
Other languages
English (en)
Other versions
CN101385087A (zh
Inventor
罗伯茨·T·F·范沙吉克
弗朗康艾斯·纽利
米哈依尔·范杜里恩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Koninklijke Philips NV
Original Assignee
Koninklijke Philips Electronics NV
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Koninklijke Philips Electronics NV filed Critical Koninklijke Philips Electronics NV
Publication of CN101385087A publication Critical patent/CN101385087A/zh
Application granted granted Critical
Publication of CN101385087B publication Critical patent/CN101385087B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0466—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells with charge storage in an insulating layer, e.g. metal-nitride-oxide-silicon [MNOS], silicon-oxide-nitride-oxide-silicon [SONOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)

Abstract

一种具有半导体表面层(2)的半导体衬底上的非易失性存储器器件包括源极区域(12、S)、漏极区域(12、D)、沟道区域(CO)、存储器元件(ME)和栅极(G)。所述沟道区域(CO)在源极区域(12、S)和漏极区域(12、D)之间沿第一方向(X)延伸。所述栅极(G)设置在沟道区域(CO)附近，并且所述存储器元件(ME)设置在沟道区域(CO)和栅极之间。所述沟道区域配置在束状半导体层(4)中，所述束状半导体层具有在源极(12、S)和漏极区域(12、D)之间沿第一方向(X)延伸的束状半导体层(4a、4b、4c、4d)，并且具有在与第一方向(X)平行延伸的侧表面(4a、4b、4c、4d)。所述存储器元件包括覆盖在侧表面的电荷捕获叠层(8)，至少下表面(4c)朝向半导体表面层(2)，并且侧表面(4b、4d)直接连接下表面(4c)，从而将束状半导体层(4)嵌入到U状电荷捕获叠层(8)中。

Description

具有减小的短沟道效应的SONOS存储器器件
技术领域
本发明涉及非易失性存储器器件，特别地，涉及SONOS非易失性存储器器件。本发明也涉及制造这种非易失性存储器器件的方法。此外，本发明涉及包括这种非易失性存储器器件的半导体器件。
背景技术
由于对于具有增长数量的存储器器件和/或具有更高密度的存储器器件的半导体器件的持续需要，微电子工业不断努力减小存储器器件的尺寸。
典型地，存储器器件基于平面晶体管布局，所述布局包括源极和漏极区域、源极和漏极区域之间的沟道以及用于控制沟道的栅极。
典型地，平面晶体管布局的尺寸的减小包括源极和漏极区域之间的沟道长度的减小。
由于所谓的短沟道效应，较小的沟道尺寸可能不利地影响晶体管的功能。使用期间，在显著地按比例缩小的器件中，有源区域(源极和漏极)之间的电场变得非常高，并且在这种情况下可能导致横向电荷泄露。
在现有技术中，已经公开了用于晶体管的双栅极和三栅极结构，用于改善沟道区域的静电电荷控制并且提供有源区域之间电场的有效屏蔽。上述概念涉及MOSFET布局。
SONOS存储器器件包括由第一绝缘层、电荷捕获层和第二绝缘层的电荷捕获叠层(stack)构造的非易失性存储器单元，例如半导体(硅)氧化物(硅)氮化物(硅)氧化物半导体的叠层，其中叠层的ONO部分由第一二氧化硅层、氮化硅层和第二二氧化硅层连续地组成。第一二氧化硅层设置在半导体(衬底)层上。在第二二氧化硅层的顶部设置另外的半导体层(举例来说，多晶硅)。
SONOS器件的存储功能是基于用于捕获电荷的ONO叠层的能力，其可以保持长的时期。此外，通过电荷注入和隧道效应可以相对容易地控制ONO叠层中电荷的存在，这使得该类型的存储器单元的相对简单的编程和擦除成为可能。
发明内容
本发明的目的是减小非易失性存储器器件中的短沟道效应，特别是SONOS非易失性存储器器件中的短沟道效应。
本发明提供一种半导体衬底上的非易失性存储器器件，所述器件包括源极区域、漏极区域、沟道区域、存储器元件、和栅极，所述沟道区域在源极区域和漏极区域之间沿第一方向上延伸；所述栅极设置在沟道区域附近；所述存储器元件设置在沟道区域和栅极之间；所述沟道区域设置在束状半导体层(beam-shaped semiconductor layer)内；所述束状半导体层在源极和漏极区域之间沿第一方向延伸，并且具有与第一方向平行延伸的侧表面，并且所述存储器元件包括覆盖在所述侧表面上的电荷捕获叠层，至少下表面朝向半导体表面层，并且所述侧表面直接连接到下表面，以便将所述束状半导体层嵌入U状电荷捕获叠层中。
有益地，通过沟道区域的静电电荷控制的改进，本发明的非易失性存储器元件中显著地减小短沟道效应的发生。
本发明还提供一种在半导体衬底上制造非易失性存储器器件的方法，所述非易失性存储器器件包括源极区域、漏极区域、沟道区域、存储器元件和栅极，所述沟道区域在源极区域和漏极区域之间沿第一方向延伸；所述栅极设置在沟道区域附近；所述存储器元件设置在沟道区域和栅极之间；所述方法包括以下步骤：
产生用于容纳沟道区域的束状半导体层，所述束状半导体层在源极和漏极区域之间沿第一方向延伸，并且具有与第一方向平行延伸的侧表面；
配置电荷捕获叠层作为存储器元件，所述电荷捕获叠层覆盖所述侧表面，至少下表面朝向半导体表面层，并且所述侧表面直接连接到下表面，以便使所述束状半导体层嵌入U状电荷捕获叠层中。
此外，本发明提供包括上述非易失性存储器器件的半导体器件。
附图说明
下面参考其中示出了本发明的示意性实施例的附图详细说明本发明。本领域的技术人员应意识到在不偏离本发明的真实精神的条件下可以获得并且实现本发明的其它替代和等同实施例，仅通过所附权利要求限定本发明的范围。
图1为根据本发明的非易失性存储器元件的平面图；
图2a、2b、2c为图1的非易失性存储器元件的截面图；
图2d和2e分别示出了沿A-A和C-C得到的非易失性存储器元件的可替代实施例的截面；
图3a、3b、3c分别示出了第一、第二和第三截面图中在第一工艺步骤后的非易失性存储器元件；
图4a、4b、4c分别示出了第一、第二和第三截面图中在第二工艺步骤后的非易失性存储器元件；
图5a、5b、5c分别示出了第一、第二和第三截面图中在下一工艺步骤后的非易失性存储器元件；
图6a、6b、6c分别示出了第一、第二和第三截面图中在又一工艺步骤后的非易失性存储器元件；
图7a、7b、7c分别示出了第一、第二和第三截面图中在连续的又一工艺步骤后的非易失性存储器元件；
图8a、8b、8c分别示出了第一、第二和第三截面图中在再一工艺步骤后的非易失性存储器元件；
图9a、9b、9c分别示出了第一、第二和第三截面图中在后续的工艺步骤后的非易失性存储器元件；
图10a、10b、10c分别示出了第一、第二和第三截面图中的可替代在又一工艺步骤后的非易失性存储器元件；以及
图11为根据本发明的又一实施例的非易失性存储器元件的平面图。
具体实施方式
图1为根据本发明的SONOS非易失性存储器器件的平面图。
图1示出了包括至少两个SONOS存储器器件N1、N2的存储器阵列。SONOS存储器器件N1、N2彼此相邻。每个SONOS存储器器件N1、N2的区域使用虚线矩形示意性示出。
每个SONOS存储器器件N1、N2包括源极区域S、漏极区域D和至少一个多栅极(poly gate)G。多栅极G设置在半导体沟道区域C0，所述半导体沟道区域C0在源极和漏极区域S、D之间沿第一方向延伸，并且包括存储器元件ME，所述存储器元件依次包括以基于SONOS的电荷捕获叠层。每个存储器器件N1、N2的结构通过浅沟隔离区域STI与相邻的存储器器件隔离。
在这种结构中，源极S和多栅极G分别配置作为源极线S和多栅极线G，通常，每个均共同连接到相邻的SONOS存储器器件N1、N2。
应指出，漏极区域D的宽度比存储器元件ME的宽度大，两个宽度均沿与公共源极线S的线方向平行的方向。而且，源极线S的宽度(与其线方向垂直)比存储器元件ME的宽度大。
下面，将参考一些用于制造由多个截面图所示的SONOS存储器器件的一些制造步骤详细说明根据本发明的SONOS存储器器件。
一个截面是沿线A-A得到的，所述线A-A与公共源极S的线方向(与第一方向垂直)平行，并且横跨存储器元件ME的区域。第二截面是沿线B-B得到的，所述线B-B与公共源极S平行，并且横跨漏极D的区域。第三截是沿线C-C得到的，所述线C-C与公共源极S的线方向垂直，并且横跨源极S、存储器元件ME和漏极D的区域。
在剩余的图2a、2b、2c、10a、10b、10c中，具有后缀“a”的所有附图数字涉及第一截面A-A，具有后缀“b”的所有附图数字涉及第二截面B-B，和具有后缀“c”的所有附图数字涉及第三截面C-C。
图2a、2b、2c示出了图1的非易失性存储器器件的截面图。
图2c示出了沿从源极区域S到漏极区域D方向的图1的非易失性器件的截面图。包括非易失性存储器元件ME的半导体沟道区域C0位于源极和漏极区域S、D之间。
剩余的外延SiGe层3b(SiGe：硅锗)位于源极和漏极区域S、D中的半导体衬底1的单晶硅表面层2上。束状外延Si层4在源极区域S和漏极区域D之间沿第一方向X延伸。束状外延Si层4包括在源极和漏极S、D处的掺杂区域12。
非易失性存储器元件ME包括位于束状外延Si层4上的电荷捕获叠层8和位于电荷捕获叠层8上的多晶硅层9。此处示出了沟道长度L。
如图2a的A-A截面图所示，束状外延Si层4具有四个侧表面4a、4b、4c、4d的基本上的矩形截面，所述侧表面与第一方向X平行延伸(与束状外延Si层4的线方向一致)。
在非易失性存储器元件ME中，电荷捕获叠层8完全覆盖在束状外延Si层4的四个侧表面4a、4b、4c、4d上。将多晶硅层9配置为完全覆盖电荷捕获叠层8。在束状外延硅层4的下面，半导体衬底1的鳍状单晶硅表面层2具有与束状外延Si层4基本相同的宽度W。隔离层6侧面与鳍状单晶硅表面层2相接以提供浅沟槽隔离STI。
在截面图中，单晶硅表面层2由电荷捕获叠层8覆盖。多晶硅层9也存在于电荷捕获叠层8覆盖的单晶硅表面层2和面向单晶硅表面层2的束状外延硅层4的侧边之间。
应指出，束状外延Si层4的上表面4a可替代地处理，从而获得暴露的上表面4a，例如，在所述上表面上设置又一电极或结构。在这种情况，电荷捕获叠层8将覆盖在束状外延Si层4的下表面4c(引导朝向单晶硅表面层2)、侧表面4b和4d(直接连接到下表面4c)上的U形形状。多晶Si栅极层9覆盖较低的表面4c和侧表面4b、4d。
图2d示出了该实施例的A-A截面图。图2e示出了C-C截面图。在图2d和2e中，与上述图中一样，相同参考数字表示相同的实体。
图2d示出了漏极区域D的B-B截面图。在图2b中，与上述图中一样，相同的参考数字表示相同的实体。在单晶硅表面层2上设置剩余的外延SiGe层3b，其中所述单晶硅表面层2为块状，并且比非易失性存储器元件ME(A-A截面图)处的单晶硅表面层2相对更宽(W2＞W)。外延硅层4位于在剩余外延SiGe层3b的顶部上。外延硅层4的宽度W2在B-B截面处比在A-A截面处显著地大。
间隙区域10可以存在于掺杂区域12和下面的单晶硅表面层2之间。
此外，非易失性存储器元件ME上的多晶硅层9的顶部部分9a可以包括侧壁间隔11。而且，掺杂区域12可以包括低掺杂(LDD)和高掺杂(HDD)区域。为清楚的原因，这些细节此处未示出。
在又一后端工艺后，可以提供与源极、漏极、和栅极、互连结构和钝化层的接触。
典型地，根据本发明的SONOS存储器器件将遵循具有65nm沟道长度及以下的半导体器件的设计规则。束状外延硅层4的宽度W可以在大约50nm至大约100nm之间。束状外延硅层4的厚度在大约10nm至30nm之间。剩余外延SiGe层3b的厚度为大约50nm。多晶硅层9的宽度大约等于沟道长度L。多晶硅层9的厚度为大约10nm至大约100nm之间。
电荷捕获叠层或ONO叠层8的第一二氧化硅电介质层的厚度在大约1nm至大约3nm之间。电荷捕获叠层8的电荷捕获氮化硅层的厚度在约4nm到约10nm之间。电荷捕获叠层8的第二二氧化硅电介质层的厚度在约4nm到约10nm之间。
应指出，剩余外延SiGe层3b的厚度等于两倍ONO叠层或电荷捕获叠层8的厚度加上多晶硅层9的厚度，所述多晶硅层9位于束状外延硅层4和单晶硅表面层2之间。
图3a、3b、3c分别示出了第一、第二和第三截面图中的第一处理步骤后的SONOS非易失性存储器器件。
外延SiGe层3沉积在具有单晶硅表面层2的半导体衬底1上。在SiGe层3的顶部，形成由盖层5覆盖的外延Si层4。典型地，盖层5为氮化硅层。典型地，盖层5可以具有大约20-30nm至大约100nm之间的厚度。
然后，配置掩模用于限定具有宽度W的鳍状结构。随后，通过刻蚀侧面与每个鳍状结构相接的凹槽R产生鳍状结构。凹槽R延伸到硅表面层2下的半导体衬底1中。
图4a、4b、4c分别示出了第一、第二和第三截面图中的第二处理步骤后的SONOS非易失性存储器器件。
在又一处理步骤中，二氧化硅沉积在半导体衬底1上以填充凹槽R作为场氧化物6。然后，执行化学机械抛光(CMP)步骤以使二氧化硅和盖层5相平，所述盖层5作为用于CMP步骤的停止层。
图5a、5b、5c分别示出了第一、第二和第三截面图中的下一个处理步骤后的SONOS非易失性存储器器件。
在该处理步骤中，执行场氧化物6的回蚀。通过回蚀去除的大量二氧化硅，使得刻蚀的场氧化物6的表面平面比硅表面层2的平面低。随后，通过选择性刻蚀去除盖层5。
图6a、6b、6c分别示出了第一、第二和第三截面图中的又一处理步骤后的SONOS非易失性存储器器件。
在该处理步骤中，通过高选择性刻蚀工艺去除外延SiGe层3。刻蚀工艺可以为干法刻蚀工艺或湿法刻蚀工艺。
控制刻蚀工艺，从而避免过刻蚀。刻蚀仅去除外延SiGe层基本上等于较早限定的鳍状结构的宽度W的刻蚀距离。在该工艺中，外延Si层4下的外延SiGe层3作为牺牲层，并且完全去除，如图6a的A-A截面图所示。在该阶段，在此截面图中的束状外延Si层4具有周围无支撑的表面4a、4b、4c、4d。
将刻蚀工艺的控制配置用于确保剩余外延SiGe层3b仍留在漏极区域D和源极区域S中。
如图6b的B-B截面图所示，在该处理步骤中控制外延Si-Ge层3的刻蚀实现剩余的外延SiGe层3b仍留在漏极区域D中的外延Si层下，这是由于漏极区域的宽度比存储器元件ME的宽度大，如上所述。
而且，如图6c的C-C截面图所示，剩余的外延SiGe层3b仍留在公共区域S中的外延Si层下，这是由于源极区域的宽度比存储器元件ME的宽度大，如上所述。
典型地，用于去除SiGe的干法刻蚀工艺是基于氟化学物质。
间隙7存在于两个剩余的外延SiGe层3b之间，从而将单晶硅表面2从外延Si层4分离。刻蚀工艺产生由间隙7长度上的外延Si层4形成的无支撑束状物。
应指出，虽然这里外延Si层4的截面图为矩形，它可以具有不同的截面形状，例如，圆形或三角形。根据本发明，仅获得外延Si层4的无支撑截面是基本的要求。
图7a、7b、7c分别示出了第一、第二、第三截面图中的又一后续的处理步骤后的SONOS非易失性存储器器件。
随后，形成二氧化硅-氮化硅-二氧化硅或ONO的叠层8。
首先，形成叠层的第一二氧化硅层的叠层，较优地，通过暴露的硅区域2、4的氧化形成。然后，通过化学气相沉积沉积氮化硅层。最后，沉积第二二氧化硅层。
其次，应用掩模(未示出)，使得后续的刻蚀工艺能在将产生诸如凹槽晶体管(未示出)之类的其它器件的区域去除ONO叠层8。
图8a、8b、8c分别是出了第一、第二和第三截面图中的再一处理步骤后的SONOS非易失性器件。
在该处理步骤中，通过提供多晶Si层9的共形生长的化学气相沉积(CVD)沉积多晶硅层9。
可以观察到，通过多晶Si的CVD可获得诸如间隙7之类的水平间隙的填充。
图9a、9b、9c分别示出了第一、第二、第三截面图中的后续的处理步骤后的SONOS非易失性存储器器件。
将掩模M1设置在栅极区域G中，以覆盖该处的多晶硅层9。然后，执行刻蚀工艺对多晶Si层9进行构图。结果，多晶Si层仍位于栅极区域G中。在源极和漏极区域S、D中，去除多晶Si层9，如图2b和2c所示。应指出，ONO叠层8也通过漏极区域D中的多晶Si刻蚀工艺去除，这在图2b中是明显的。
还应指出，较优地，多晶Si层9从间隙区域10去除，所述间隙区域10与外延Si层4和单晶硅表面层2之间的空间中的多晶Si层9相邻。然而如果多晶硅层9适当地从外延硅层4的顶部表面4a去除，多晶Si层9仍位于间隙区域10中。
接着，去除(剩余的)掩模M1。
在另一处理步骤后，SONOS非易失性器件如图2a、2b、2c所示。
源极和漏极区域S、D通过使用多晶硅层9作为自对准掩模的适当的注入工艺掺杂。可选地，间隔11可以形成在顶部硅层9a的侧壁上。例如，形成低掺杂(LDD)区域和高掺杂(HDD)区域。注入工艺多晶硅层9未覆盖(暴露在注入中的)的那部分外延硅层4中产生掺杂区域12，。
在已经配置掺杂区域S、D后，执行诸如提供与源极、漏极、和栅极的触点、提供互连结构和钝化之类的另外后端处理。
位于外延硅层4的所有侧边上的ONO叠层8提供存储器器件改善的短沟道特性。
应指出，在图5a所示接触在图6a-6c中图9a-9c图中所示的全部步骤期间，如果盖层5仍留束状外延Si层4的顶部上，那么，可以获得图2d和2c的非易失性存储器器件的实施例。盖层5能作为用于掺杂注入工艺的掩模，如参考图9a-9c的上述内容。
图10a、10b、10c分别示出了第一、第二和第三截面图中的可替代处理步骤后的SONOS非易失性存储器器件。
在可替代的注入工艺中，掺杂剂垂直地穿透剩余的外延SiGe层3b。在这种情况下，掺杂区域12延伸到半导体衬底区域2、1中。因此，SONOS存储器器件包括两个平行的晶体管：上晶体管和下晶体管。
上晶体管基本上等于包括在图9a、9b、9c所示的SONOS存储器器件中的晶体管。下晶体管不是为短沟道效应而优化，因为ONO叠层不是完全环绕在外延硅层4周围。有益地，图10a、10b、10c的SONOS存储器器件可以实现更高的读出电流，这可以导致较快的读出存取，即较短的读出存取时间。
图11为根据本发明的又一实施例的非易失性存储器器件的平面图。该又一实施例示出了具有与多栅极引线G平行的额外的栅极线G2的结构。
额外的栅极线G2可以是存取栅极，而多栅极线G为控制栅极。本领域技术人员容易地意识到如何根据上述的又一实施例制造非易失性存储器器件。
此外，应指出，多晶硅层9可由金属或金属氮化物层或金属(氮化物)和多晶硅的组合替代。所述金属可以为Ti、Ta、TiN或TaN。
作为电荷捕获叠层的ONO叠层8可替代地由具有与二氧化硅和氮化硅层类似功能的材料制成。
一个或每个二氧化硅层可由诸如氧化铪HfO2、硅酸铪HfxSi1-xO2(0≤x≤1)、硅酸铪-氮化物HfSiON、氧化铝Al2O3、或氧化锆ZrO2之类的高K材料代替。
此外，氮化硅层可由高K捕获材料代替，举例来说，硅纳米晶体层或适当的高K材料层。
在可替代实施例中，根据本发明的SONOS存储器器件可以制造在SOI半导体衬底上(SOI：绝缘体上的硅)。在SOI衬底的硅表面层上，沉积外延Si-Ge层3，在外延Si-Ge层3的顶部上形成由盖层5覆盖的外延Si层4。在这种情况，简化了参考图3a、3b、3c所述的刻蚀，这是由于SOI衬底的掩埋氧化物层可用作停止层。在参考图3a、b、c所述的刻蚀后，自动获得相邻器件的隔离。可以忽略STI和场氧化物凹槽的处理。

Claims (18)

1.一种半导体衬底(1)上的非易失性存储器器件(N1；N2)，所述非易失性存储器器件包括源极区域(12，S)、漏极区域(12，D)、沟道区域(C0)、存储器元件(ME)和栅极(G)，所述沟道区域(C0)在源极区域(12，S)和漏极区域(12，D)之间沿第一方向(X)延伸；所述栅极(G)设置在沟道区域(C0)附近；所述存储器元件(ME)设置在沟道区域(C0)和栅极(G)之间，
所述沟道区域(C0)设置在束状半导体层(4)内；
所述束状半导体层(4)在源极和漏极区域(12，S，D)之间沿第一方向(X)延伸，并且具有上表面(4a)、下表面(4c)和侧表面(4b，4d)，所述上表面(4a)、下表面(4c)和侧表面(4b，4d)与第一方向(X)平行延伸；以及
所述存储器元件(ME)包括在所述下表面(4c)和侧表面(4b，4d)上覆盖所述束状半导体层的电荷捕获叠层(8)，至少下表面(4c)朝向半导体表面层(2)，并且侧表面(4b，4d)直接连接到下表面(4c)，以便将所述束状半导体层(4)嵌入到U状电荷捕获叠层(8)中。
2.根据权利要求1所述的半导体衬底(1)上的非易失性存储器器件(N1；N2)，
其中所述电荷捕获叠层(8)还在所述上表面(4a)上覆盖所述束状半导体层，从而所述电荷捕获叠层覆盖所述上表面(4a)、下表面(4c)和侧表面(4b，4d)中的每一个，以便包围所述束状半导体层(4)。
3.根据权利要求1所述的非易失性存储器器件，其中所述栅极(G)设置在所述存储器元件上，使得所述栅极(G)在所述束状半导体层(4)的所述下表面(4c)和侧表面(4b，4d)中的每一个上接触电荷捕获叠层(8)。
4.根据权利要求1所述的非易失性存储器器件，其中所述栅极(G)包括多晶硅层(9)。
5.根据上述权利要求1所述的非易失性存储器器件，其中所述栅极(G)包括金属层或金属-氮化物层。
6.根据权利要求1所述的非易失性存储器器件，其中所述栅极(G)包括多晶硅层(9)和金属层或金属-氮化物层的组合。
7.根据权利要求6所述的非易失性存储器器件，其中外延SiGe层(3b)设置在所述源极和漏极区域(12，S，D)之间。
8.根据权利要求1所述的非易失性存储器器件，其中所述电荷捕获叠层(8)是包括第一二氧化硅层、氮化硅层、和第二二氧化硅层的叠层。
9.根据权利要求8所述的非易失性存储器器件，其中所述第一和第二二氧化硅层中至少一个由高K材料层替代。
10.根据权利要求8所述的非易失性存储器器件，其中所述氮化硅层由能够捕获电荷的高K材料层替代。
11.根据权利要求9所述的非易失性存储器器件，其中所述高K材料为氧化铪HfO2、硅酸铪HfxSi1-xO2[0≤x≤1]、硅酸铪-氮化物HfSiON、氧化铝Al2O3、或氧化锆ZrO2中的一种。
12.根据权利要求10所述的非易失性存储器器件，其中所述能够捕获电荷的高K材料层包括硅纳米点。
13.一种存储器器件阵列，所述阵列包括至少一个根据前述权利要求1至12中任一项所述的非易失性存储器器件。
14.一种半导体器件，所述半导体器件包括至少一个根据前述权利要求1至12中任一项所述的非易失性存储器器件，或至少一个根据权利要求13所述的非易失性存储器器件阵列。
15.一种在半导体衬底(1)上制造非易失性存储器器件的方法，所述非易失性存储器器件包括源极区域(12，S)、漏极区域(12，D)、沟道区域(C0)、存储器元件(ME)和栅极(G)，所述沟道区域(C0)在源极区域(12，S)和漏极区域(12，D)之间沿第一方向(X)延伸；所述栅极(G)设置在沟道区域(C0)附近；所述存储器元件(ME)设置在沟道区域(C0)和栅极(G)之间；
所述方法包括以下步骤：
产生用于容纳沟道区域(C0)的束状半导体层(4)，所述束状半导体层(4)在源极和漏极区域(12，S，D)之间沿第一方向(X)延伸，并且具有上表面(4a)、下表面(4c)和侧表面(4b，4d)，所述上表面(4a)、下表面(4c)和侧表面(4b，4d)与第一方向(X)平行延伸；
配置电荷捕获叠层(8)作为存储器元件(ME)，所述电荷捕获叠层覆盖所述下表面(4c)和所述侧表面(4b，4d)，至少下表面(4c)朝向半导体表面层(2)，并且侧表面(4b，4d)直接连接到下表面(4c)，以便将所述束状半导体层(4)嵌入U状电荷捕获叠层(8)中。
16.根据权利要求15所述的在半导体衬底(1)上制造非易失性存储器器件的方法，其中：
所述电荷捕获叠层(8)还在所述上表面(4a)上覆盖所述束状半导体层，从而所述电荷捕获叠层覆盖所述束状半导体层(4)的上表面(4a)、下表面(4c)和侧表面(4b，4d)中的每一个，以便包围所述束状半导体层(4)。
17.根据权利要求15或16所述的方法，其中所述方法包括以下步骤：
在所述存储器元件(ME)上设置栅极(G)，使得所述栅极(G)至少在所述束状半导体层(4)的下表面(4c)和侧表面(4b，4d)上接触电荷捕获叠层(8)，所述下表面朝向单晶硅表面层(2)，所述侧表面(4b，4d)直接连接到下表面(4c)。
18.根据前述权利要求15或16所述的方法，其中所述半导体衬底(1)包括外延牺牲层(3)和外延半导体层(4)的叠层，
其中产生用于容纳沟道区域(C0)的所述束状半导体层(4)包括去除外延半导体层(4)下的外延牺牲层(3)。
CN2006800532505A 2005-12-22 2006-12-18 具有减小的短沟道效应的sonos存储器器件 Active CN101385087B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP05112822 2005-12-22
EP05112822.1 2005-12-22
PCT/IB2006/054917 WO2007072396A2 (en) 2005-12-22 2006-12-18 Sonos memory device with reduced short-channel effects

Publications (2)

Publication Number Publication Date
CN101385087A CN101385087A (zh) 2009-03-11
CN101385087B true CN101385087B (zh) 2012-01-11

Family

ID=38110121

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2006800532505A Active CN101385087B (zh) 2005-12-22 2006-12-18 具有减小的短沟道效应的sonos存储器器件

Country Status (6)

Country Link
US (1) US8525250B2 (zh)
EP (1) EP1969603B1 (zh)
CN (1) CN101385087B (zh)
AT (1) ATE475184T1 (zh)
DE (1) DE602006015696D1 (zh)
WO (1) WO2007072396A2 (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2968132B1 (fr) * 2010-11-26 2012-12-28 Commissariat Energie Atomique Dispositif mémoire multi-niveaux
KR101541423B1 (ko) 2013-11-11 2015-08-03 영농조합법인 미림원예종묘 패브릭 화분
US20230176095A1 (en) * 2021-12-07 2023-06-08 Infineon Technologies LLC Glitch free brown out detector

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1407626A (zh) * 2001-09-06 2003-04-02 旺宏电子股份有限公司 垂直式的氮化物只读存储单元
CN1607668A (zh) * 2003-10-10 2005-04-20 三星电子株式会社 Sonos存储器及其制造和操作方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100474850B1 (ko) 2002-11-15 2005-03-11 삼성전자주식회사 수직 채널을 가지는 비휘발성 ｓｏｎｏｓ 메모리 및 그 제조방법
DE10324550B4 (de) 2003-05-30 2006-10-19 Infineon Technologies Ag Herstellungsverfahren für eine NROM-Halbleiterspeichervorrichtung
US7005700B2 (en) 2004-01-06 2006-02-28 Jong Ho Lee Double-gate flash memory device
KR100528486B1 (ko) * 2004-04-12 2005-11-15 삼성전자주식회사 불휘발성 메모리 소자 및 그 형성 방법
KR100652384B1 (ko) * 2004-11-08 2006-12-06 삼성전자주식회사 2비트 형태의 불휘발성 메모리소자 및 그 제조방법
KR100612718B1 (ko) * 2004-12-10 2006-08-17 경북대학교 산학협력단 안장형 플래시 메모리 소자 및 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1407626A (zh) * 2001-09-06 2003-04-02 旺宏电子股份有限公司 垂直式的氮化物只读存储单元
CN1607668A (zh) * 2003-10-10 2005-04-20 三星电子株式会社 Sonos存储器及其制造和操作方法

Also Published As

Publication number Publication date
CN101385087A (zh) 2009-03-11
WO2007072396A2 (en) 2007-06-28
US20080272427A1 (en) 2008-11-06
EP1969603B1 (en) 2010-07-21
WO2007072396A3 (en) 2007-10-11
DE602006015696D1 (de) 2010-09-02
ATE475184T1 (de) 2010-08-15
US8525250B2 (en) 2013-09-03
EP1969603A2 (en) 2008-09-17

Similar Documents

Publication Publication Date Title
US9337193B2 (en) Semiconductor device with epitaxial structures
US9054187B2 (en) Semiconductor structure
US10211216B2 (en) Semiconductor device and method of manufacturing the same
US7989294B2 (en) Vertical field-effect transistor
TWI618124B (zh) 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法
US9673208B2 (en) Method of forming memory array and logic devices
JP6778607B2 (ja) 半導体装置の製造方法
US20150155386A1 (en) Semiconductor device with epitaxial structure
US9224864B1 (en) Semiconductor device and method of fabricating the same
US9263556B2 (en) Silicide process using OD spacers
TW202005061A (zh) 具有鰭狀場效電晶體(finfet)結構之分離閘型非揮發性記憶體單元及邏輯裝置、及其製造方法
TWI752727B (zh) 形成具有分離閘極非揮發性記憶體單元、具有平面通道區域之高電壓(hv)元件及鰭式場效電晶體(finfet)邏輯元件之裝置的方法
US11189628B2 (en) Trench gate high voltage transistor for embedded memory
US20100252874A1 (en) Memory Device
CN106531797A (zh) 半导体器件及其形成方法
US20090269894A1 (en) Semiconductor device and method of fabricating the same cross-reference to related applications
CN101385087B (zh) 具有减小的短沟道效应的sonos存储器器件
US10651174B2 (en) FinFET structure and fabricating method of gate structure
CN105280645B (zh) 半导体结构与其制作方法
US20220139940A1 (en) Split gate non-volatile memory cells, hv and logic devices with finfet structures, and method of making same
WO2023040424A1 (en) Semiconductor structure having bottom isolation and enhanced carrier mobility
TW202105617A (zh) 一種形成半導體裝置的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant