TW202005061A - 具有鰭狀場效電晶體(finfet)結構之分離閘型非揮發性記憶體單元及邏輯裝置、及其製造方法 - Google Patents

具有鰭狀場效電晶體(finfet)結構之分離閘型非揮發性記憶體單元及邏輯裝置、及其製造方法 Download PDF

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Abstract

一種半導體基材，其具有一上表面，該上表面具有複數個向上延伸的鰭片。一記憶體單元，其形成在該等鰭片之一第一者上，並包括：在該第一鰭片內間隔開的源極區及汲極區，其中一通道區在其間沿著該第一鰭片之頂及側表面延伸；沿著該通道區之一第一部分延伸的一浮閘；沿著該通道區之一第二部分延伸的一選擇閘；沿著該浮閘延伸並與該浮閘絕緣之一控制閘；及沿著該源極區延伸並與該源極區絕緣之一抹除閘。一邏輯裝置，其形成在該等鰭片之一第二者上，並包括：在該第二鰭片內間隔開的邏輯源極區及邏輯汲極區，其中該第二鰭片的一邏輯通道區在其間延伸；及沿著該邏輯通道區延伸之一邏輯閘。

Description

具有鰭狀場效電晶體(FINFET)結構之分離閘型非揮發性記憶體單元及 邏輯裝置、及其製造方法 相關申請案之交互參考
本申請案主張2018年4月19日申請之美國專利申請案第15/957,615號之優先權。
本發明係關於非揮發性快閃記憶體單元陣列。
分離閘非揮發性記憶體裝置已為所屬技術領域中所熟知。例如，美國專利第7,927,994號揭示一種分離閘非揮發性記憶體單元。圖1繪示形成於一半導體基材12上之此一分離閘記憶體單元之一實例。源極區16及汲極區14形成為基材12中的擴散區，並在其等之間界定一通道區18。記憶體單元包括四個導電閘：一浮閘22，其設置於通道區18之一第一部分及源極區16之一部分上方且與該通道區之該第一部分及該源極區之該部分絕緣；一控制閘26，其設置於浮閘22上方且與該浮閘絕緣；一抹除閘24，其設置於源極區16上方且與該源極區絕緣；及一選擇閘20，其設置於通道區18之一第二部分上方且與該通道區之該第二部分絕緣。可形成一導電接觸件10以電連接至汲極 區14。因為該通道區係沿半導體基材之平坦表面而形成，所以隨著裝置幾何愈來愈小，該通道區之總面積(例如，寬度)亦愈來愈小。此減少源極區與汲極區之間流動之電流，因而需要更靈敏之感測放大器等以偵測記憶體單元之狀態。
因為收縮微影大小藉此減小通道寬度的問題影響了所有半導體裝置，所以已提出一種鰭狀場效電晶體(Fin-FET)類型結構。在一Fin-FET類型結構中，半導體材料之一鰭形狀構件連接源極區至汲極區。該鰭形狀構件具有兩個側表面。然後自源極區至汲極區之電流可沿該兩個側表面流動。該通道區之寬度因而增加，藉此增加電流動。然而，藉由將該通道區「摺疊」成兩個側表面來增加該通道區之該寬度，而且不會犧牲更多半導體實際面積(real estate)，藉此減小該通道區之「佔用區域」。使用此種Fin-FET的非揮發性記憶體單元已經過揭示，其中浮閘設置在相鄰於該鰭形狀構件之側表面的一者。先前技術Fin-FET非揮發性記憶體結構之一些實例(雖然閘極的數目及組態與圖1中之上述平面實例不同)包括美國專利第7,423,310號、第7,410,913號、第8,461,640號、及美國專利公開案第2017/0345840號。另外，亦已提議將邏輯裝置形成在鰭形狀構件上。請參見例如美國專利公開案第2017/0125429號及待審美國專利申請案第15/933,124號。
然而，此等先前技術Fin-FET結構已揭示使用堆疊閘組態的浮閘、或使用俘獲材料(trapping material)、或使用SRO(富矽氧 化物)、或使用奈米晶體矽以儲存電荷、或其他更複雜的記憶體單元組態。
一種改良記憶體裝置包括一半導體基材，該半導體基材具有一上表面，該上表面具有複數個向上延伸的鰭片，其中該等鰭片之各者包括彼此相對且在一頂部表面終止的第一及第二側表面、形成在該複數個鰭片的第一鰭片上之一記憶體單元、及形成在該複數個鰭片的一第二鰭片上之一邏輯裝置。該記憶體單元包括在該第一鰭片內間隔開的源極區及汲極區(該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面延伸在該源極區與該汲極區之間)、沿著該通道區之一第一部分延伸的一浮閘(其中該浮閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該鰭片之該等第一及第二側表面及該頂部表面絕緣)、沿著該通道區之一第二部分延伸的一選擇閘(其中該選擇閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該鰭片之該等第一及第二側表面及該頂部表面絕緣)、沿著該浮閘延伸並且與該浮閘絕緣的一控制閘、及沿著該源極區延伸並且與該源極區絕緣的一抹除閘。該邏輯裝置包括在該第二鰭片內間隔開的邏輯源極區及邏輯汲極區(該第二鰭片的一邏輯通道區沿著該第二鰭片之該頂部表面及該等相對側表面延伸在該源極區與該汲極區之間)、及沿著該邏輯通道區延伸的一邏輯閘(其中該邏輯閘沿著該第二鰭片之該等第一及第二側表面及該頂部表面延伸並且與該鰭片之該等第一及第二側表面及該頂部表面絕緣)。
一種形成一記憶體裝置的方法，該方法包括將複數個向上延伸的鰭片形成在一半導體基材的一上表面上(其中該等鰭片之各者包括彼此相對且在一頂部表面終止的第一及第二側表面)、將一記憶體單元形成在該複數個鰭片的一第一鰭片上、及將一邏輯裝置形成在該複數個鰭片的一第二鰭片上。該記憶體單元之形成包括將間隔開的源極區及汲極區形成在該第一鰭片中(該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面延伸在該源極區與該汲極區之間)、形成沿著該通道區之一第一部分延伸的一浮閘(其中該浮閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該鰭片之該等第一及第二側表面及該頂部表面絕緣)、形成沿著該通道區之一第二部分延伸的一選擇閘(其中該選擇閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該鰭片之該等第一及第二側表面及該頂部表面絕緣)、形成沿著該浮閘延伸並且與該浮閘絕緣的一控制閘、及形成沿著該源極區延伸並且與該源極區絕緣的一抹除閘。該邏輯裝置之形成包括將間隔開的邏輯源極區及邏輯汲極區形成在該第二鰭片中(該第二鰭片的一邏輯通道區沿著該第二鰭片之該頂部表面及該等相對側表面延伸在該邏輯源極區與該邏輯汲極區之間)、及形成沿著該邏輯通道區延伸的一邏輯閘(其中該邏輯閘沿著該第二鰭片之該等第一及第二側表面及該頂部表面延伸並且與該鰭片之該等第一及第二側表面及該頂部表面絕緣)。
本發明的其他目的與特徵將藉由檢視說明書、申請專利範圍、及隨附圖式而變得顯而易見。
10‧‧‧導電接觸件
12‧‧‧半導體基材
14‧‧‧汲極區
16‧‧‧源極區
18‧‧‧通道區
20‧‧‧選擇閘
22‧‧‧浮閘
24‧‧‧抹除閘
26‧‧‧控制閘
28‧‧‧浮閘
30‧‧‧控制閘
32‧‧‧選擇閘
34‧‧‧抹除閘
36‧‧‧共同源極區
36a‧‧‧凸起源極區
38‧‧‧汲極區
38a‧‧‧凸起汲極區
42‧‧‧半導體基材/基材
42a‧‧‧記憶體區域
42b‧‧‧HV區域/區域
42c‧‧‧邏輯核心區域/區域
42d‧‧‧邏輯IO區域/區域
44‧‧‧材料/氮化物
46‧‧‧二氧化矽層/氧化物層
48‧‧‧氮化矽層/氮化物層
50‧‧‧溝槽
52‧‧‧鰭形部分/薄鰭結構/鰭片
54‧‧‧絕緣材料/氧化物
56‧‧‧硬遮罩層/氮化物層
58‧‧‧氧化物
60‧‧‧多晶矽(poly)適形層/多晶矽層/多晶矽
62‧‧‧絕緣層/ONO層
64‧‧‧多晶矽層/多晶矽塊/多晶矽
66‧‧‧硬遮罩層
68‧‧‧氧化物層
70‧‧‧氮化物層
72‧‧‧犧牲氧化物間隔物/氧化物間隔物/間隔物
74‧‧‧光阻
76‧‧‧光阻
78‧‧‧氧化物間隔物
80‧‧‧氧化物層
82‧‧‧光阻
84‧‧‧穿隧氧化物層
86‧‧‧氧化物
88‧‧‧多晶矽層
88a‧‧‧多晶矽塊
88b‧‧‧多晶矽塊
88c‧‧‧多晶矽塊
88d‧‧‧多晶矽塊
88e‧‧‧多晶矽塊
88f‧‧‧多晶矽塊
89‧‧‧氮化物間隔物
94‧‧‧邏輯源極區
94a‧‧‧凸起源極區
95‧‧‧邏輯通道區
96‧‧‧邏輯汲極區
96a‧‧‧凸起汲極區
98‧‧‧絕緣物
100‧‧‧高K材料
102‧‧‧金屬塊/塊
104‧‧‧氮化物/氮化物層
106‧‧‧自對準金屬矽
108‧‧‧ILD絕緣材料
110‧‧‧金屬接觸件
112‧‧‧通道區
圖1為一習知的非揮發性記憶體單元之側視截面圖。
圖2為一繪示其他圖式的各種截面圖方向之記憶體區域的俯視圖。
圖3A至圖10A、圖14A、圖16A、及圖18A至圖20A為顯示形成本發明之記憶體裝置的步驟之記憶體區域(沿著圖2的c-c線)的側截面圖。
圖3B至圖10B、圖14B、圖16B、及圖18B至圖20B為顯示形成本發明之記憶體裝置的步驟之邏輯區域(正交於鰭片方向)的側截面圖。
圖10C至圖13C、圖15C、圖17C、及圖19C至圖25C為顯示形成本發明之記憶體裝置的步驟之記憶體區域(沿著圖2的a-a線)的側截面圖。
圖10D至圖13D、圖15D、圖17D、及圖19D至圖20D為顯示形成本發明之記憶體裝置的步驟之記憶體區域(沿著圖2的d-d線)的側截面圖。
圖21E至圖25E為顯示形成本發明之記憶體裝置的步驟之邏輯區域(沿著鰭片方向)的側截面圖。
本發明係一種具有Fin-FET分離閘型記憶體單元之記憶體裝置，各單元各具有四個閘極：一浮閘28、一控制閘30、一選擇閘32、及一抹除閘34。Fin-FET邏輯裝置係形成在與該等記憶體單元相 同之基材上。圖2為一繪示在基材之記憶體區域中的記憶體單元之一鏡像對之組態的俯視圖。該記憶體單元的鏡像對共享共同源極區36(亦即，基材之具有與基材的第一導電類型不同之第二導電類型的區)，其中(第二導電類型的)汲極區38在相鄰的記憶體單元對(未圖示)之間共享。記憶體單元係形成在半導體基材42之上表面的鰭形部分52上。圖2進一步顯示用於隨後所述圖式的截面圖方向a-a、b-b、c-c、及d-d。
製造程序藉由選擇性地植入半導體基材42的不同區域而開始。基材42的各種區域顯示在圖3A及圖3B中(亦即，圖3A及圖3B顯示相同基材42的不同區域)，其中該基材具有相關於記憶體單元及邏輯裝置的四個區域：記憶體區域42a(記憶體單元形成於其中)、HV區域42b(高電壓邏輯裝置形成於其中)、邏輯核心區域42c(核心邏輯裝置形成於其中)、及邏輯IO區域42d(輸入/輸出邏輯裝置形成於其中)。區域42b、42c、及42d在本文中統稱為邏輯區域。選擇性植入較佳地藉由使用遮罩材料覆蓋HV區域以外的基材而開始，該HV區域經受一或多個植入步驟(例如，反穿透植入，其將防止形成於此區域中之高電壓邏輯裝置中的源極至汲極洩漏)。此能針對記憶體區域予以重複(例如，使用遮罩材料覆蓋其他區域，並執行反穿透植入，其將防止形成於此區域中之記憶體單元中的源極至汲極洩漏)。
接著，使基材42之記憶體區域的上表面相較於該基材的邏輯區域凹陷(降低)。此較佳地藉由下列步驟來完成：將材料 (例如，氮化矽)44的一層形成在基材42上，之後執行一遮罩步驟(亦即，光阻沉積、選擇性光微影術曝光、及選擇性光阻移除)，在邏輯區域中的氮化矽上留下光阻，但讓記憶體區域中的氮化矽保持暴露。使用氮化矽蝕刻以從記憶體區域移除氮化矽，並保持基材表面暴露，如圖4A及圖4B所示。將基材42的暴露部分(在記憶體區域中)氧化，之後使用溼氧化物蝕刻以移除該基材的氧化部分，該蝕刻有效地移除基材的頂部部分(有效地使其上表面降低/凹陷)。可重複此等步驟，直到實現期望程度的表面凹陷R(例如，300至500nm)。接著使用氮化物蝕刻以移除氮化物44。所產生的結構顯示在圖5A及圖5B中。
接著將鰭片形成在基材上表面中，如下所述。將二氧化矽(氧化物)層46形成在基材42之所有四個區域(記憶體、HV、邏輯核心、及邏輯IO)中的上表面上。將氮化矽(氮化物)層48形成在氧化物層46上。將一硬遮罩材料形成在氮化物層48上。將光阻劑形成在該硬遮罩材料上並使用一遮罩步驟圖案化，以暴露該硬遮罩材料之條。執行蝕刻以移除硬遮罩材料的暴露部分，留下硬遮罩材料的垂直條。藉由執行氧化物沉積及之後的各向異性氧化物蝕刻，以使氧化物間隔物沿著硬遮罩材料條的側面形成，該各向異性氧化物蝕刻在硬遮罩條的垂直側壁上留下間隔物。將光阻劑形成在結構上方並圖案化，以留下覆蓋記憶體區域中的交替間隔物(及其他區域中所有間隔物)的光阻劑條。接著執行氧化物蝕刻以移除由光阻劑保持暴露的該等氧化物間隔物。在光阻劑移除後，執行蝕刻以移除硬遮罩條。接著 執行一或多個蝕刻以移除氮化物48、氧化物46之該等部分及基材42之不位於氧化物間隔物下方的上部分，其導致延伸至基材中之溝槽50形成，在相鄰溝槽50之間留下基材42的薄鰭結構52。鰭片52在垂直/行方向上延伸且彼此平行。所產生的結構顯示在圖6A及圖6B中(在移除氧化物間隔物之後)。
雖然圖6B在HV區域、邏輯核心區域、及邏輯IO區域之各者中僅顯示一鰭片52，且圖6A在記憶體區域中僅顯示兩個鰭片52，許多多個鰭片係在各區域中形成。雖然未顯示，鰭片之間的間距將基於區域而變化。例如，邏輯核心區域中之相鄰鰭片間的距離較佳地係約為在記憶體區域中分開相鄰鰭片的距離之一半。將絕緣材料54(例如，氧化物)形成在結構上方(包括使用氧化物54填充溝槽50)，之後執行氧化物平坦化(例如，CMP)以移除在氮化物48的頂部之上的氧化物54之任何部分。將一硬遮罩層(例如，氮化物)56形成在邏輯區域上方，但不在記憶體區域上方。接著使用氧化物蝕刻以使記憶體區域中的氧化物54凹陷(亦即，移除該氧化物的上部分)。所產生的結構顯示於圖7A及圖7B中。
移除記憶體區域中的鰭片52之頂部上的氮化物48及氧化物46(使用光阻以保護邏輯區域中的氮化物層56)。接著將氧化物58的一層形成(例如，藉由氧化)在記憶體區域中各鰭片52的兩個側表面及頂部表面上。接著將多晶矽(poly)適形層60形成在結構上(包括在氧化物58上)，如圖8A及圖8B所示。接著執行多晶矽層60的原位摻雜。執行一遮罩步驟及多晶矽蝕刻以移除在記憶體區域中 的溝槽50之底部中的多晶矽層60之選定部分(在鰭片52之間)。將一絕緣層62(例如，ONO，具有氧化物-氮化物-氧化物子層)形成在結構上。接著將一個厚的多晶矽層64形成在ONO層62(其能經受原位摻雜)上。接著將一硬遮罩層66形成在多晶矽層64上。所產生的結構顯示於圖9A及圖9B中。
實施一遮罩步驟及一或多個蝕刻以沿著記憶體區域中的鰭片52之頂部移除硬遮罩層66、多晶矽層64、及ONO層62的選定部分，留下在記憶體區域中的各鰭片52之頂部表面上的閘極堆疊S1及S2對，如圖10C至圖10D所示(圖10A及圖10B顯示在未移除材料的該等位置中無做出改變)。執行HTO沉積及退火以沿著閘極堆疊S1及S2的側面形成氧化物層68。執行氮化物沉積及蝕刻以沿著氧化物層68形成氮化物層70。藉由氧化物沉積及蝕刻使犧牲氧化物間隔物72沿著氮化物層70形成。所產生的結構顯示於圖11C至圖11D中。
使用一遮罩步驟在閘極堆疊對S1與S2的各者之間形成光阻74。接著執行WLVT植入，之後執行一氧化物蝕刻，該蝕刻移除堆疊對S1及S2之外側上的氧化物間隔物72，如圖12C至圖12D所示。在移除光阻後，使用一多晶矽蝕刻以(從堆疊S1與S2之間)移除浮閘多晶矽層60的暴露部分，如圖13C至圖13D所示。使用遮罩步驟使光阻76形成在記憶體區域中的多晶矽層64上，之後執行一多晶矽蝕刻，該蝕刻將多晶矽層60自邏輯區域移除，如圖14A至圖14B所示。在移除光阻後，使用氧化物沉積及蝕刻(光阻可用於保護 其他結構)使氧化物間隔物78沿著閘極堆疊S1及S2的外側壁形成，如圖15C至圖15D所示。
使用一遮罩步驟以使用光阻覆蓋HV區域以外的結構，該HV區域經受氧化物及氮化物蝕刻以移除鰭片52上的氮化物及氧化物，並使鰭片52之任一側上的氧化物54凹陷。接著將氧化物層80形成在HV區域中的經暴露鰭片52上(例如，RTO+HTO及退火)，如圖16A及圖16B所示。使用一遮罩步驟以使用光阻82覆蓋在閘極堆疊對S1與S2的各者之間的區域以外的結構。在閘極堆疊對S1與S2的各者之間的基材中執行植入(亦即，欲如下描述地完成之用於源極區的源極線植入)。接著使用氧化物蝕刻移除該相同區域中的間隔物72，之後使穿隧氧化物層84形成在多晶矽層60的暴露表面及閘極堆疊S1及S2的內側壁上(例如，藉由濕或部分濕沉積以加厚基材上的氧化物，之後執行HTO沉積以在多晶矽層60上實現所欲厚度)，如圖17C及圖17D所示。
在移除光阻後，記憶體區域及HV區域受光阻所覆蓋，且邏輯核心區域及邏輯IO區域經受一或多個植入(其較佳地包括一反穿透植入，該植入將防止形成於此等區域中之邏輯裝置中的源極至汲極洩漏)。在移除光阻後，光阻形成在閘極堆疊S1與S2的各者之間的區域中，之後執行氧化物蝕刻以移除在成對堆疊之外的基材上的氧化物。接著將光阻形成在記憶體區域及HV區域上，之後執行氧化物及氮化物蝕刻以移除鰭片52上的氧化物及氮化物，並使邏輯核心區域及邏輯IO區域中的氧化物54凹陷。接著將氧化物86形成在邏輯核心 區域及邏輯IO區域中的經暴露鰭片52(及基材42的其它暴露部分)上，如圖18A及圖18B所示。邏輯核心區域及邏輯IO區域中之該鰭片52上的氧化物86比HV區域中之該等鰭片上的氧化物80更薄。
將多晶矽層88形成在結構上方，如圖19A至圖19D所示。使用化學機械研磨(CMP)以移除結構的上部分並平坦化該結構，如圖20A至圖20D所示。使用一遮罩步驟及多晶矽蝕刻以移除在閘極堆疊S1與S2的各者之間的多晶矽層88之中心部分及相鄰閘極堆疊對之間的多晶矽層88的一部分，留下在閘極堆疊S1與S2的各者之間的分開的多晶矽塊88a及88b及在各對閘極堆疊S1及S2的外部分上的多晶矽塊88c及88d，如圖21C所示。該多晶矽蝕刻亦移除在邏輯核心區域及邏輯IO區域中之鰭片52上的多晶矽層88之部分，留下在邏輯核心區域中的多晶矽塊88e及在邏輯IO區域中的多晶矽塊88f，如圖21E所示(其為沿著此等邏輯區域中之鰭片長度的截面圖)。使用一或多個遮罩及植入步驟以選擇性地植入邏輯區域中的基材。
使用氮化物沉積及蝕刻以在結構的經暴露側壁上形成氮化物間隔物89。執行一或多個植入以在基材42中形成用於記憶體單元及邏輯裝置的源極區及汲極區。具體地說，記憶體單元源極區36在閘極堆疊S1及S2之間的基材中之形成完成。記憶體單元汲極區38經形成而相鄰於多晶矽塊88c及88d。邏輯源極區94及邏輯汲極區96形成在相鄰於剩餘之多晶矽塊88e及88f(及未圖示之HV區域中的多晶矽塊)的HV區域、邏輯核心區域、及邏輯IO區域中，如圖22C及22E所示。較佳地，用於邏輯裝置及記憶體單元之鰭片的源極區及 汲極區可至少部分地經蝕除，之後執行SiGe(用於PFet裝置)或SiC(用於NFet裝置)磊晶處理以形成用於該等記憶體單元的凸起源極區36a及凸起汲極區38a及用於該等邏輯裝置的凸起源極區94a及凸起汲極區96a，其誘導用於改善移動性(亦即，減少串聯電阻)的壓縮應力或拉伸應力。將絕緣物(例如，氧化物)98的一層形成在結構上方並平坦化(例如，藉由將多晶矽塊88用作研磨終止的CMP)。接著將光阻形成在記憶體區域上方，使邏輯區域中的多晶矽塊88e及88f保持暴露。接著藉由多晶矽蝕刻移除多晶矽塊88e及88f，並使用高K材料100(亦即，具有大於氧化物之介電常數的介電常數K的一材料，諸如，HfO2、ZrO2、TiO2、Ta2O5、或其他適當材料等)之一層、及金屬塊102來取代該多晶矽塊88e及88f。接著將一層氮化物104形成在結構上。所產生的結構顯示於圖23C及圖23E中。將氮化物層104從記憶體區域移除，並將自對準金屬矽(salicide)106形成在多晶矽塊88a、88b、88c、88d、及64之經暴露頂部表面上(例如，藉由Ti濺鍍、TiSi退火、及Ti溼式剝除)。接著將氮化物104從邏輯區域移除。接著將ILD絕緣材料108形成在結構上方並平坦化(例如，藉由CMP)。使用一遮罩及蝕刻處理形成通過ILD材料108的接觸孔，之後使用金屬填充接觸孔以形成電連接至各種多晶矽/金屬塊及源極/汲極區的金屬接觸件110。所產生之形成在記憶體區域、邏輯核心區域、及邏輯IO區域中之鰭片52的頂部表面上的結構顯示在圖24C及圖24E中。
在記憶體區域42a中的鰭片52上及周圍之最終結構顯示在圖25C中。記憶體單元對沿著各鰭片52端至端地形成。各記憶體單元包括在源極區36與汲極區38之間延伸的基材之一通道區112(亦即，該基材之沿著源極區36與汲極區38之間的鰭片52之兩個側表面及頂部表面的該等部分)。多晶矽60係浮閘28，其設置在通道區112之一第一部分上方並與該部分絕緣。多晶矽64係控制閘30，其在浮閘28上方延伸並與該浮閘絕緣。多晶矽88c/d各係選擇閘32，其之各者設置在通道區112之一第二部分上方並與該部分絕緣。多晶矽88a/b各係抹除閘34，其之各者相鄰於浮閘28並與該浮閘絕緣，並設置在源極區36上方並與該源極區絕緣。抹除閘34包括面對浮閘之一隅角的一缺口。鰭片52具有兩個相對側表面及一頂部表面。浮閘28環繞鰭片52，使得其與鰭片52的兩個相對側表面以及頂部表面相鄰並且與該等側表面及該頂部表面絕緣。選擇閘32亦環繞鰭片52，使得其與鰭片52的兩個相對側表面及頂部表面相鄰並且與該等側表面及該頂部表面絕緣。因此，本組態的一個優點係通道區112的表面面積之於平面通道區上方之同等尺寸的記憶體單元在大小上更大(亦即，浮閘、選擇閘、及基材之間的表面重疊量大於由此等元件佔據之基材的水平面積)。
在HV區域42b、邏輯核心區域42c、及邏輯IO區域42d中的鰭片52上及周圍的最終結構顯示在圖25E中。邏輯電晶體裝置形成在邏輯區域中的鰭片52上。各邏輯裝置包括一導電閘(亦即，金屬塊102)。在HV區域中的塊102下方之閘極氧化物80比在其他 邏輯區域中的閘極氧化物86更厚，以用於較高電壓操作。各邏輯裝置包括一邏輯源極94及一邏輯汲極96，在其間具有一邏輯通道區95。閘102亦各環繞各别鰭片52，使得其與鰭片52的兩個相對側表面及頂部表面相鄰並且與該等側表面及該頂部表面絕緣。因此，本組態的另一優點係用於邏輯裝置之各者的通道區的表面面積之於平面通道區上方之同等尺寸的邏輯裝置在大小上更大(亦即，邏輯閘基材之間的表面重疊量大於由此元件佔據之基材的水平面積)。
其他優點包括將環繞鰭片52的頂部表面及兩個側表面之適形閘極形成在記憶體區域(亦即，浮閘及選擇閘)及邏輯區域(亦即，邏輯閘)二者中。進一步地，藉由使記憶體區域中的鰭片凹陷，即使記憶體單元的閘極堆疊高於邏輯裝置的邏輯閘，記憶體單元及邏輯裝置的頂部彼此大致相等。此外，記憶體單元及三種不同類型的邏輯裝置全部形成在相同半導體基材的鰭形基材結構上，其中各記憶體單元形成在單一鰭片上，且各邏輯裝置形成在單一鰭片上，致使鰭至鰭間距能夠減少。
應了解，本發明不受限於本文上述提及與描述的(多個)實施例，而是涵蓋屬於藉此支持之申請專利範圍之範疇內的任何及所有變化例。例如，本文中對本發明的引述並非意欲用以限制任何申請專利範圍或申請專利範圍用語之範疇，而僅是用以對可由一或多項請求項所涵蓋的一或多種技術特徵作出引述。上文描述之材料、製程及數值實例僅為例示性，且不應視為對任何申請專利範圍之限制。進一步，不需要依所闡釋之精確順序來執行所有方法步驟。鰭片能連續地 在記憶體區域與邏輯區域之間延伸。例如，記憶體區域中的一或多個鰭片(記憶體單元形成於其上)能連續地從記憶體區域延伸出並進入邏輯區域(邏輯裝置形成於其上)中，在該情形中，記憶體裝置及邏輯裝置能形成在相同之連續形成的鰭片上。最後，材料的單層能形成為此種或類似材料的多個層，且反之亦然。
應注意的是，如本文中所使用，「在…上方(over)」及「在…之上(on)」之用語皆含括性地包括「直接在…之上(directly on)」(無居中的材料、元件或間隔設置於其間)及「間接在…之上(indirectly on)」(有居中的材料、元件或間隔設置於其間)。同樣地，「相鄰的(adjacent)」一詞包括了「直接相鄰的」(無居中的材料、元件或間隔設置於其間)及「間接相鄰的」(有居中的材料、元件或間隔設置於其間)的含意，「安裝於(mounted to)」一詞則包括了「直接安裝於(directly mounted to)」(無居中的材料、元件或間隔設置於其間)及「間接安裝於(indirectly mounted to)」(有居中的材料、元件或間隔設置於其間)的含意，以及「電耦接(electrically coupled)」一詞則包括了「直接電耦接(directly electrically coupled to)」(無居中的材料或元件於其間將各元件電性相連接)及「間接電耦接(indirectly electrically coupled to)」(有居中的材料或元件於其間將各元件電性相連接)的含意。舉例而言，「在基材上方(over a substrate)」形成元件可包括直接在基材上形成元件而其間無居中的材料/元件存在，以及間接在基材上形成元件而其間有一或多個居中的材料/元件存在。
28‧‧‧浮閘
30‧‧‧控制閘
32‧‧‧選擇閘
34‧‧‧抹除閘
36‧‧‧共同源極區
38‧‧‧汲極區
52‧‧‧鰭形部分/薄鰭結構/鰭片

Claims (22)

  1. 一種記憶體裝置，其包含：一半導體基材，其具有一上表面，該上表面具有複數個向上延伸的鰭片，其中該等鰭片之各者包括彼此相對且在一頂部表面上終止的第一及第二側表面；一記憶體單元，其形成在該複數個鰭片的一第一鰭片上，該記憶體單元包含：在該第一鰭片內間隔開的源極區及汲極區，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面延伸在該源極區與該汲極區之間，一沿著該通道區之一第一部分延伸的浮閘，其中該浮閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，一沿著該通道區之一第二部分延伸的選擇閘，其中該選擇閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並與且該等第一及第二側表面及該頂部表面絕緣，一沿著該浮閘延伸並與該浮閘絕緣的控制閘，及一沿著該源極區延伸並與該源極區絕緣的抹除閘；一形成在該複數個鰭片之一第二鰭片上的邏輯裝置，其包含：在該第二鰭片內間隔開的邏輯源極區及邏輯汲極區，其中該第二鰭片的一邏輯通道區沿著該第二鰭片之該頂部表面及該等相對側表面延伸在該邏輯源極區與該邏輯汲極區之間，及 一沿著該邏輯通道區延伸之邏輯閘，其中該邏輯閘沿著該第二鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣。
  2. 如請求項1之記憶體裝置，其中該抹除閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，並沿著該浮閘的一上邊緣延伸並且與該上邊緣絕緣。
  3. 如請求項2之記憶體裝置，其中該抹除閘包括面對該浮閘之該上邊緣的一缺口。
  4. 如請求項1之記憶體裝置，其中該第一鰭片與該第二鰭片形成為一單一連續鰭片。
  5. 如請求項1之記憶體裝置，其中該第一鰭片及該第二鰭片形成為分開的離散鰭片。
  6. 如請求項5之記憶體裝置，其中該第二鰭片相對於該基材比該第一鰭片延伸得更高。
  7. 如請求項1之記憶體裝置，其中該邏輯閘包括一金屬材料，且其中該邏輯閘藉由一高K絕緣材料來與該第二鰭片之該等第一及第二側表面及該頂部表面絕緣。
  8. 如請求項7之記憶體裝置，其中該浮閘、該選擇閘、該控制閘、及該抹除閘各包括多晶矽材料。
  9. 如請求項1之記憶體裝置，其進一步包含： 一形成在該複數個鰭片的一第三鰭片上之第二邏輯裝置，其包含：在該第三鰭片內間隔開的第二邏輯源極區及第二邏輯汲極區，其中該第三鰭片的一第二邏輯通道區沿著該第三鰭片之該頂部表面及該等相對側表面延伸在該第二邏輯源極區與該第二邏輯汲極區之間，及一沿著該第二邏輯通道區延伸之第二邏輯閘，其中該第二邏輯閘沿著該第三鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣。
  10. 如請求項9之記憶體裝置，其中：該邏輯閘藉由第一絕緣材料來與該第二鰭片絕緣；該第二邏輯閘藉由第二絕緣材料來與該第三鰭片絕緣；該第一絕緣材料具有大於該第二絕緣材料之厚度的一厚度。
  11. 如請求項1之記憶體裝置，其進一步包含：一形成在該第一鰭片上之第二記憶體單元，其包含：在該第一鰭片中與該源極區間隔開的一第二汲極區，其中該第一鰭片的一第二通道區沿著該第一鰭片之該頂部表面及該等相對側表面延伸在該源極區與該第二汲極區之間，一沿著該第二通道區的一第一部分延伸之第二浮閘，其中該第二浮閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣， 一沿著該第二通道區的一第二部分延伸之第二選擇閘，其中該第二選擇閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，一沿著該第二浮閘延伸並與該第二浮閘絕緣之第二控制閘，及一沿著該源極區延伸並與該源極區絕緣之第二抹除閘。
  12. 一種形成一記憶體裝置之方法，其包含：將複數個向上延伸的鰭片形成在一半導體基材的一上表面中，其中該等鰭片之各者包括彼此相對且在一頂部表面上終止的第一及第二側表面；藉由下列步驟將一記憶體單元形成在該複數個鰭片的一第一鰭片上：將間隔開的源極區及汲極區形成在該第一鰭片中，其中該第一鰭片的一通道區沿著該第一鰭片之該頂部表面及該等相對側表面延伸在該源極區與該汲極區之間，形成沿著該通道區之一第一部分延伸的一浮閘，其中該浮閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，形成沿著該通道區之一第二部分延伸的一選擇閘，其中該選擇閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，形成沿著該浮閘延伸並與該浮閘絕緣之一控制閘，及 形成沿著該源極區延伸並與該源極區絕緣之一抹除閘；藉由下列步驟將一邏輯裝置形成在該複數個鰭片的一第二鰭片上：將間隔開的邏輯源極區及邏輯汲極區形成在該第二鰭片中，其中該第二鰭片的一邏輯通道區沿著該第二鰭片之該頂部表面及該等相對側表面延伸在該邏輯源極區與該邏輯汲極區之間，及形成沿著該邏輯通道區延伸之一邏輯閘，其中該邏輯閘沿著該第二鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣。
  13. 如請求項12之方法，其中該抹除閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，並沿著該浮閘的一上邊緣延伸並且與該上邊緣絕緣。
  14. 如請求項12之方法，其中該第一鰭片與該第二鰭片形成為一單一連續鰭片。
  15. 如請求項12之方法，其中該第一鰭片及該第二鰭片形成為分開的離散鰭片。
  16. 如請求項15之方法，其中該第二鰭片相對於該基材比該第一鰭片延伸得更高。
  17. 如請求項16之方法，其中該複數個鰭片之該形成包括：氧化該基材之該上表面的一第一區域； 執行氧化物蝕刻以使該上表面的該第一區域相對於該上表面的一第二區域凹陷；將該第一鰭片形成在該第一區域中；及將該第二鰭片形成在該第二區域中。
  18. 如請求項12之方法，其中該邏輯閘包括一金屬材料，且其中該邏輯閘藉由一高K絕緣材料來與該第二鰭片之該等第一及第二側表面及該頂部表面絕緣。
  19. 如請求項18之方法，其中該浮閘、該選擇閘、該控制閘、及該抹除閘各包括多晶矽材料。
  20. 如請求項12之方法，其進一步包含：藉由下列步驟將一第二邏輯裝置形成在該複數個鰭片的一第三鰭片上：將間隔開的第二邏輯源極區及第二邏輯汲極區形成在該第三鰭片中，其中該第三鰭片的一第二邏輯通道區沿著該第三鰭片之該頂部表面及該等相對側表面延伸在該第二邏輯源極區與該第二邏輯汲極區之間，及形成沿著該第二邏輯通道區延伸之一第二邏輯閘，其中該第二邏輯閘沿著該第三鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣。
  21. 如請求項20之方法，其中：該邏輯閘藉由第一絕緣材料來與該第二鰭片絕緣；該第二邏輯閘藉由第二絕緣材料來與該第三鰭片絕緣； 該第一絕緣材料具有大於該第二絕緣材料之厚度的一厚度。
  22. 如請求項12之方法，其進一步包含：藉由下列步驟將一第二記憶體單元形成在該第一鰭片上：將與該源極區間隔開之一第二汲極區形成在該第一鰭片中，其中該第一鰭片的一第二通道區沿著該第一鰭片之該頂部表面及該等相對側表面延伸在該源極區與該第二汲極區之間，形成沿著該第二通道區之一第一部分延伸的一第二浮閘，其中該第二浮閘沿著該第一鰭片的該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，形成沿著該第二通道區之一第二部分延伸的一第二選擇閘，其中該第二選擇閘沿著該第一鰭片之該等第一及第二側表面及該頂部表面延伸並且與該等第一及第二側表面及該頂部表面絕緣，形成沿著該第二浮閘延伸並與該第二浮閘絕緣之一第二控制閘，及形成沿著該源極區延伸並與該源極區絕緣之一第二抹除閘。
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