JP2021522674A - ＦｉｎＦＥＴ構造体を有する分割ゲート不揮発性メモリセル及び論理デバイス、並びにその製造方法 - Google Patents

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Abstract

半導体基板は、複数の上向きに延在しているフィンを備えた上面を有する。メモリセルは第１のフィンに形成されており、第１のフィン内に間隔をあけて配置されたソース領域及びドレイン領域であって、チャネル領域は、ソース領域とドレイン領域との間の第１のフィンの上面及び側面に沿って延在している、ソース領域及びドレイン領域と、チャネル領域の第１の部分に沿って延在する浮遊ゲートと、チャネル領域の第２の部分に沿って延在する選択ゲートと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁された制御ゲートと、ソース領域に沿って延在し、かつソース領域から絶縁された消去ゲート、を含む。論理デバイスは、第２のフィンに形成されており、第２のフィン内に間隔をあけて配置された論理ソース領域及び論理ドレイン領域であって、第２のフィンの論理チャネル領域は、論理ソース領域と論理ドレイン領域との間に延在している、論理ソース領域及び論理ドレイン領域と、論理チャネル領域に沿って延在する論理ゲート、を含む。
【選択図】図２５Ｃ

Description

（関連出願）
本出願は、２０１８年４月１９日に出願された米国特許出願第１５／９５７，６１５号の利益を主張する。
（発明の分野）
本発明は、不揮発性フラッシュメモリセルアレイに関する。
分割ゲート不揮発性メモリセルは、当技術分野において周知である。例えば、米国特許第７，９２７，９９４号は、分割ゲート不揮発性メモリセルを開示している。図１は、半導体基板１２に形成されたかかる分割ゲートメモリセルの一例を例証する。ソース領域及びドレイン領域１６及び１４は、基板１２内の拡散領域として形成され、それらの間にチャネル領域１８を画定する。メモリセルは、４つの導電性ゲート、すなわち、チャネル領域１８の第１の部分及びソース領域１６の一部分の上方に配設され、かつチャネル領域１８の第１の部分及びソース領域１６の一部分から絶縁された浮遊ゲート２２、浮遊ゲート２２の上方に配設され、かつ浮遊ゲート２２から絶縁された制御ゲート２６、ソース領域１６の上方に配設され、かつソース領域１６から絶縁された消去ゲート２４、及びチャネル領域１８の第２の部分の上方に配設され、かつチャネル領域１８の第２の部分から絶縁された選択ゲート２０を含む。導電性接点１０が形成されて、ドレイン領域１４に電気的に接続することができる。チャネル領域は半導体基板の平面に沿って形成されるため、デバイスの幾何形状が小さくなるにつれて、チャネル領域の総面積（例えば、幅）も小さくなる。これにより、ソース領域とドレイン領域との間の電流の流れが低減し、メモリセルの状態を検出するために、より高感度のセンス増幅器が必要になる。
リソグラフィ・サイズが縮小し、それによってチャネル幅が狭くなるという問題は、全ての半導体デバイスに影響を与えるので、Ｆｉｎ−ＦＥＴ型の構造体が提案された。Ｆｉｎ−ＦＥＴ型の構造体において、半導体材料のフィン形部材が、ソース領域をドレイン領域に接続する。フィン形部材は、２つの側面を有する。その結果、ソース領域からドレイン領域への電流は、２つの側面に沿って流れることができる。したがって、チャネル領域の幅が増大し、これにより電流の流れが増大する。しかしながら、チャネル領域を２つの側面に「折り畳み」、これによりチャネル領域の「フットプリント」を小さくすることによって、より多くの半導体の占有面積を犠牲にすることなく、チャネル領域の幅が増大する。かかるＦｉｎ−ＦＥＴを用いる不揮発性メモリセルが開示されており、浮遊ゲートは、フィン形部材の側面のうちの１つに隣接して配設される。先行技術のＦｉｎ−ＦＥＴ型不揮発性メモリ構造体のいくつかの例（ただし、ゲートの数及び構成は、上記の図１の平面例から変化するが）としては、米国特許第７，４２３，３１０号、同第７，４１０，９１３号及び同第８，４６１，６４０号、並びに米国特許公開第２０１７／０３４５８４０号が挙げられる。フィン形部材に論理デバイスを形成することも提案されている。例えば、米国特許公開第２０１７／０１２５４２９号及び係属中の米国特許出願第１５／９３３，１２４号を参照されたい。
しかしながら、これらの先行技術のＦｉｎ−ＦＥＴ構造体は、電荷を格納するために、浮遊ゲートをスタック・ゲート構成に用いること、又はトラップ材料を用いること、又はシリコン・リッチ酸化物（silicon rich oxide、ＳＲＯ）を用いること、又はナノ結晶シリコンを用いること、又は他のより複雑なメモリセル構成を開示している。
改良されたメモリデバイスは、複数の上向きに延在しているフィンを備えた上面を有する半導体基板であって、フィンの各々は、互いに対向し、上面で終端する第１及び第２の側面を含む、半導体基板と、複数のフィンのうちの第１のフィンに形成されたメモリセルと、複数のフィンのうちの第２のフィンに形成された論理デバイスと、を含む。メモリセルは、第１のフィン内に間隔をあけて配置されたソース領域及びドレイン領域であって、第１のフィンのチャネル領域は、ソース領域とドレイン領域との間の第１のフィンの上面及び対向する側面に沿って延在している、ソース領域及びドレイン領域と、チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、浮遊ゲートは、第１のフィンの第１及び第２の側面並びに上面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに上面から絶縁される、浮遊ゲートと、チャネル領域の第２の部分に沿って延在する選択ゲートであって、選択ゲートは、第１のフィンの第１及び第２の側面並びに上面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに上面から絶縁される選択ゲートと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁される制御ゲートと、ソース領域に沿って延在し、かつソース領域から絶縁される消去ゲート、を含む。論理デバイスは、第２のフィン内に間隔をあけて配置された論理ソース領域及び論理ドレイン領域であって、第２のフィンの論理チャネル領域は、論理ソース領域とドレイン領域との間の第２のフィンの上面及び対向する側面に沿って延在している、論理ソース領域及び論理ドレイン領域と、論理チャネル領域に沿って延在する論理ゲートであって、論理ゲートは、第２のフィンの第１及び第２の側面並びに上面に沿って延在し、かつ第２のフィンの第１及び第２の側面並びに上面から絶縁される、論理ゲート、を含む。
メモリデバイスを形成する方法は、半導体基板の上面に複数の上向きに延在しているフィンを形成するステップであって、フィンの各々は、互いに対向し、上面で終端する第１及び第２の側面を含む、複数のフィンを形成するステップと、複数のフィンのうちの第１のフィンにメモリセルを形成するステップと、複数のフィンのうちの第２のフィンに論理デバイスを形成するステップ、を含む。メモリセルを形成するステップは、第１のフィン内に間隔をあけて配置されたソース領域及びドレイン領域を形成することであって、第１のフィンのチャネル領域は、ソース領域とドレイン領域との間の第１のフィンの上面及び対向する側面に沿って延在している、ソース領域及びドレイン領域を形成することと、チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成することであって、浮遊ゲートは、第１のフィンの第１及び第２の側面並びに上面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに上面から絶縁される、浮遊ゲートを形成することと、チャネル領域の第２の部分に沿って延在する選択ゲートを形成することであって、選択ゲートは、第１のフィンの第１及び第２の側面並びに上面に沿って延在し、かつ第１のフィンの第１及び第２の側面並びに上面から絶縁される、選択ゲートを形成することと、浮遊ゲートに沿って延在し、かつ浮遊ゲートから絶縁された制御ゲートを形成することと、ソース領域に沿って延在し、かつソース領域から絶縁された消去ゲートを形成すること、を含む。論理デバイスを形成するステップは、第２のフィン内に間隔をあけて配置された論理ソース領域及び論理ドレイン領域を形成することであって、第２のフィンの論理チャネル領域は、論理ソース領域とドレイン領域との間の第２のフィンの上面及び対向する側面に沿って延在している、論理ソース領域及び論理ドレイン領域を形成することと、論理チャネル領域に沿って延在する論理ゲートを形成することであって、論理ゲートは、第２のフィンの第１及び第２の側面並びに上面に沿って延在し、かつ第２のフィンの第１及び第２の側面並びに上面から絶縁される、論理ゲートを形成すること、を含む。
本発明の他の目的及び特徴は、明細書、特許請求の範囲、及び添付図面を精読することによって明らかになるであろう。
従来の不揮発性メモリセルの横断面図である。 他の図の様々な断面図方向を示すメモリ領域の上面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｃ−ｃ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に直交する）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のｄ−ｄ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に沿った）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に沿った）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に沿った）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に沿った）論理領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（図２のａ−ａ線に沿った）メモリ領域の横断面図である。 本発明のメモリデバイスを形成するステップを示す、（フィン方向に沿った）論理領域の横断面図である。
本発明は、各々が４つのゲート、すなわち、浮遊ゲート２８、制御ゲート３０、選択ゲート３２、及び消去ゲート３４を有するＦｉｎ−ＦＥＴ分割ゲート型メモリセルを有するメモリデバイスである。Ｆｉｎ−ＦＥＴ論理デバイスは、メモリセルと同じ基板に形成される。図２は、基板のメモリ領域内のメモリセルのミラーペアの構成を示す上面図である。メモリセルのミラーペアは、共通ソース領域３６（すなわち、基板の第１の導電型とは異なる第２の導電型を有する基板の領域）を共有し、（第２の導電型の）ドレイン領域３８は、隣接するメモリセルのペア（図示せず）間で共有される。メモリセルは、半導体基板４２の上面のフィン形部分５２に形成される。図２は、後で説明される図について断面図方向ａ−ａ、ｂ−ｂ、ｃ−ｃ及びｄ−ｄを更に示す。
製造プロセスは、半導体基板４２の異なる領域を選択的に注入することによって開始される。基板４２の様々な領域が図３Ａ及び図３Ｂに示されており（すなわち、図３Ａ及び図３Ｂは、同一の基板４２の異なる領域を示している）、基板は、メモリセル及び論理デバイスに関連する４つの領域、すなわち、（メモリセルが形成される）メモリ領域４２ａと、（高電圧論理デバイスが形成される）ＨＶ領域４２ｂと、（コア論理デバイスが形成される）論理コア領域４２ｃと、（入力／出力論理デバイスが形成される）論理ＩＯ領域４２ｄ、を有する。領域４２ｂ、４２ｃ及び４２ｄは、本明細書では、論理領域と総称される。好ましくは、選択的な注入は、１つ以上の注入ステップ（例えば、この領域内に形成された高電圧論理デバイス内のソースからドレインへの漏出を防止するアンチパンチスルー注入）に晒されるＨＶ領域を除いて、マスキング材料で基板を覆うことによって開始される。これをメモリ領域に対して繰り返すことができる（例えば、マスキング材料で他の領域を覆い、この領域内に形成されたメモリセル内のソースからドレインへの漏出を防止するアンチパンチスルー注入を行う）。
次いで、基板４２のメモリ領域の上面は、基板の論理領域と比較して陥凹している（下がっている）。これは、好ましくは、基板４２に材料層（例えば、窒化ケイ素）４４を形成し、続いて、マスキングステップ（すなわち、フォトレジスト堆積、選択的なフォトリソグラフィ露光、及び選択的なフォトレジスト除去）を形成し、論理領域の窒化ケイ素にフォトレジストを残すが、メモリ領域に窒化ケイ素を露出させたままにすることよって行われる。窒化ケイ素エッチングを用いて、図４Ａ及び図４Ｂに示すように、基板表面を露出させたまま、メモリ領域から窒化ケイ素を除去する。基板４２の露出部分（メモリ領域内）を酸化させ、続いて、基板の酸化部分を除去するための湿式酸化物エッチングが続き、基材の上部分を効果的に除去する（その上面を効果的に下げる／陥凹させる）。これらのステップは、所望のレベルの表面凹部Ｒが達成されるまで（例えば、３００〜５００ｎｍ）、繰り返すことができる。次に、窒化物エッチングにより、窒化物４４を除去する。結果として得られた構造体を図５Ａ及び図５Ｂに示す。
次いで、フィンは、以下のように基材上面に形成される。二酸化ケイ素（酸化物）層４６は、基板４２の４つの領域（メモリ、ＨＶ、論理コア、及び論理ＩＯ）全ての上面に形成される。酸化物層４６に窒化ケイ素（窒化物）層４８が形成される。窒化物層４８にハードマスク材料が形成される。フォトレジストは、ハードマスク材料に形成され、マスキングステップを用いてパターン形成されて、ハードマスク材料のストリップを露出させる。ハードマスク材料の垂直ストリップを残して、ハードマスク材料の露出部分を除去するためにエッチングが行われる。酸化物スペーサは、酸化物堆積を行い、続いて、異方性酸化物エッチングを行うことによって、ハードマスク材料ストリップの側面に沿って形成され、異方性酸化物エッチングにより、ハードマスクストリップの垂直側壁にスペーサを残す。フォトレジストは構造体の上方に形成され、メモリ領域内の交互スペーサ（及び他の領域内の全てのスペーサ）を覆うフォトレジストのストリップを残すようにパターン形成される。次いで、酸化物エッチングを用いて、フォトレジストによって露出されたままの酸化物スペーサを除去する。フォトレジストの除去後、エッチングが行われてハードマスクストリップを除去する。次いで、１つ以上のエッチングが行われて、酸化物スペーサの下にない窒化物４８、酸化物４６の一部分及び基板４２の上部分を除去し、これにより、基板内に延在するトレンチ５０をもたらし、隣接するトレンチ５０間に基板４２の薄いフィン構造体５２が残る。フィン５２は、垂直方向／縦方向に延在し、互いに対して平行である。結果として得られた構造体を図６Ａ及び図６Ｂに示す（酸化物スペーサの除去後）。
図６Ｂは、ＨＶ、論理コア、及び論理ＩＯ領域の各々に１つのフィン５２のみを示しているが、図６Ａは、メモリ領域内の２つのフィン５２のみを示し、多くの複数のフィンが各領域内に形成される。図示されていないが、フィン間の間隔は、領域に基づいて変化する。例えば、論理コア領域内の隣接するフィン間の距離は、好ましくは、メモリ領域内の隣接するフィンを分離する距離の約半分である。絶縁材５４（例えば、酸化物）は、構造体の上方に形成され（酸化物５４でトレンチ５０を充填することを含む）、続いて、酸化物平坦化（例えば、ＣＭＰ）が行われ、窒化物４８の上部より上の酸化物５４の任意の部分を除去する。ハードマスク層（例えば、窒化物）５６は、論理領域の上方に形成されるが、メモリ領域の上方には形成されない。次いで、酸化物エッチングを用いて、メモリ領域内の酸化物５４を陥凹させる（すなわち、酸化物５４の上部分を除去する）。結果として得られた構造体を図７Ａ及び図７Ｂに示す。
（論理領域内の窒化物層５６を保護するためのフォトレジストを用いて）、メモリ領域内のフィン５２の上部にある窒化物４８及び酸化物４６を除去する。次いで、酸化物層５８が、（例えば、酸化によって）メモリ領域内の各フィン５２の２つの側面及び上面に形成される。次に、図８Ａ及び図８Ｂに示すように、ポリシリコン（ポリ）６０のコンフォーマル層が（酸化物５８を含む）構造体に形成される。次いで、ポリ層６０のｉｎ−ｓｉｔｕドーピングが行われる。マスキングステップ及びポリエッチングが行われて、（フィン５２間の）メモリ領域内のトレンチ５０の底部にあるポリ層６０の選択された部分を除去する。絶縁層６２（例えば、酸化物、窒化物、酸化物の副層を備えたＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ ｓｕｂｌａｙｅｒ））は、構造体に形成される。次に、ポリシリコン６４の厚い層は、（ｉｎ−ｓｉｔｕドーピングに晒され得る）ＯＮＯ層６２に形成される。次いで、ハードマスク層６６をポリ層６４に形成する。結果として得られた構造体を図９Ａ及び図９Ｂに示す。
マスキングステップ及び１つ以上のエッチングが行われて、図１０Ｃ〜図１０Ｄに示すように（図１０Ａ及び図１０Ｂでは、材料が除去されていない場所では変化がないことを示している）、記憶領域内のフィン５２の上面に沿って、ハ−ドマスク層６６、ポリ層６４、及びＯＮＯ層６２のうちの選択された部分が除去され、記憶領域内の各フィン５２の上面には、ゲートスタックＳ１、Ｓ２ペアが残される。ＨＴＯ堆積及びアニールが行われて、ゲートスタックＳ１及びＳ２の側面に沿って酸化物層６８を形成する。窒化物堆積及びエッチングが行われて、酸化物層６８に沿って窒化物層７０を形成する。犠牲酸化物スペーサ７２は、酸化物堆積及びエッチングによって、窒化物層７０に沿って形成される。結果として得られた構造体を図１１Ｃ〜図１１Ｄに示す。
フォトレジスト７４は、マスキングステップを用いてゲートスタックペアＳ１及びＳ２の各々間に形成される。次に、図１２Ｃ〜図１２Ｄに示すように、ＷＬＶＴ注入が行われて、続いて、スタックペアＳ１及びＳ２の外側の酸化物スペーサ７２を除去する酸化物エッチングが行われる。フォトレジストの除去後、図１３Ｃ〜図１３Ｄに示すように、ポリエッチングを用いて、（スタックＳ１とＳ２との間から）浮遊ゲートのポリ層６０の露出部分を除去する。フォトレジスト７６は、図１４Ａ〜図１４Ｂに示すように、マスキングステップを用いてメモリ領域内のポリ層６４に形成され、続いて、ポリエッチングを行って、論理領域からポリ層６０を除去する。フォトレジストの除去後、酸化物スペーサ７８は、図１５Ｃ〜図１５Ｄに示すように、酸化物堆積及びエッチングを用いてゲートスタックＳ１及びＳ２の外側側壁に沿って形成される（フォトレジストを用いて他の構造体を保護することができる）。
マスキングステップを用いて、酸化物及び窒化物エッチングに晒してフィン５２の窒化物及び酸化物を除去し、フィン５２の両側の酸化物５４を陥凹させるＨＶ領域以外の構造体をフォトレジストで覆う。次いで、酸化物層８０は、図１６Ａ及び図１６Ｂに示すように、ＨＶ領域（例えば、ＲＴＯ＋ＨＴＯ及びアニール）内の露出したフィン５２に形成される。マスキングステップを用いて、各ゲートスタックペアＳ１及びＳ２間の領域以外の構造体をフォトレジスト８２で覆う。各ゲートスタックペアＳ１及びＳ２間の基板に注入を行う（すなわち、以下に記載されるように、ソース領域に対するソース線注入を完成させる）。次に、図１７Ｃ及び図１７Ｄに示すように、酸化物エッチングを用いて、同じ領域内のスペーサ７２を除去し、続いて、（例えば、基板に酸化物を厚化するための湿式又は部分的な湿式堆積によって、続いて、ポリ層６０で所望の厚さを達成するためのＨＴＯ堆積によって）ポリ層６０の露出表面及びゲートスタックＳ１及びＳ２の内側側壁にトンネル酸化物層８４を形成する。
フォトレジストの除去後、メモリ及びＨＶ領域は、フォトレジストによって覆われ、論理コア領域及び論理ＩＯ領域は、（好ましくは、これらの領域内に形成された論理デバイス内のソースからドレインへの漏出を防止するアンチパンチスルー注入を含む）１つ以上の注入に晒される。フォトレジストの除去後、フォトレジストは、ゲートスタックＳ１及びＳ２の各々間の領域に形成され、続いて、酸化物エッチングによって、スタックペアの外側の基板の酸化物を除去する。次いで、フォトレジストがメモリ領域及びＨＶ領域に形成され、続いて、酸化物及び窒化物エッチングによって、論理コア領域及び論理ＩＯ領域内のフィン５２の酸化物及び窒化物を除去し、酸化物５４を陥凹させる。次に、図１８Ａ及び図１８Ｂに示すように、論理コア領域及び論理ＩＯ領域（及び基板４２の他の露出部分）内の露出したフィン５２に酸化物８６が形成される。論理コア領域及び論理ＩＯ領域内のフィン５２の酸化物８６は、ＨＶ領域内のフィンの酸化物８０よりも薄い。
図１９Ａ〜図１９Ｄに示すように、ポリ層８８が構造体の上方に形成される。図２０Ａ〜図２０Ｄに示すように、ケミカルメカニカル研磨（chemical mechanical polish、ＣＭＰ）を用いて構造体の上部分を除去し、平坦化する。図２１Ｃに示すように、マスキングステップ及びポリエッチングを用いて、ゲートスタックＳ１及びＳ２の各々間のポリ層８８の中央部分、及び隣接するゲートスタックペア間のポリ層８８の一部分を除去し、ゲートスタックＳ１及びＳ２の各々間の別個のポリブロック８８ａ及び８８ｂ、並びにゲートスタックＳ１及びＳ２の各ペアの外側部分のポリブロック８８ｃ及び８８ｄは残す。ポリエッチングはまた、（これらの論理領域内のフィンの長さに沿った断面図である）図２１Ｅに示すように、論理コア領域及び論理ＩＯ領域内のフィン５２のポリ層８８の一部分を除去し、論理コア領域内のポリブロック８８ｅ及び論理ＩＯ領域内のポリブロック８８ｆは残す。１つ以上のマスキングステップ及び注入ステップを用いて、論理領域内に基板を選択的に注入する。
窒化物堆積及びエッチングを用いて、構造体の露出した側壁に窒化物スペーサ８９を形成する。１つ以上の注入が行われて、基板４２内にメモリセル及び論理デバイスのためのソース領域及びドレイン領域を形成する。具体的には、ゲートスタックＳ１とＳ２との間の基板内にメモリセルソース領域３６の形成が完了する。メモリセルドレイン領域３８は、ポリブロック８８ｃ及び８８ｄに隣接して形成される。論理ソース領域９４及びドレイン領域９６は、図２２Ｃ及び図２２Ｅに示すように、残りのポリブロック８８ｅ及び８８ｆ（並びに、図示されていないＨＶ領域内のポリブロック）に隣接するＨＶ領域、論理コア領域及び論理ＩＯ領域内に形成される。好ましくは、論理デバイス及びメモリセルのためのフィンのソース領域及びドレイン領域は、少なくとも部分的にエッチング除去されてもよく、続いて、ＳｉＧｅ（ＰＦｅｔデバイス用）又はＳｉＣ（ＮＦｅｔデバイス用）エピタキシープロセスによって、メモリセルのための隆起したソース領域３６ａ及びドレイン領域３８ａ、並びに論理デバイスのための隆起したソース領域９４ａ及びドレイン領域９６ａを形成し、これは、移動性を改良する（すなわち、直列抵抗を低減する）圧縮応力又は引張応力を誘発する。絶縁層（例えば、酸化物）９８は、構造体の上方に形成され、（例えば、研磨停止部としてポリブロック８８を使用するＣＭＰによって）平坦化される。次いで、フォトレジストがメモリ領域の上方に形成され、露出した論理領域内にポリブロック８８ｅ及び８８ｆを残す。次に、ポリエッチングによってポリブロック８８ｅ及び８８ｆを除去し、高Ｋ材料１００の層（すなわち、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、Ｔａ２Ｏ５などの酸化物の誘電率Ｋを超える材料、又は他の適切な材料など）、及び金属ブロック１０２と置換される。次いで、窒化物１０４の層を構造体に堆積する。結果として得られた構造体を図２３Ｃ及び図２３Ｅに示す。窒化物層１０４は、メモリ領域から除去され、サリサイド１０６は、（例えば、Ｔｉスパッタリング、ＴｉＳｉアニール及びＴｉ湿式ストリップによって）ポリブロック８８ａ、８８ｂ、８８ｃ、８８ｄ及び６４の露出した上面に形成される。次に、窒化物１０４を論理領域から除去する。次いで、ＩＬＤ絶縁材料１０８を構造体の上方に形成し、（例えば、ＣＭＰによって）平坦化する。接触孔は、マスキング及びエッチングプロセスを用いてＩＬＤ材料１０８により形成され、その後、接触孔は金属で充填されて、様々なポリ／金属ブロック及びソース／ドレイン領域に電気的に接続された金属接点１１０を形成する。メモリ領域、論理コア領域及び論理ＩＯ領域内のフィン５２の上面に形成された、結果として得られた構造体を図２４Ｃ及び図２４Ｅに示す。
メモリ領域４２ａ内のフィン５２及びその周囲の最終的な構造体を図２５Ｃに示す。メモリセルのペアは、各フィン５２に沿って端から端まで形成される。各メモリセルは、ソース領域３６とドレイン領域３８との間に延在する基板のチャネル領域１１２（すなわち、ソース／ドレイン領域３６／３８の間のフィン５２の２つの側面及び上面に沿った基板の部分）を含む。ポリ６０は、チャネル領域１１２の第１の部分の上方に配設され、かつチャネル領域１１２の第１の部分から絶縁される浮遊ゲート２８である。ポリ６４は、浮遊ゲート２８の上方に延在し、かつ浮遊ゲート２８から絶縁される制御ゲート３０である。ポリ８８ｃ／ｄは、各々選択ゲート３２であり、その各々はチャネル領域１１２の第２の部分の上方に配設され、かつチャネル領域１１２の第２の部分から絶縁される。ポリ８８ａ／ｂは、各々消去ゲート３４であり、その各々は浮遊ゲート２８に隣接し、かつ浮遊ゲート２８から絶縁され、ソース領域３６の上方にあり、かつソース領域３６から絶縁される。消去ゲート３４は、浮遊ゲートの角部に面する切り欠きを含む。フィン５２は、２つの対向する側面及び上面を有する。浮遊ゲート２８は、フィン５２の上面だけでなく、フィン５２の対向する両側の側面に隣接し、かつフィン５２の対向する両側の側面から絶縁されるように、フィン５２を取り囲む。選択ゲート３２もまた、フィン５２の対向する両側の側面、及び上面に隣接し、かつフィン５２の対向する両側の側面、及び上面から絶縁されるように、フィン５２を取り囲む。したがって、本構成の１つの利点は、チャネル領域１１２の表面積が、平坦なチャネル領域にわたって、等しいサイズのメモリセルに対してサイズが大きい（すなわち、浮遊ゲートと、選択ゲートと、基板との間の表面重なり量が、これらの要素によって占有される基板の水平領域よりも大きい）ことである。
ＨＶ領域４２ｂ、論理コア領域４２ｃ、及び論理ＩＯ領域４２ｄ内のフィン５２及びその周囲の最終的な構造体を図２５Ｅに示す。論理トランジスタデバイスは、論理領域内のフィン５２に形成される。各論理デバイスは、導電性ゲート（すなわち、金属ブロック１０２）を含む。ＨＶ領域内のブロック１０２の下のゲート酸化物８０は、より高い電圧動作のために、他の論理領域内のゲート酸化物８６よりも厚い。各論理デバイスは、論理ソース９４及びドレイン９６を含み、それらの間に論理チャネル領域９５を有する。ゲート１０２は、フィン５２の対向する両側の側面、及び上面に隣接し、かつフィン５２の対向する両側の側面、及び上面から絶縁されるように、それぞれのフィン５２を各々取り囲む。したがって、本構成の別の利点は、論理デバイスの各々のチャネル領域の表面積が、平坦なチャネル領域にわたって、等しいサイズの論理デバイスに対してサイズが大きい（すなわち、論理ゲートと基板との間の表面重なり量が、この要素によって占有される基板の水平領域よりも大きい）ことである。
他の利点としては、フィン５２の上面及び両側の側面を取り囲むコンフォーマルゲートが、メモリ領域（すなわち、浮遊ゲート及び選択ゲート）並びに論理領域（すなわち、論理ゲート）の両方に形成されることが挙げられる。更に、メモリ領域内のフィンを陥凹させることによって、メモリセルの上部及び論理デバイスは、メモリセルのゲートスタックが論理デバイスの論理ゲートよりも高い場合であっても、互いに対してほぼ等しい。加えて、メモリセル及び３つの異なる型の論理デバイスは全て、同じ半導体基板のフィン形基板構造体上に形成され、各メモリセルは、単一のフィンに形成され、各論理デバイスは、単一のフィンに形成され、フィン間の間隔の低減を可能にする。
本発明は、本明細書で図示した上記実施形態例（複数可）に限定されるものではなく、それらによりサポートされる特許請求の範囲内に属するあらゆる全ての変形例も包含することが理解されよう。例えば、本明細書で本発明に言及することは、任意の特許請求項又は特許請求項の用語の範囲を限定することを意図しておらず、その代わり、単に、１つ以上の特許請求項によって網羅され得る１つ以上の特徴に言及するものである。上述の材料、プロセス、及び数値例は単に代表的なものであり、いずれの請求項も限定するものとみなされるべきではない。更に、全ての方法ステップを、例示した厳密な順序で行う必要はない。フィンは、メモリと論理領域との間に連続的に延在することができる。例えば、（メモリセルが形成される）メモリ領域内の１つ以上のフィンは、メモリ領域から、（論理デバイスが形成される）論理領域内に連続的に延在することができ、この場合、メモリデバイス及び論理デバイスは、同じ連続的に形成されたフィンに形成することができる。メモリ領域内の１つ以上のフィンは、最後に、単一層の材料をそのような又は同様の材料の複数層として形成することができ、逆もまた同様である。
本明細書で使用される、用語「の上方に（over）」及び「に（on）」は共に、「に直接」（中間材料、要素、又は間隙がそれらの間に配設されていない）及び「の上に間接的に」（中間材料、要素、又は間隙がそれらの間に配設されている）を包括的に含むことに留意されるべきである。同様に、「隣接した」という用語は、「直接隣接した」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に隣接した」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「取り付けられた」は、「直接取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されていない）、及び「間接的に取り付けられた」（中間材料、要素、又は間隙がそれらの間に配設されている）を含み、「電気的に結合された」は、「直接電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結していない）、及び「間接的に電気的に結合された」（中間材料又は要素がそれらの間で要素を電気的に連結している）を含む。例えば、「基板の上方に」要素を形成することは、中間材料／要素が介在せずに直接基板にその要素を形成することも、１つ以上の中間材料／要素が介在して間接的に基板の上にその要素を形成することも含む可能性がある。

Claims (22)

  1. メモリデバイスであって、該メモリデバイスは、
    複数の上向きに延在しているフィンを備えた上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ上面で終端する第１及び第２の側面を含む、半導体基板と、
    前記複数のフィンのうちの第１のフィンに形成されたメモリセルであって、
    前記第１のフィン内に間隔をあけて配置されたソース領域及びドレイン領域であって、前記第１のフィンのチャネル領域は、前記ソース領域とドレイン領域との間の前記第１のフィンの前記上面及び前記対向する側面に沿って延在している、ソース領域及びドレイン領域と、
    前記チャネル領域の第１の部分に沿って延在する浮遊ゲートであって、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、浮遊ゲートと、
    前記チャネル領域の第２の部分に沿って延在する選択ゲートであって、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、選択ゲートと、
    前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁された制御ゲートと、
    前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁された消去ゲート、を備える、メモリセルと、
    前記複数のフィンのうちの第２のフィンに形成された論理デバイスであって、
    前記第２のフィン内に間隔をあけて配置された論理ソース領域及び論理ドレイン領域であって、前記第２のフィンの論理チャネル領域は、前記論理ソース領域とドレイン領域との間の前記第２のフィンの前記上面及び前記対向する側面に沿って延在している、論理ソース領域及び論理ドレイン領域と、
    前記論理チャネル領域に沿って延在する論理ゲートであって、前記第２のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第２のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、論理ゲート、を備える、論理デバイス、を備える、メモリデバイス。
  2. 前記消去ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁され、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁される、請求項１に記載のメモリデバイス。
  3. 前記消去ゲートは、前記浮遊ゲートの前記上縁に面するノッチを含む、請求項２に記載のメモリデバイス。
  4. 前記第１及び第２のフィンは、単一の連続フィンとして形成される、請求項１に記載のメモリデバイス。
  5. 前記第１及び第２のフィンは、別個の別々のフィンとして形成される、請求項１に記載のメモリデバイス。
  6. 前記第２のフィンは、前記基板に対して前記第１のフィンよりも高く延在する、請求項５に記載のメモリデバイス。
  7. 前記論理ゲートは、金属材料を含み、前記論理ゲートは、高Ｋ絶縁材料によって前記第２のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、請求項１に記載のメモリデバイス。
  8. 前記浮遊ゲート、前記選択ゲート、前記制御ゲート、及び前記消去ゲートは各々、ポリシリコン材料を含む、請求項７に記載のメモリデバイス。
  9. 前記複数のフィンのうちの第３のフィンに形成された第２の論理デバイスであって、
    前記第３のフィン内に間隔をあけて配置された第２の論理ソース領域及び論理ドレイン領域であって、前記第３のフィンの第２の論理チャネル領域は、前記第２の論理ソース領域とドレイン領域との間の前記第３のフィンの前記上面及び前記対向する側面に沿って延在している、第２の論理ソース領域及び論理ドレイン領域と、
    前記第２の論理チャネル領域に沿って延在する第２の論理ゲートであって、前記第３のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第３のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、第２の論理ゲート、を備える、第２の論理デバイスを更に備える、請求項１に記載のメモリデバイス。
  10. 前記論理ゲートは、第１の絶縁材によって前記第２のフィンから絶縁され、
    前記第２の論理ゲートは、第２の絶縁材によって前記第３のフィンから絶縁され、
    前記第１の絶縁材は、前記第２の絶縁材の厚さよりも大きい厚さを有する、請求項９に記載のメモリデバイス。
  11. 前記第１のフィンに形成された第２のメモリセルであって、該第２のメモリセルは、
    前記第１のフィン内に前記ソース領域から間隔をあけて配置された第２のドレイン領域であって、前記第１のフィンの第２のチャネル領域は、前記ソース領域と第２のドレイン領域との間の前記第１のフィンの前記上面及び前記対向する側面に沿って延在している、第２のドレイン領域と、
    前記第２のチャネル領域の第１の部分に沿って延在する第２の浮遊ゲートであって、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、第２の浮遊ゲートと、
    前記第２のチャネル領域の第２の部分に沿って延在する第２の選択ゲートであって、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面ら絶縁される、第２の選択ゲートと、
    前記第２の浮遊ゲートに沿って延在し、かつ前記第２の浮遊ゲートから絶縁された第２の制御ゲートと、
    前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁された第２の消去ゲート、を備える、第２のメモリセルを更に備える、請求項１に記載のメモリデバイス。
  12. メモリデバイスを形成する方法であって、該方法は、
    半導体基板の上面に複数の上向きに延在しているフィンを形成するステップであって、前記フィンの各々は、互いに対向し、かつ上面で終端する第１及び第２の側面を含む、複数のフィンを形成するステップと、
    前記複数のフィンのうちの第１のフィンにメモリセルを形成するステップであって、
    前記第１のフィン内に間隔をあけて配置されたソース領域及びドレイン領域を形成することであって、前記第１のフィンのチャネル領域は、前記ソース領域とドレイン領域との間の前記第１のフィンの前記上面及び前記対向する側面に沿って延在している、ソース領域及びドレイン領域を形成することと、
    前記チャネル領域の第１の部分に沿って延在する浮遊ゲートを形成することであって、前記浮遊ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、浮遊ゲートを形成することと、
    前記チャネル領域の第２の部分に沿って延在する選択ゲートを形成することであって、前記選択ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、選択ゲートを形成することと、
    前記浮遊ゲートに沿って延在し、かつ前記浮遊ゲートから絶縁された制御ゲートを形成することと、
    前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁された消去ゲートを形成すること、によって、メモリセルを形成するステップと、
    前記複数のフィンのうちの第２のフィンに論理デバイスを形成するステップであって、
    前記第２のフィン内に間隔をあけて配置された論理ソース領域及び論理ドレイン領域を形成することであって、前記第２のフィンの論理チャネル領域は、前記論理ソース領域とドレイン領域との間の前記第２のフィンの前記上面及び前記対向する側面に沿って延在している、論理ソース領域及び論理ドレイン領域を形成することと、
    前記論理チャネル領域に沿って延在する論理ゲートを形成することであって、前記論理ゲートは、前記第２のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第２のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、論理ゲートを形成すること、によって、論理デバイスを形成するステップ、を含む、方法。
  13. 前記消去ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁され、前記浮遊ゲートの上縁に沿って延在し、かつ前記浮遊ゲートの上縁から絶縁される、請求項１２に記載の方法。
  14. 前記第１及び第２のフィンは、単一の連続フィンとして形成される、請求項１２に記載の方法。
  15. 前記第１及び第２のフィンは、別個の別々のフィンとして形成される、請求項１２に記載の方法。
  16. 前記第２のフィンは、前記基板に対して前記第１のフィンよりも高く延在する、請求項１５に記載の方法。
  17. 前記複数のフィンの前記形成するステップは、
    前記基板の前記上面の第１の領域を酸化することと、
    前記上面の第２の領域に対して前記上面の前記第１の領域を陥凹させるために酸化物エッチングを行うことと、
    前記第１の領域に前記第１のフィンを形成することと、
    前記第２の領域に前記第２のフィンを形成すること、を含む、請求項１６に記載の方法。
  18. 前記論理ゲートは、金属材料を含み、前記論理ゲートは、高Ｋ絶縁材料によって前記第２のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、請求項１２に記載の方法。
  19. 前記浮遊ゲート、前記選択ゲート、前記制御ゲート、及び前記消去ゲートは各々、ポリシリコン材料を含む、請求項１８に記載の方法。
  20. 前記複数のフィンのうちの第３のフィンに第２の論理デバイスを形成するステップであって、
    前記第３のフィン内に間隔をあけて配置された第２の論理ソース領域及び論理ドレイン領域を形成することであって、前記第３のフィンの第２の論理チャネル領域は、前記第２の論理ソース領域とドレイン領域との間の前記第３のフィンの前記上面及び前記対向する側面に沿って延在している、第２の論理ソース領域及び論理ドレイン領域を形成することと、
    前記第２の論理チャネル領域に沿って延在する第２の論理ゲートを形成することであって、前記第２の論理ゲートは、前記第３のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第３のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、第２の論理ゲートを形成すること、によって、第２の論理デバイスを形成するステップを更に含む、請求項１２に記載の方法。
  21. 前記論理ゲートは、第１の絶縁材によって前記第２のフィンから絶縁され、
    前記第２の論理ゲートは、第２の絶縁材によって前記第３のフィンから絶縁され、
    前記第１の絶縁材は、前記第２の絶縁材の厚さよりも大きい厚さを有する、請求項２０に記載の方法。
  22. 前記第１のフィンに第２のメモリセルを形成するステップであって、
    前記第１のフィン内に前記ソース領域から間隔をあけて配置された第２のドレイン領域を形成することであって、前記第１のフィンの第２のチャネル領域は、前記ソース領域と第２のドレイン領域との間の前記第１のフィンの前記上面及び前記対向する側面に沿って延在している、第２のドレイン領域を形成することと、
    前記第２のチャネル領域の第１の部分に沿って延在する第２の浮遊ゲートを形成することであって、前記第２の浮遊ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、第２の浮遊ゲートを形成することと、
    前記第２のチャネル領域の第２の部分に沿って延在する第２の選択ゲートを形成することであって、前記第２の選択ゲートは、前記第１のフィンの前記第１及び第２の側面並びに前記上面に沿って延在し、かつ前記第１のフィンの前記第１及び第２の側面並びに前記上面から絶縁される、第２の選択ゲートを形成することと、
    前記第２の浮遊ゲートに沿って延在し、かつ前記第２の浮遊ゲートから絶縁された第２の制御ゲートを形成することと、
    前記ソース領域に沿って延在し、かつ前記ソース領域から絶縁された第２の消去ゲートを形成すること、によって、第２のメモリセルを形成するステップを更に含む、請求項１２に記載の方法。
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