JP7418432B2 - 拡張ソース線FinFETを備えたFinFETベースのスプリットゲート不揮発性フラッシュメモリ、及び製造方法 - Google Patents
拡張ソース線FinFETを備えたFinFETベースのスプリットゲート不揮発性フラッシュメモリ、及び製造方法 Download PDFInfo
- Publication number
- JP7418432B2 JP7418432B2 JP2021531651A JP2021531651A JP7418432B2 JP 7418432 B2 JP7418432 B2 JP 7418432B2 JP 2021531651 A JP2021531651 A JP 2021531651A JP 2021531651 A JP2021531651 A JP 2021531651A JP 7418432 B2 JP7418432 B2 JP 7418432B2
- Authority
- JP
- Japan
- Prior art keywords
- fin
- region
- insulated
- channel region
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title description 5
- 238000007667 floating Methods 0.000 claims description 88
- 239000000758 substrate Substances 0.000 claims description 29
- 238000000034 method Methods 0.000 claims description 27
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000012212 insulator Substances 0.000 claims description 12
- 239000003989 dielectric material Substances 0.000 claims description 5
- 239000007769 metal material Substances 0.000 claims 4
- 239000010410 layer Substances 0.000 description 57
- 150000004767 nitrides Chemical class 0.000 description 28
- 229920002120 photoresistant polymer Polymers 0.000 description 28
- 239000000463 material Substances 0.000 description 26
- 125000006850 spacer group Chemical group 0.000 description 12
- 230000008021 deposition Effects 0.000 description 11
- 229910052751 metal Inorganic materials 0.000 description 11
- 239000002184 metal Substances 0.000 description 11
- 230000000873 masking effect Effects 0.000 description 9
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 9
- 229920005591 polysilicon Polymers 0.000 description 9
- 238000000137 annealing Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 230000002829 reductive effect Effects 0.000 description 4
- 229910003481 amorphous carbon Inorganic materials 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 230000008878 coupling Effects 0.000 description 3
- 238000010168 coupling process Methods 0.000 description 3
- 238000005859 coupling reaction Methods 0.000 description 3
- 239000002784 hot electron Substances 0.000 description 3
- 230000036961 partial effect Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 2
- MCMNRKCIXSYSNV-UHFFFAOYSA-N Zirconium dioxide Chemical compound O=[Zr]=O MCMNRKCIXSYSNV-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000011810 insulating material Substances 0.000 description 2
- 230000000670 limiting effect Effects 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- HMDDXIMCDZRSNE-UHFFFAOYSA-N [C].[Si] Chemical compound [C].[Si] HMDDXIMCDZRSNE-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005755 formation reaction Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(IV) oxide Inorganic materials O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 229910021423 nanocrystalline silicon Inorganic materials 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 230000001012 protector Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- PBCFLUZVCVVTBY-UHFFFAOYSA-N tantalum pentoxide Inorganic materials O=[Ta](=O)O[Ta](=O)=O PBCFLUZVCVVTBY-UHFFFAOYSA-N 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 239000011800 void material Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
- H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
- H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
- G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
- H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3083—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/3086—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6653—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using the removal of at least part of spacer, e.g. disposable spacer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
本出願は、2018年12月3日出願の「FINFET-Based Split Gate Non-volatile Flash Memory With Extended Source Line FINFET,and Method of Fabrication」と題する米国特許出願第16/208,288号に対する優先権を主張する。
本発明は、不揮発性フラッシュメモリセルアレイに関する。
表1
Claims (22)
- メモリデバイスであって、該メモリデバイスは、
複数の上向きに延在するフィンを備えた上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第1の側面及び第2の側面を含み、
前記複数のフィンのうちの第1のフィンは、第1の方向に延在する長さを有し、
前記複数のフィンのうちの第2のフィンは、前記第1の方向に延在する長さを有し、
前記複数のフィンのうちの第3のフィンは、前記第1の方向に対して垂直である第2の方向に延在する長さを有する、半導体基板と、
メモリセルであって、
前記第1のフィンの離間された第1のソース領域及び第1のドレイン領域であって、前記第1のフィンの第1のチャネル領域は、前記第1のソース領域と前記第1のドレイン領域との間を、前記第1のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第1のソース領域は、前記第1のフィンと前記第3のフィンとの交点に配設される、第1のソース領域及び第1のドレイン領域と、
前記第2のフィンの離間された第2のソース領域及び第2のドレイン領域であって、前記第2のフィンの第2のチャネル領域は、前記第2のソース領域と前記第2のドレイン領域との間を、前記第2のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第2のソース領域は、前記第2のフィンと前記第3のフィンとの交点に配設される、第2のソース領域及び第2のドレイン領域と、
前記第1のフィンと前記第2のフィンとの間に横方向に配設され、かつ前記第1のフィン及び前記第2のフィンから絶縁され、前記第3のフィンに横方向に隣接し、かつ前記第3のフィンから絶縁されている浮遊ゲートであって、前記浮遊ゲートは、前記第1のチャネル領域の第1の部分及び前記第2のチャネル領域の第1の部分に沿って延在し、かつ前記第1のチャネル領域の前記第1の部分及び前記第2のチャネル領域の前記第1の部分から絶縁されており、前記浮遊ゲートは、第1の厚さを有する第1の絶縁体によって前記第1のフィンの前記第2の側面から絶縁され、第2の厚さを有する第2の絶縁体によって前記第2のフィンの前記第1の側面から絶縁され、第3の厚さを有する第3の絶縁体によって前記第3のフィンの前記第1の側面から絶縁され、前記第1の厚さ、前記第2の厚さ、及び前記第3の厚さは互いに等しい、浮遊ゲートと、
前記第1のチャネル領域の第2の部分及び前記第2のチャネル領域の第2の部分に沿って延在し、かつ前記第1のチャネル領域の前記第2の部分及び前記第2のチャネル領域の前記第2の部分から絶縁されているワード線ゲートと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている制御ゲートと、
前記第1のソース領域及び前記第2のソース領域の上方に配設され、かつ前記第1のソース領域及び前記第2のソース領域から絶縁されている第1の部分、並びに前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第2の部分を含む消去ゲートと、を備えるメモリセルと、を備えるメモリデバイス。 - 前記ワード線ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁されている、請求項1に記載のメモリデバイス。
- 前記第1のドレイン領域及び前記第2のドレイン領域に電気的に接続された導電コンタクトを更に備える、請求項1に記載のメモリデバイス。
- 前記消去ゲートは、前記浮遊ゲートの上縁に面するノッチを含む、請求項1に記載のメモリデバイス。
- 前記ワード線ゲートは金属材料で形成され、高K誘電材料によって前記第1のチャネル領域及び前記第2のチャネル領域から絶縁されている、請求項1に記載のメモリデバイス。
- メモリデバイスであって、該メモリデバイスは、
複数の上向きに延在するフィンを備えた上面を有する半導体基板であって、前記フィンの各々は、互いに対向し、かつ頂面で終端する第1の側面及び第2の側面を含み、
前記複数のフィンのうちの第1のフィンは、列方向に延在する長さを各々有し、
前記複数のフィンのうちの第2のフィンは、前記列方向に対して垂直である行方向に延在する長さを各々有する、半導体基板と、
前記基板に行及び列に配置された複数のメモリセルであって、前記メモリセルの各々は、
前記第1のフィンのうちの1つにおける、離間された第1のソース領域及び第1のドレイン領域であって、前記1つの第1のフィンの第1のチャネル領域は、前記第1のソース領域と前記第1のドレイン領域との間を、前記1つの第1のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第1のソース領域は、前記1つの第1のフィンと前記第2のフィンのうちの1つとの交点に配設される、第1のソース領域及び第1のドレイン領域と、
前記第1のフィンのうちの別の1つにおける、離間された第2のソース領域及び第2のドレイン領域であって、前記別の1つの第1のフィンの第2のチャネル領域は、前記第2のソース領域と前記第2のドレイン領域との間を、前記別の1つの第1のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第2のソース領域は、前記別の1つの第1のフィンと前記1つの第2のフィンとの交点に配設される、第2のソース領域及び第2のドレイン領域と、
前記1つの第1のフィンと前記別の1つの第1のフィンとの間に横方向に配設され、かつ前記1つの第1のフィン及び前記別の1つの第1のフィンから絶縁され、前記1つの第2のフィンに横方向に隣接して配設され、かつ前記1つの第2のフィンから絶縁されている浮遊ゲートであって、前記浮遊ゲートは、前記第1のチャネル領域の第1の部分及び前記第2のチャネル領域の第1の部分に沿って延在し、かつ前記第1のチャネル領域の前記第1の部分及び前記第2のチャネル領域の前記第1の部分から絶縁されている、浮遊ゲートと、
前記第1のチャネル領域の第2の部分及び前記第2のチャネル領域の第2の部分に沿って延在し、かつ前記第1のチャネル領域の前記第2の部分及び前記第2のチャネル領域の前記第2の部分から絶縁されているワード線ゲートと、
前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている制御ゲートと、
前記第1のソース領域及び前記第2のソース領域の上方に配設され、かつ前記第1のソース領域及び前記第2のソース領域から絶縁されている第1の部分、並びに前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第2の部分を含む消去ゲートと、を備えるメモリセルと、を備え、
前記メモリセルの各々について、前記浮遊ゲートは、第1の厚さを有する第1の絶縁体によって前記1つの第1のフィンの前記第2の側面から絶縁され、第2の厚さを有する第2の絶縁体によって前記別の1つのフィンの前記第1の側面から絶縁され、第3の厚さを有する第3の絶縁体によって前記1つの第2のフィンの前記第1の側面から絶縁され、前記第1の厚さ、前記第2の厚さ、及び前記第3の厚さは互いに等しい、メモリデバイス。 - 前記メモリセルの各々について、前記ワード線ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記別の1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記別の1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁されている、請求項6に記載のメモリデバイス。
- 各メモリセルは、
前記第1のドレイン領域及び前記第2のドレイン領域に電気的に接続された導電コンタクトを更に備える、請求項6に記載のメモリデバイス。 - 前記メモリセルの各々について、前記消去ゲートは、前記浮遊ゲートの上縁に面するノッチを含む、請求項6に記載のメモリデバイス。
- 前記メモリセルの各々について、前記ワード線ゲートは金属材料で形成され、高K誘電材料によって前記第1のチャネル領域及び前記第2のチャネル領域から絶縁されている、請求項6に記載のメモリデバイス。
- 前記メモリセルの行の前記ワード線ゲートに各々電気的に接続された複数のワード線と、
前記メモリセルの行の前記制御ゲートに各々電気的に接続された複数の制御ゲート線と、
前記メモリセルの行の前記消去ゲートの全てではなく、一部に各々電気的に接続された複数の消去ゲート線と、を更に備える、請求項6に記載のメモリデバイス。 - メモリデバイスを形成する方法であって、該方法は、
半導体基板の上面に、複数の上向きに延在するフィンを形成するステップであって、
前記フィンの各々は、互いに対向し、かつ頂面で終端する第1の側面及び第2の側面を含み、
前記複数のフィンのうちの第1のフィンは、第1の方向に延在する長さを有し、
前記複数のフィンのうちの第2のフィンは、前記第1の方向に延在する長さを有し、
前記複数のフィンのうちの第3のフィンは、前記第1の方向に対して垂直である第2の方向に延在する長さを有する、ステップと、
メモリセルを形成するステップであって、
前記第1のフィンに、離間された第1のソース領域及び第1のドレイン領域を形成することであって、前記第1のフィンの第1のチャネル領域は、前記第1のソース領域と前記第1のドレイン領域との間を、前記第1のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第1のソース領域は、前記第1のフィンと前記第3のフィンとの交点に配設される、こと、
前記第2のフィンに、離間された第2のソース領域及び第2のドレイン領域を形成することであって、前記第2のフィンの第2のチャネル領域は、前記第2のソース領域と前記第2のドレイン領域との間を、前記第2のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第2のソース領域は、前記第2のフィンと前記第3のフィンとの交点に配設される、こと、
前記第1のフィンと前記第2のフィンとの間に横方向に、前記第1のフィン及び前記第2のフィンから絶縁され、前記第3のフィンに横方向に隣接し、かつ前記第3のフィンから絶縁されている浮遊ゲートを形成することであって、前記浮遊ゲートは、前記第1のチャネル領域の第1の部分及び前記第2のチャネル領域の第1の部分に沿って延在し、かつ前記第1のチャネル領域の前記第1の部分及び前記第2のチャネル領域の前記第1の部分から絶縁されており、前記浮遊ゲートは、第1の厚さを有する第1の絶縁体によって前記第1のフィンの前記第2の側面から絶縁され、第2の厚さを有する第2の絶縁体によって前記第2のフィンの前記第1の側面から絶縁され、第3の厚さを有する第3の絶縁体によって前記第3のフィンの前記第1の側面から絶縁され、前記第1の厚さ、前記第2の厚さ、及び前記第3の厚さは互いに等しい、こと、
前記第1のチャネル領域の第2の部分及び前記第2のチャネル領域の第2の部分に沿って延在し、かつ前記第1のチャネル領域の前記第2の部分及び前記第2のチャネル領域の前記第2の部分から絶縁されているワード線ゲートを形成すること、
前記浮遊ゲートの上方に、前記浮遊ゲートから絶縁されている制御ゲートを形成すること、並びに
前記第1のソース領域及び前記第2のソース領域の上方に配設され、かつ前記第1のソース領域及び前記第2のソース領域から絶縁されている第1の部分と、前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第2の部分とを含む消去ゲートを形成すること、によりメモリセルを形成するステップと、を含む方法。 - 前記ワード線ゲートは、前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記第2のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁されている、請求項12に記載の方法。
- 前記第1のドレイン領域及び前記第2のドレイン領域に電気的に接続された導電コンタクトを形成するステップを更に含む、請求項12に記載の方法。
- 前記消去ゲートを形成することは、前記浮遊ゲートの上縁に面するノッチを前記消去ゲートに形成することを含む、請求項12に記載の方法。
- 前記ワード線ゲートは金属材料で形成され、高K誘電材料によって前記第1のチャネル領域及び前記第2のチャネル領域から絶縁されている、請求項12に記載の方法。
- メモリデバイスを形成する方法であって、該方法は、
半導体基板の上面に、複数の上向きに延在するフィンを形成するステップであって、
前記フィンの各々は、互いに対向し、かつ頂面で終端する第1の側面及び第2の側面を含み、
前記複数のフィンのうちの第1のフィンは、列方向に延在する長さを各々有し、
前記複数のフィンのうちの第2のフィンは、前記列方向に対して垂直である行方向に延在する長さを各々有する、ステップと、
前記基板に、行及び列に配置された複数のメモリセルを形成するステップであって、前記メモリセルの各々は、
前記第1のフィンのうちの1つにおいて、離間された第1のソース領域及び第1のドレイン領域を形成することであって、前記1つの第1のフィンの第1のチャネル領域は、前記第1のソース領域と前記第1のドレイン領域との間を、前記1つの第1のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第1のソース領域は、前記1つの第1のフィンと前記第2のフィンのうちの1つとの交点に配設される、こと、
前記第1のフィンのうちの別の1つにおいて、離間された第2のソース領域及び第2のドレイン領域を形成することであって、前記別の1つの第1のフィンの第2のチャネル領域は、前記第2のソース領域と前記第2のドレイン領域との間を、前記別の1つの第1のフィンの前記頂面及び対向する前記側面に沿って延在し、前記第2のソース領域は、前記別の1つの第1のフィンと前記1つの第2のフィンとの交点に配設される、こと、
前記1つの第1のフィン及び前記別の1つの第1のフィンとの間の横方向に、前記1つの第1のフィン及び前記別の1つの第1のフィンから絶縁され、前記1つの第2のフィンに横方向に隣接し、かつ前記1つの第2のフィンから絶縁されている浮遊ゲートを形成することであって、前記浮遊ゲートは、前記第1のチャネル領域の第1の部分及び前記第2のチャネル領域の第1の部分に沿って延在し、かつ前記第1のチャネル領域の前記第1の部分及び前記第2のチャネル領域の前記第1の部分から絶縁されている、こと、
前記第1のチャネル領域の第2の部分及び前記第2のチャネル領域の第2の部分に沿って延在し、かつ前記第1のチャネル領域の前記第2の部分及び前記第2のチャネル領域の前記第2の部分から絶縁されているワード線ゲートを形成すること、
前記浮遊ゲートの上方に、前記浮遊ゲートから絶縁されている制御ゲートを形成すること、並びに
前記第1のソース領域及び前記第2のソース領域の上方に配設され、かつ前記第1のソース領域及び前記第2のソース領域から絶縁されている第1の部分と、前記浮遊ゲートの上方に配設され、かつ前記浮遊ゲートから絶縁されている第2の部分とを含む消去ゲートを形成すること、により形成される、ステップと、を含み、
前記メモリセルの各々について、前記浮遊ゲートは、第1の厚さを有する第1の絶縁体によって前記1つの第1のフィンの前記第2の側面から絶縁され、第2の厚さを有する第2の絶縁体によって前記別の1つのフィンの前記第1の側面から絶縁され、第3の厚さを有する第3の絶縁体によって前記1つの第2のフィンの前記第1の側面から絶縁され、前記第1の厚さ、前記第2の厚さ、及び前記第3の厚さは互いに等しい、方法。 - 前記メモリセルの各々について、前記ワード線ゲートは、前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁され、前記別の1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面に沿って延在し、かつ前記別の1つの第1のフィンの前記第1の側面及び前記第2の側面、並びに前記頂面から絶縁されている、請求項17に記載の方法。
- 前記メモリセルの各々について、前記方法は、
前記第1のドレイン領域及び前記第2のドレイン領域に電気的に接続された導電コンタクトを形成するステップを更に含む、請求項17に記載の方法。 - 前記メモリセルの各々について、前記消去ゲートを形成することは、前記浮遊ゲートの上縁に面するノッチを前記消去ゲートに形成することを含む、請求項17に記載の方法。
- 前記メモリセルの各々について、前記ワード線ゲートは金属材料で形成され、高K誘電材料によって前記第1のチャネル領域及び前記第2のチャネル領域から絶縁されている、請求項17に記載の方法。
- 前記メモリセルの行の前記ワード線ゲートに各々電気的に接続された複数のワード線を形成するステップと、
前記メモリセルの行の前記制御ゲートに各々電気的に接続された複数の制御ゲート線を形成するステップと、
前記メモリセルの行の前記消去ゲートの全てではなく、一部に各々電気的に接続された複数の消去ゲート線を形成するステップと、を更に含む、請求項17に記載の方法。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/208,288 | 2018-12-03 | ||
US16/208,288 US10797142B2 (en) | 2018-12-03 | 2018-12-03 | FinFET-based split gate non-volatile flash memory with extended source line FinFET, and method of fabrication |
PCT/US2019/046306 WO2020117330A1 (en) | 2018-12-03 | 2019-08-13 | Finfet-based split gate non-volatile flash memory with extended source line finfet, and method of fabrication |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2022512105A JP2022512105A (ja) | 2022-02-02 |
JP7418432B2 true JP7418432B2 (ja) | 2024-01-19 |
Family
ID=67770589
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2021531651A Active JP7418432B2 (ja) | 2018-12-03 | 2019-08-13 | 拡張ソース線FinFETを備えたFinFETベースのスプリットゲート不揮発性フラッシュメモリ、及び製造方法 |
Country Status (7)
Country | Link |
---|---|
US (1) | US10797142B2 (ja) |
EP (1) | EP3891802B1 (ja) |
JP (1) | JP7418432B2 (ja) |
KR (1) | KR102380362B1 (ja) |
CN (1) | CN113169174A (ja) |
TW (1) | TWI714351B (ja) |
WO (1) | WO2020117330A1 (ja) |
Families Citing this family (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI723371B (zh) * | 2019-04-03 | 2021-04-01 | 國立清華大學 | 微型探測器及缺陷量測方法 |
US11362100B2 (en) | 2020-03-24 | 2022-06-14 | Silicon Storage Technology, Inc. | FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling |
WO2022060402A1 (en) * | 2020-09-21 | 2022-03-24 | Silicon Storage Technology, Inc. | Method of forming a device with planar split gate non-volatile memory cells, high voltage devices and finfet logic devices |
CN114335186A (zh) | 2020-09-30 | 2022-04-12 | 硅存储技术股份有限公司 | 具有设置在字线栅上方的擦除栅的分裂栅非易失性存储器单元及其制备方法 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080303079A1 (en) | 2004-05-31 | 2008-12-11 | Samsung Electronics Co., Ltd. | Non-volatile Memory Cells Including Fin Structures |
JP2009510720A (ja) | 2005-09-28 | 2009-03-12 | エヌエックスピー ビー ヴィ | フィン型fetに基づく不揮発性メモリ装置 |
US20160064398A1 (en) | 2014-09-02 | 2016-03-03 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with finfet nonvolatile memory |
WO2016209280A1 (en) | 2015-06-26 | 2016-12-29 | Intel Corporation | Semi-volatile embedded memory with between-fin floating-gate device and method |
JP2018517223A (ja) | 2015-03-31 | 2018-06-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | フラッシュメモリシステムにおける選択していないビット線のプログラミングを禁止する方法及び装置 |
JP2018533228A (ja) | 2015-11-03 | 2018-11-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 金属ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法 |
Family Cites Families (40)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5029130A (en) | 1990-01-22 | 1991-07-02 | Silicon Storage Technology, Inc. | Single transistor non-valatile electrically alterable semiconductor memory device |
US6747310B2 (en) | 2002-10-07 | 2004-06-08 | Actrans System Inc. | Flash memory cells with separated self-aligned select and erase gates, and process of fabrication |
US20050012137A1 (en) | 2003-07-18 | 2005-01-20 | Amitay Levi | Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing |
US7315056B2 (en) | 2004-06-07 | 2008-01-01 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with program/erase and select gates |
JP4927321B2 (ja) | 2004-06-22 | 2012-05-09 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置 |
US7423310B2 (en) | 2004-09-29 | 2008-09-09 | Infineon Technologies Ag | Charge-trapping memory cell and charge-trapping memory device |
KR100652384B1 (ko) | 2004-11-08 | 2006-12-06 | 삼성전자주식회사 | 2비트 형태의 불휘발성 메모리소자 및 그 제조방법 |
TWI259585B (en) | 2005-03-21 | 2006-08-01 | Powerchip Semiconductor Corp | Split gate flash memory and manufacturing method thereof |
KR101100428B1 (ko) | 2005-09-23 | 2011-12-30 | 삼성전자주식회사 | SRO(Silicon Rich Oxide) 및 이를적용한 반도체 소자의 제조방법 |
KR100663366B1 (ko) * | 2005-10-26 | 2007-01-02 | 삼성전자주식회사 | 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자 |
US7754560B2 (en) | 2006-01-10 | 2010-07-13 | Freescale Semiconductor, Inc. | Integrated circuit using FinFETs and having a static random access memory (SRAM) |
US7544980B2 (en) | 2006-01-27 | 2009-06-09 | Freescale Semiconductor, Inc. | Split gate memory cell in a FinFET |
US7838922B2 (en) | 2007-01-24 | 2010-11-23 | Freescale Semiconductor, Inc. | Electronic device including trenches and discontinuous storage elements |
US20090039410A1 (en) | 2007-08-06 | 2009-02-12 | Xian Liu | Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing |
US8068370B2 (en) | 2008-04-18 | 2011-11-29 | Macronix International Co., Ltd. | Floating gate memory device with interpoly charge trapping structure |
US8148768B2 (en) | 2008-11-26 | 2012-04-03 | Silicon Storage Technology, Inc. | Non-volatile memory cell with self aligned floating and erase gates, and method of making same |
JP2011003742A (ja) | 2009-06-18 | 2011-01-06 | Toshiba Corp | 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法 |
US8461640B2 (en) * | 2009-09-08 | 2013-06-11 | Silicon Storage Technology, Inc. | FIN-FET non-volatile memory cell, and an array and method of manufacturing |
US8941153B2 (en) | 2009-11-20 | 2015-01-27 | Taiwan Semiconductor Manufacturing Company, Ltd. | FinFETs with different fin heights |
US8420476B2 (en) | 2010-05-27 | 2013-04-16 | International Business Machines Corporation | Integrated circuit with finFETs and MIM fin capacitor |
JP2012234885A (ja) | 2011-04-28 | 2012-11-29 | Toshiba Corp | 半導体装置及びその製造方法 |
US8785273B2 (en) | 2012-04-11 | 2014-07-22 | International Business Machines Corporation | FinFET non-volatile memory and method of fabrication |
US9406689B2 (en) * | 2013-07-31 | 2016-08-02 | Qualcomm Incorporated | Logic finFET high-K/conductive gate embedded multiple time programmable flash memory |
US9123822B2 (en) * | 2013-08-02 | 2015-09-01 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same |
US9614048B2 (en) | 2014-06-17 | 2017-04-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Split gate flash memory structure and method of making the split gate flash memory structure |
US9276005B1 (en) | 2014-12-04 | 2016-03-01 | Silicon Storage Technology, Inc. | Non-volatile memory array with concurrently formed low and high voltage logic devices |
US9276006B1 (en) | 2015-01-05 | 2016-03-01 | Silicon Storage Technology, Inc. | Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same |
US9721958B2 (en) | 2015-01-23 | 2017-08-01 | Silicon Storage Technology, Inc. | Method of forming self-aligned split-gate memory cell array with metal gates and logic devices |
US9634018B2 (en) | 2015-03-17 | 2017-04-25 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cell with 3D finFET structure, and method of making same |
US9570454B2 (en) * | 2015-06-25 | 2017-02-14 | Taiwan Semiconductor Manufacturing Co., Ltd. | Structure with emedded EFS3 and FinFET device |
US9793279B2 (en) | 2015-07-10 | 2017-10-17 | Silicon Storage Technology, Inc. | Split gate non-volatile memory cell having a floating gate, word line, erase gate, and method of manufacturing |
US10141321B2 (en) | 2015-10-21 | 2018-11-27 | Silicon Storage Technology, Inc. | Method of forming flash memory with separate wordline and erase gates |
JP6620034B2 (ja) | 2016-02-24 | 2019-12-11 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
US9666589B1 (en) | 2016-03-21 | 2017-05-30 | Globalfoundries Inc. | FinFET based flash memory cell |
CN107293546B (zh) | 2016-04-08 | 2020-09-04 | 硅存储技术公司 | 减小型分裂栅非易失性闪存单元及其制造方法 |
US9837425B2 (en) | 2016-04-19 | 2017-12-05 | United Microelectronics Corp. | Semiconductor device with split gate flash memory cell structure and method of manufacturing the same |
US9985042B2 (en) | 2016-05-24 | 2018-05-29 | Silicon Storage Technology, Inc. | Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells |
US10276726B2 (en) * | 2016-05-31 | 2019-04-30 | Taiwan Semiconductor Manufacturing Co., Ltd. | Non-volatile memory cell and non-volatile memory |
US9947676B2 (en) | 2016-07-08 | 2018-04-17 | Taiwan Semiconductor Manufacturing Co., Ltd. | NVM memory HKMG integration technology |
TWI632558B (zh) * | 2017-05-01 | 2018-08-11 | 卡比科技有限公司 | 非揮發性記憶體裝置及其操作方法 |
-
2018
- 2018-12-03 US US16/208,288 patent/US10797142B2/en active Active
-
2019
- 2019-08-13 JP JP2021531651A patent/JP7418432B2/ja active Active
- 2019-08-13 EP EP19759479.9A patent/EP3891802B1/en active Active
- 2019-08-13 KR KR1020217013113A patent/KR102380362B1/ko active IP Right Grant
- 2019-08-13 WO PCT/US2019/046306 patent/WO2020117330A1/en unknown
- 2019-08-13 CN CN201980079700.5A patent/CN113169174A/zh active Pending
- 2019-11-18 TW TW108141749A patent/TWI714351B/zh active
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20080303079A1 (en) | 2004-05-31 | 2008-12-11 | Samsung Electronics Co., Ltd. | Non-volatile Memory Cells Including Fin Structures |
JP2009510720A (ja) | 2005-09-28 | 2009-03-12 | エヌエックスピー ビー ヴィ | フィン型fetに基づく不揮発性メモリ装置 |
US20160064398A1 (en) | 2014-09-02 | 2016-03-03 | Globalfoundries Singapore Pte. Ltd. | Integrated circuits with finfet nonvolatile memory |
JP2018517223A (ja) | 2015-03-31 | 2018-06-28 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | フラッシュメモリシステムにおける選択していないビット線のプログラミングを禁止する方法及び装置 |
WO2016209280A1 (en) | 2015-06-26 | 2016-12-29 | Intel Corporation | Semi-volatile embedded memory with between-fin floating-gate device and method |
JP2018533228A (ja) | 2015-11-03 | 2018-11-08 | シリコン ストーリッジ テクノロージー インコーポレイテッドSilicon Storage Technology, Inc. | 金属ゲートを有するスプリットゲート不揮発性フラッシュメモリセル及びその製造方法 |
Also Published As
Publication number | Publication date |
---|---|
EP3891802B1 (en) | 2023-09-27 |
KR20210068529A (ko) | 2021-06-09 |
WO2020117330A1 (en) | 2020-06-11 |
TW202032722A (zh) | 2020-09-01 |
TWI714351B (zh) | 2020-12-21 |
US10797142B2 (en) | 2020-10-06 |
US20200176578A1 (en) | 2020-06-04 |
KR102380362B1 (ko) | 2022-03-29 |
JP2022512105A (ja) | 2022-02-02 |
EP3891802A1 (en) | 2021-10-13 |
CN113169174A (zh) | 2021-07-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP7418432B2 (ja) | 拡張ソース線FinFETを備えたFinFETベースのスプリットゲート不揮発性フラッシュメモリ、及び製造方法 | |
TWI693698B (zh) | 基於兩個電晶體finfet的分離閘非揮發性浮閘快閃記憶體及製造方法 | |
KR102582829B1 (ko) | Finfet 구조를 갖는 분리형 게이트 비휘발성 메모리 셀들 및 hkmg 메모리 및 로직 게이트들, 및 이를 제조하는 방법 | |
US10818680B2 (en) | Split gate non-volatile memory cells and logic devices with FINFET structure, and method of making same | |
TWI709247B (zh) | 具有三維鰭狀場效電晶體(finfet)結構之分離閘非揮發性記憶體單元及其製造方法 | |
US20210305264A1 (en) | Finfet split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling | |
KR20080048313A (ko) | 비휘발성 메모리 소자 및 그 제조 방법 | |
EP3994731B1 (en) | Method of forming split-gate flash memory cell with spacer defined floating gate and discretely formed polysilicon gates | |
US20230189520A1 (en) | Split gate non-volatile memory cells, hv and logic devices with finfet structures, and method of making same |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20220509 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20230620 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20230621 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20230919 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20231219 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20240109 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7418432 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |