CN112041993A - 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元和逻辑器件及其制造方法 - Google Patents

具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元和逻辑器件及其制造方法 Download PDF

Info

Publication number
CN112041993A
CN112041993A CN201980026190.5A CN201980026190A CN112041993A CN 112041993 A CN112041993 A CN 112041993A CN 201980026190 A CN201980026190 A CN 201980026190A CN 112041993 A CN112041993 A CN 112041993A
Authority
CN
China
Prior art keywords
fin
logic
region
gate
insulated
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201980026190.5A
Other languages
English (en)
Inventor
周锋
金珍浩
X·刘
S·乔尔巴
C·德科贝尔特
N·多
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Silicon Storage Technology Inc
Original Assignee
Silicon Storage Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Silicon Storage Technology Inc filed Critical Silicon Storage Technology Inc
Publication of CN112041993A publication Critical patent/CN112041993A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/42—Simultaneous manufacture of periphery and memory cells
    • H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823431—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/107—Substrate region of field-effect devices
    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66537—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a self aligned punch through stopper or threshold implant under the gate region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/785—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H01L29/7851—Field effect transistors with field effect produced by an insulated gate having a channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET with the body tied to the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体衬底，该半导体衬底具有上表面，该上表面具有多个向上延伸的鳍。一种存储器单元，其形成在鳍中的第一鳍上，并包括：在第一鳍中间隔开的源极区和漏极区，其中沟道区沿第一鳍的顶表面和侧表面在源极区和漏极区之间延伸；沿沟道区的第一部分延伸的浮栅；沿沟道区的第二部分延伸的选择栅；沿浮栅延伸并且与浮栅绝缘的控制栅；以及沿源极区延伸并且与源极区绝缘的擦除栅。一种逻辑器件，其形成在鳍中的第二鳍上并且包括：在第二鳍中间隔开的逻辑源极区和逻辑漏极区，其中第二鳍的逻辑沟道区在逻辑源极区和逻辑漏极区间延伸；以及沿逻辑沟道区延伸的逻辑栅。

Description

具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元和 逻辑器件及其制造方法
相关专利申请
本申请要求于2018年4月19日提交的美国专利申请号15/957,615的权益。
技术领域
本发明涉及非易失性闪存存储器单元阵列。
背景技术
分裂栅非易失性存储器设备在本领域中是熟知的。例如，美国专利7,927,994公开了分裂栅非易失性存储器单元。图1示出形成在半导体衬底12上的此类分裂栅存储器单元的示例。源极区16和漏极区14以扩散区的形式形成在衬底12中，并且在两者之间限定沟道区18。存储器单元包括四个导电栅：浮栅22，该浮栅设置在沟道区18的第一部分和源极区16的部分的上方并且与沟道区的第一部分和源极区的部分绝缘；控制栅26，该控制栅设置在浮栅22上方并与浮栅绝缘；擦除栅24，该擦除栅设置在源极区16上方并与源极区绝缘；以及选择栅20，该选择栅设置在沟道区18的第二部分上方并与沟道区的第二部分绝缘。导电触点10可以形成为电连接到漏极区14。由于沟道区沿半导体衬底的平坦表面形成，因此随着器件几何形状变小，沟道区的总面积(例如，宽度)也变小。这减少了源极区和漏极区之间的电流流动，从而需要更敏感的感测放大器等来检测存储器单元的状态。
因为缩小光刻尺寸从而减少沟道宽度的问题会影响所有半导体器件，所以已经提出了鳍式场效晶体管型结构。在鳍式FET类型的结构中，半导体材料的鳍形构件将源极区连接到漏极区。鳍形构件具有两个侧表面。然后，从源极区到漏极区的电流可沿两个侧表面流动。因此，沟道区的宽度增加，从而增加了电流。然而，通过将沟道区“折叠”成两个侧表面增加沟道区的宽度而不牺牲更多的半导体基板面，从而减少沟道区的“覆盖区”。已经公开了使用此类Fin-FET非易失性存储器单元，其中浮栅邻近鳍形构件的侧表面中的一个设置。现有技术的Fin-FET非易失性存储器结构的一些示例(尽管栅极的数量和配置不同于图1中的上述平面示例)包括美国专利号7,423,310、7,410,913和8,461,640以及美国专利公开案2017/0345840。还提出了在鳍形构件上形成逻辑器件。参见例如美国专利公开案2017/0125429和待审美国专利申请15/933,124。
然而，这些现有技术的Fin-FET结构已经公开了在堆叠栅极配置中使用浮栅，或使用俘获材料，或使用富硅氧化物(SRO)或使用纳米晶体硅来存储电荷，或其他更复杂的存储器单元配置。
发明内容
本发明公开了一种改进的存储器设备，该改进的存储器设备包括半导体衬底，该半导体衬底具有上表面，该上表面具有多个向上延伸的鳍，其中鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；形成在多个鳍中的第一鳍上的存储器单元；以及形成在多个鳍中的第二鳍上的逻辑器件。该存储器单元包括：源极区和漏极区，该源极区和该漏极区在第一鳍中间隔开，其中第一鳍的沟道区沿第一鳍的顶表面和相对的侧表面在源极区和漏极区之间延伸；浮栅，该浮栅沿沟道区的第一部分延伸，其中浮栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并且与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；选择栅，该选择栅沿沟道区的第二部分延伸，其中选择栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；控制栅，该控制栅沿浮栅延伸并与浮栅绝缘；以及擦除栅，该擦除栅沿源极区延伸并且与源极区绝缘。该逻辑器件包括：逻辑源极区和逻辑漏极区，该逻辑源极区和该逻辑漏极区在第二鳍中间隔开，其中第二鳍的逻辑沟道区沿第二鳍的顶表面和相对的侧表面在逻辑源极区和逻辑漏极区之间延伸；以及逻辑栅，该逻辑栅沿逻辑沟道区延伸，其中逻辑栅沿第二鳍的第一侧表面和第二侧表面以及顶表面延伸并且与第二鳍的第一侧表面和第二侧表面以及顶表面绝缘。
一种形成存储器设备的方法包括：在半导体衬底的上表面中形成多个向上延伸的鳍，其中该鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；在多个鳍中的第一鳍上形成存储器单元；以及在多个鳍中的第二鳍上形成逻辑器件。形成存储器单元包括：形成源极区和漏极区，该源极区和该漏极区在第一鳍中间隔开，其中第一鳍的沟道区沿第一鳍的顶表面和相对的侧表面在源极区和漏极区之间延伸；形成浮栅，该浮栅沿沟道区的第一部分延伸，其中浮栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并且与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；形成选择栅，该选择栅沿沟道区的第二部分延伸，其中选择栅沿第一鳍的第一侧表面和第二侧表面以及顶表面延伸并与第一鳍的第一侧表面和第二侧表面以及顶表面绝缘；形成控制栅，该控制栅沿浮栅延伸并与浮栅绝缘；以及形成擦除栅，该擦除栅沿源极区延伸并且与源极区绝缘。形成逻辑器件包括：形成逻辑源极区和逻辑漏极区，该逻辑源极区和该逻辑漏极区在第二鳍中间隔开，其中第二鳍的逻辑沟道区沿第二鳍的顶表面和相对的侧表面在逻辑源极区和逻辑漏极区之间延伸；以及形成逻辑栅，该逻辑栅沿逻辑沟道区延伸，其中逻辑栅沿第二鳍的第一侧表面和第二侧表面以及顶表面延伸并且与第二鳍的第一侧表面和第二侧表面以及顶表面绝缘。
通过查看说明书、权利要求书和附图，本发明的其他目的和特征将变得显而易见。
附图说明
图1为常规的非易失性存储器单元的侧面剖视图。
图2是存储器区域的顶视图，示出了其他附图的各种剖视图方向。
图3A至图10A、图14A、图16A、图18A至图20A是存储器区域的侧剖视图(沿图2的c-c线)，示出了形成本发明的存储器设备的步骤。
图3B至图10B、图14B、图16B、图18B至图20B是逻辑区域(与鳍方向正交)的侧剖视图，示出了形成本发明的存储器设备的步骤。
图10C至图13C、图15C、图17C、图19C至图25C是存储器区域的侧剖视图(沿图2的a-a线)，示出了形成本发明的存储器设备的步骤。
图10D至图13D、图15D、图17D、图19D至图20D是存储器区域的侧剖视图(沿图2的d-d线)，示出了形成本发明的存储器设备的步骤。
图21E至图25E是逻辑区域的侧面剖视图(沿鳍方向)，示出了形成本发明的存储器设备的步骤。
具体实施方式
本发明是具有Fin-FET分裂栅型储器单元的存储器设备，每个单元具有四个栅极：浮栅28、控制栅30、选择栅32和擦除栅34。Fin-FET逻辑器件形成在与存储器单元相同的衬底上。图2是示出衬底的存储器区域中的一镜像对的存储器单元的配置的顶视图。该镜像对的存储器单元共享公共源极区36(即，衬底的具有不同于衬底的第一导电类型的第二导电类型的区域)，其中(第二导电类型的)漏极区38在相邻存储器单元对(未示出)之间共享。存储器单元形成在半导体衬底42的上表面的鳍形部分52上。图2还示出存了用于随后所述附图的剖视图方向a-a、b-b、c-c和d-d。
制造工艺从选择性地植入半导体衬底42的不同区域开始。衬底42的各个区域在图3A和图3B中示出(即，图3A和图3B示出相同衬底42的不同区域)，其中衬底具有与存储器单元和逻辑器件相关的四个区域：存储器区域42a(其中形成存储器单元)、HV区域42b(其中形成高电压逻辑器件)、逻辑核心区域42c(其中形成核心逻辑器件)和逻辑IO区域42d(其中形成输入/输出逻辑器件)。区域42b、42c和42d在本文中统称为逻辑区域。优选地，选择性植入开始于用掩模材料覆盖除HV区域之外的衬底，该HV区域经受一个或多个植入步骤(例如，抗穿通植入，该抗穿通植入将防止形成于该区域中的高电压逻辑器件中的源极到漏极泄漏)。这可针对存储器区域重复(例如，用掩模材料覆盖其他区域，并且执行抗穿通植入，该抗穿通植入将防止形成在该区域中的存储器单元中的源极到漏极泄漏)。
然后，与衬底的逻辑区域相比，使衬底42的存储器区域的上表面凹陷(降低)。这优选地通过以下方式来完成：在衬底42上形成材料(例如，氮化硅)层44，之后进行掩模步骤(即，光致抗蚀剂沉积、选择性光刻曝光和选择性光致抗蚀剂移除)，从而在逻辑区域中的氮化硅上留下光致抗蚀剂，但使氮化硅暴露在存储器区域中。使用氮化硅蚀刻从存储器区域移除氮化硅，使衬底表面暴露，如图4A和图4B所示。衬底42的(在存储器区域中的)暴露部分被氧化，之后进行湿法氧化物蚀刻以移除衬底的氧化部分，这有效地移除衬底的顶部部分(有效地降低/凹陷其上表面)。可重复这些步骤，直到实现所需水平的表面凹陷R(例如，300-500nm)。然后，使用氮化物蚀刻以去除氮化物44。所得结构在图5A和图5B中示出。
然后如下所述在衬底上表面中形成鳍。二氧化硅(氧化物)层46形成于衬底42的所有四个区域(存储器区域、HV区域、逻辑核心区域和逻辑IO区域)中的上表面上。在氧化物层46上形成氮化硅(氮化物)层48。在氮化物层48上形成硬掩模材料。在硬掩模材料上形成光致抗蚀剂，并使用掩模步骤对其进行图案化以暴露硬掩模材料条。执行蚀刻以移除硬掩模材料16的曝光部分，留下硬掩模材料16的竖直条。通过执行氧化物沉积然后进行各向异性氧化物蚀刻来沿硬掩模材料条的侧面形成氧化物间隔物，这将间隔物留在硬掩模条的竖直侧壁上。光致抗蚀剂形成在结构上方并且被图案化以留下覆盖存储器区域中的交替间隔物(以及其他区域中的所有间隔物)的光致抗蚀剂条。然后使用氧化物蚀刻由移除光致抗蚀剂保持暴露的那些氧化物间隔物。在光致抗蚀剂移除之后，执行蚀刻以移除硬掩模条。执行一次或多次蚀刻以移除不在氧化物间隔物下方的氮化物48、氧化物46和衬底42的上部部分的那些部分，这导致形成延伸到衬底中的沟槽50，并且在相邻沟槽50之间形成衬底42的薄鳍片结构52。鳍52在垂直/列方向上延伸并且彼此平行。所得结构示于图6A和图6B中(在移除氧化物间隔物之后)。
虽然图6B仅示出HV区域、逻辑核心区域和逻辑IO区域中的每一个中的一个鳍52，并且图6A仅示出存储器区域中的两个鳍52，但在每个区域中形成有多个鳍。虽然未示出，但是鳍之间的间距将基于区域而变化。例如，逻辑核心区域中相邻鳍之间的距离优选地为存储器区域中分开相邻鳍的距离的大约一半。在这些结构上方形成绝缘材料54(例如，氧化物)(包括用氧化物54填充沟槽50)，然后进行氧化物平坦化(例如，CMP)以移除氮化物48的顶部上的氧化物54的任何部分。在逻辑区域上方而不在在存储器区域上方形成硬掩模层(例如，氮化物)56。然后使用氧化物蚀刻来使存储器区域中的氧化物54凹陷(即，移除该氧化物的上部部分)。所得结构在图7A和图7B中示出。
移除存储器区域中的鳍52的顶部上的氮化物48和氧化物46(使用光致抗蚀剂来保护逻辑区域中的氮化物层56)。然后在存储器区域中的每个鳍52的两个侧表面和顶表面上形成氧化物层58(例如，通过氧化)。然后在结构上(包括在氧化物58上)形成多晶硅(poly)共形层60，如图8A和图8B所示。然后执行多晶硅层60的原位掺杂。执行掩模步骤和多晶硅蚀刻以移除存储器区域中的沟槽50的底部中(鳍52之间)的多晶硅层60的所选择的部分。在这些结构上形成绝缘层62(如，具有氧化物-氮化物-氧化物子层的ONO)。然后在ONO层62(其可经受原位掺杂)上形成多晶硅厚层64。然后，在多晶硅层64上形成硬掩模层66。所得结构在图9A和图9B中示出。
执行掩模步骤和一次或多次蚀刻以沿存储器区域中的鳍52的顶部移除硬掩模层66、多晶硅层64和ONO层62的所选择的部分，从而在存储器区域中的每个鳍52的顶表面上留下成对的栅极堆叠S1和S2(图10A和图10B示出了在材料未被移除的那些位置处没有改变)。执行HTO沉积和退火以沿栅极堆叠S1和S2的侧面形成氧化物层68。执行氮化物沉积和蚀刻以沿氧化物层68形成氮化物层70。通过氧化物沉积和蚀刻沿氮化物层70形成牺牲氧化物间隔物72。所得结构示于图11C至图11D中。
使用掩模步骤在栅极堆叠对S1和S2中的每个之间形成光致抗蚀剂74。然后执行WLVT植入，之后进行氧化物蚀刻，以移除叠堆对S1和S2的外侧上的氧化物间隔物72，如图12C至图12D所示。在去除光致抗蚀剂之后，使用多晶硅蚀刻(从堆叠S1和堆叠S2之间)去除浮栅多晶硅层60的暴露部分，如图13C至图13D所示。使用掩模步骤在存储器区域中的多晶硅层64上形成光致抗蚀剂76，之后进行多晶硅蚀刻，这使得多晶硅层60从逻辑区域移除，如图14A至图14B所示。在移除光致抗蚀剂之后，使用氧化物沉积和蚀刻(光致抗蚀剂可用于保护其他结构)沿栅极叠堆S1和S2的外侧壁形成氧化物间隔物78，如图15C至图15D所示。
使用掩模步骤用光致抗蚀剂覆盖除HV区域之外的结构，HV区域经受氧化物和氮化物蚀刻以移除鳍52上的氮化物和氧化物，并且在鳍52的任一侧上使氧化物54凹陷。然后在HV区域中的暴露的鳍52上形成氧化物层80(例如，RTO+HTO和退火)，如图16A和图16B所示。使用掩模步骤用光致抗蚀剂82覆盖除栅极堆叠对S1和S2中的每个之间的区域之外的结构。在栅极叠堆对S1和S2中的每一者之间的衬底中执行植入(即，如下所述完成源极区的源极线植入)。然后使用氧化物蚀刻来移除同一区域中的间隔物72，之后在多晶硅层60的暴露表面以及栅极堆叠S1和S2的内侧壁上形成隧道氧化物层84(例如，通过湿法或部分湿法沉积以使衬底上的氧化物增厚，之后进行HTO沉积以在多晶硅层60上实现期望的厚度)，如图17C和图17D所示。
在光致抗蚀剂移除之后，存储器区域和HV区域被光致抗蚀剂覆盖，并且逻辑核心区域和逻辑IO区域经受一次或多次植入(其优选地包括抗穿通植入，该抗穿通植入将防止在这些区域中形成的逻辑器件中的源极到漏极泄漏)。在移除光致抗蚀剂之后，在栅极叠堆S1和S2中的每个之间的区域中形成光致抗蚀剂，之后进行氧化物蚀刻以移除衬底上的位于叠堆对外部的氧化物。然后在存储器区域和HV区域上形成光致抗蚀剂，之后进行氧化物和氮化物蚀刻以移除逻辑核心区域和逻辑IO区域中的鳍52上的氧化物和氮化物以及使得氧化物54凹陷。然后在逻辑核心区域和逻辑IO区域(以及衬底42的其他暴露部分)中的暴露的鳍52上形成氧化物86，如图18A和图18B所示。逻辑核心区域和逻辑IO区域中的鳍52上的氧化物86比HV区域中的鳍上的氧化物80薄。
在这些结构上形成多晶硅层88，如图19A至19D所示。使用化学机械抛光(CMP)来移除该结构的上部并使该结构平面化，如图20A至图20D所示。掩模步骤和多晶硅蚀刻用于移除多晶硅层88在栅极叠堆S1和S2中的每一者之间的中心部分，以及多晶硅层88在相邻栅极叠堆对之间的一部分，从而在栅极叠堆S1和S2中的每一者之间留下单独的多晶硅块88a和88b，并且在每对栅极叠堆S1和S2的外部部分上留下多晶硅块88c和88d，如图21C所示。多晶硅蚀刻还移除逻辑核心区域和逻辑IO区域中的鳍52上的多晶硅层88的部分，从而在逻辑核心区域中留下多晶硅块88e并且在逻辑IO区域中留下多晶硅块88f，如图21E(其是沿这些逻辑区域中的鳍的长度的剖视图)所示。使用一个或多个掩模和植入步骤选择性地将衬底植入逻辑区域中。
使用氮化物沉积和蚀刻在这些结构的暴露侧壁上形成氮化物间隔物89。执行一次或多次植入以在用于存储器单元和逻辑器件的衬底42中形成源极区和漏极区。具体地讲，完成了在栅极堆叠S1和S2之间的衬底中的存储器单元源极区36的形成。存储器单元漏极区38与多晶硅块88c和88d相邻地形成。逻辑源极区94和逻辑漏极区96形成于与剩余多晶硅块88e和88f(以及HV区域中未示出的多晶硅块)相邻的HV区域、逻辑核心区域和逻辑IO区域中，如图22C和图22E所示。优选地，可将用于逻辑器件和存储器单元的鳍的源极区和漏极区至少部分地蚀刻掉，随后进行SiGe(用于PFet器件)或SiC(用于NFet器件)外延处理，以形成存储器单元的凸起源极区36a和漏极区38a以及逻辑器件的凸起源极区94a和漏极区96a，这引起改善迁移率(即，减小串联电阻)的压缩应力或拉伸应力。绝缘层(例如，氧化物)98形成在这些结构上方并且平面化(例如，通过将多晶硅块88用作研磨终止的CMP)。然后在存储器区域上方形成光致抗蚀剂，从而使逻辑区域中的多晶硅块88e和88f暴露。然后通过多晶硅蚀刻移除多晶硅块88e和88f，并替换为高K材料层100(即，具有大于氧化物的介电常数的介电常数K的材料，诸如HfO2、ZrO2、TiO2、Ta2O5或其他适当的材料等)和金属区块102。然后在这些结构上形成氮化物层104。所得结构在图23C和图23E中示出。从存储器区域去除氮化物层104，并且在多晶硅块88a、88b、88c、88d和64的暴露的顶表面上形成自对准多晶硅化物106(例如，通过Ti溅射、TiSi退火和Ti湿式剥离)。然后从逻辑区域移除氮化物104。然后在这些结构上方形成ILD绝缘材料108并使其平坦化(例如，通过CMP)。使用掩模和蚀刻工艺穿过ILD材料108形成接触孔，之后用金属填充接触孔以形成电连接到各种多晶硅/金属块和源极区/漏极区的金属触点110。在存储器区域、逻辑核心区域和逻辑IO区域中的鳍52的顶表面上形成的所得结构在图24C和图24E所示。
存储器区域42A中的鳍52上和周围的最终结构在图25C中示出。存储器单元对沿每个鳍52首尾相接地形成。每个存储器单元包括在源极区36和漏极区38之间延伸的衬底的沟道区112(即，沿源极区36/38之间的鳍52的两个侧表面和顶表面的衬底的那些部分)。多晶硅60是浮栅28，其设置在沟道区112的第一部分之上并与其绝缘。多晶硅64是控制栅30，其在浮栅28上方延伸并与其绝缘。多晶硅88c/d各自为选择栅32，选择栅中的每一者设置在沟道区112的第二部分上方并且与沟道区112的第二部分绝缘。多晶硅88a/b各自为擦除栅34，擦除栅34中的每一者与浮栅28相邻并绝缘，并且在源极区36上方且与源极区36绝缘。擦除栅34包括面向浮栅的拐角的凹口。鳍52具有两个相对的侧表面和一个顶表面。浮栅28缠绕在鳍52周围，使得其与鳍52的两个相对侧表面以及顶表面相邻并绝缘。选择栅32也缠绕在鳍52周围，使得其与鳍52的两个相对侧表面以及顶表面相邻并绝缘。因此，本配置的一个优点是沟道区112的表面积相对于平面沟道区上方的相等尺寸的存储器单元在尺寸上更大(即，浮动栅和选择栅与衬底之间的表面重叠量大于由这些元件占据的衬底的水平面积)。
HV区域42b、逻辑核心区域42c和逻辑IO区域42d中的鳍52上和周围的最终结构示于图25E中。逻辑晶体管器件形成在逻辑区域中的鳍52上。每个逻辑器件包括导电栅极(即，金属块102)。对于更高的电压操作，HV区域中的块102下方的栅极氧化物80比其他逻辑区域中的栅极氧化物86厚。每个逻辑器件包括逻辑源极94和漏极96，两者间具有逻辑沟道区95。栅极102各自缠绕在相应鳍52周围，使得栅极102邻近并绝缘于鳍52的两个相对侧表面以及顶表面。因此，本配置的另一个优点是，逻辑器件中的每一者的沟道区的表面积相对于平面沟道区上方的相等尺寸的逻辑器件在尺寸上更大(即，逻辑栅和衬底之间的表面重叠量大于该元件所占据的衬底的水平面积)。
其他优点包括包裹在鳍52的顶部和两个侧表面周围的共形栅极形成在存储器区域(即，浮栅和选择栅)和逻辑区域(即，逻辑栅)两者中。此外，通过使鳍在存储器区域中凹陷，即使存储器单元的栅极叠堆高于逻辑器件的逻辑栅，存储器单元的顶部和逻辑器件也大致彼此相等。此外，存储器单元和三种不同类型的逻辑器件均形成在相同半导体衬底的鳍形衬底结构上，其中每个存储器单元形成在单个鳍上，并且每个逻辑器件形成在单个鳍上，这使得鳍间间距能够减小。
应当理解，本发明不限于上述的和在本文中示出的实施方案，而是涵盖在由此支持的任何权利要求书的范围内的任何和所有变型形式。例如，对本文中本发明的引用不旨在限制任何权利要求书或权利要求术语的范围，而是仅参考可由一项或多项权利要求书覆盖的一个或多个特征。上文所述的材料、工艺和数值的示例仅为示例性的，而不应视为限制任何权利要求。另外，并非所有方法步骤都需要按所示的准确顺序执行。鳍可在存储器区域和逻辑区域之间连续延伸。例如，存储器区域(其上形成有存储器单元)中的一个或多个鳍可连续地延伸出存储器区域并进入逻辑区域(其上形成有逻辑器件)，在这种情况下，存储器设备和逻辑器件可形成在同一连续形成的鳍上。最后，存储器区域中的一个或多个鳍可以是单层材料，其可以形成为多层此种或类似的材料，反之亦然。
应当指出的是，如本文所用，术语“在…上方”和“在…上”均包括性地包括“直接在…上”(之间没有设置中间材料、元件或空间)和“间接在…上”(之间设置有中间材料、元件或空间)。类似地，术语“相邻”包括“直接相邻”(之间没有设置中间材料、元件或空间)和“间接相邻”(之间设置有中间材料、元件或空间)，“被安装到”包括“被直接安装到”(之间没有设置中间材料、元件或空间)和“被间接安装到”(之间设置有中间材料、元件或空间)，并且“被电连接到”包括“被直接电连接到”(之间没有将元件电连接在一起的中间材料或元件)和“被间接电连接到”(之间有将元件电连接在一起的中间材料或元件)。例如，“在衬底上方”形成元件可包括在两者间无中间材料/元件的情况下直接在衬底上形成该元件，以及在两者间有一种或多种中间材料/元件的情况下间接在衬底上形成该元件。

Claims (22)

1.一种存储器设备，包括：
半导体衬底，所述半导体衬底具有上表面，所述上表面具有多个向上延伸的鳍，其中所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；
存储器单元，所述存储器单元形成在所述多个鳍中的第一鳍上，所述存储器单元包括：
源极区和漏极区，所述源极区和所述漏极区在所述第一鳍中间隔开，其中所述第一鳍的沟道区沿所述第一鳍的所述顶表面和所述相对的侧表面在所述源极区和所述漏极区之间延伸，
浮栅，所述浮栅沿所述沟道区的第一部分延伸，其中所述浮栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
选择栅，所述选择栅沿所述沟道区的第二部分延伸，其中所述选择栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
控制栅，所述控制栅沿所述浮栅延伸并与所述浮栅绝缘，和
擦除栅，所述擦除栅沿所述源极区延伸并与所述源极区绝缘；
逻辑器件，所述逻辑器件形成在所述多个鳍的第二鳍上，所述逻辑器件包括：
逻辑源极区和逻辑漏极区，所述逻辑源极区和所述逻辑漏极区在所述第二鳍中间隔开，其中所述第二鳍的逻辑沟道区沿所述第二鳍的所述顶表面和所述相对的侧表面在所述逻辑源极区和所述逻辑漏极区之间延伸，和
逻辑栅，所述逻辑栅沿所述逻辑沟道区延伸，其中所述逻辑栅沿所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
2.根据权利要求1所述的存储器设备，其中所述擦除栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿所述浮栅的上边缘延伸并与所述浮栅的上边缘绝缘。
3.根据权利要求2所述的存储器设备，其中所述擦除栅包括面向所述浮栅的所述上边缘的凹口。
4.根据权利要求1所述的存储器设备，其中所述第一鳍和所述第二鳍形成为单个连续鳍。
5.根据权利要求1所述的存储器设备，其中所述第一鳍和所述第二鳍形成为单独的分立鳍。
6.根据权利要求5所述的存储器设备，其中所述第二鳍相对于所述衬底延伸高于所述第一鳍。
7.根据权利要求1所述的存储器设备，其中所述逻辑栅包括金属材料，并且其中所述逻辑栅通过高K绝缘材料与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
8.根据权利要求7所述的存储器设备，其中所述浮栅、所述选择栅、所述控制栅和所述擦除栅各自包括多晶硅材料。
9.根据权利要求1所述的存储器设备，所述存储器设备还包括：
第二逻辑器件，所述第二逻辑器件形成在所述多个鳍中的第三鳍上，所述第二逻辑器件包括：
第二逻辑源极区和第二逻辑漏极区，所述第二逻辑源极区和所述第二逻辑漏极区在所述第三鳍中间隔开，其中所述第三鳍的第二逻辑沟道区沿所述第三鳍的所述顶表面和所述相对的侧表面在所述第二逻辑源极区和所述第二逻辑漏极区之间延伸，和
第二逻辑栅，所述第二逻辑栅沿所述第二逻辑沟道区延伸，其中所述第二逻辑栅沿所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
10.根据权利要求9所述的存储器设备，其中：
所述逻辑栅通过第一绝缘材料与所述第二鳍绝缘；
所述第二逻辑栅通过第二绝缘材料与所述第三鳍绝缘；
所述第一绝缘材料的厚度大于所述第二绝缘材料的厚度。
11.根据权利要求1所述的存储器设备，所述存储器设备还包括：
第二存储器单元，所述第二存储器单元形成在所述第一鳍上，所述第二存储器单元包括：
第二漏极区，所述第二漏极区与所述第一鳍中的所述源极区间隔开，其中所述第一鳍的第二沟道区沿所述第一鳍的所述顶表面和所述相对的侧表面在所述源极区和所述第二漏极区之间延伸，
第二浮栅，所述第二浮栅沿所述第二沟道区的第一部分延伸，其中所述第二浮栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
第二选择栅，所述第二选择栅沿所述第二沟道区的第二部分延伸，其中所述第二选择栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
第二控制栅，所述第二控制栅沿所述第二浮栅延伸并与所述第二浮栅绝缘，和
第二擦除栅，所述第二擦除栅沿所述源极区延伸并与所述源极区绝缘。
12.一种形成存储器设备的方法，包括：
在半导体衬底的上表面中形成多个向上延伸的鳍，其中所述鳍中的每个鳍包括彼此相对并且终止于顶表面的第一侧表面和第二侧表面；
通过以下方式在所述多个鳍中的第一鳍上形成存储器单元：
形成源极区和漏极区，所述源极区和所述漏极区在所述第一鳍中间隔开，其中所述第一鳍的沟道区沿所述第一鳍的所述顶表面和所述相对的侧表面在所述源极区和所述漏极区之间延伸，
形成浮栅，所述浮栅沿所述沟道区的第一部分延伸，其中所述浮栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
形成选择栅，所述选择栅沿所述沟道区的第二部分延伸，其中所述选择栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
形成控制栅，所述控制栅沿所述浮栅延伸并与所述浮栅绝缘，以及
形成擦除栅，所述擦除栅沿所述源极区延伸并与所述源极区绝缘；
通过以下方式在所述多个鳍中的第二鳍上形成逻辑器件：
形成逻辑源极区和逻辑漏极区，所述逻辑源极区和所述逻辑漏极区在所述第二鳍中间隔开，其中所述第二鳍的逻辑沟道区沿所述第二鳍的所述顶表面和所述相对的侧表面在所述逻辑源极区和所述逻辑漏极区之间延伸，以及
形成逻辑栅，所述逻辑栅沿所述逻辑沟道区延伸，其中所述逻辑栅沿所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
13.根据权利要求12所述的方法，其中所述擦除栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，并且沿所述浮栅的上边缘延伸并且与所述浮栅的上边缘绝缘。
14.根据权利要求12所述的方法，其中所述第一鳍和所述第二鳍形成为单个连续鳍。
15.根据权利要求12所述的方法，其中所述第一鳍和所述第二鳍形成为单独的分立鳍。
16.根据权利要求15所述的方法，其中所述第二鳍相对于所述衬底延伸高于所述第一鳍。
17.根据权利要求16所述的方法，其中形成所述多个鳍包括：
氧化所述衬底的所述上表面的第一区域；
执行氧化物蚀刻以使所述上表面的所述第一区域相对于所述上表面的第二区域凹陷；
在所述第一区域中形成所述第一鳍；以及
在所述第二区域中形成所述第二鳍。
18.根据权利要求12所述的方法，其中所述逻辑栅包括金属材料，并且其中所述逻辑栅通过高K绝缘材料与所述第二鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
19.根据权利要求18所述的方法，其中所述浮栅、所述选择栅、所述控制栅和所述擦除栅各自包括多晶硅材料。
20.根据权利要求12所述的方法，所述方法还包括：
通过以下方式在所述多个鳍中的第三鳍上形成第二逻辑器件：
形成第二逻辑源极区和第二逻辑漏极区，所述第二逻辑源极区和所述第二逻辑漏极区在所述第三鳍中间隔开，其中所述第三鳍的第二逻辑沟道区沿所述第三鳍的所述顶表面和所述相对的侧表面在所述第二逻辑源极区和所述第二逻辑漏极区之间延伸，以及
形成第二逻辑栅，所述第二逻辑栅沿所述第二逻辑沟道区延伸，其中所述第二逻辑栅沿所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第三鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘。
21.根据权利要求20所述的方法，其中：
所述逻辑栅通过第一绝缘材料与所述第二鳍绝缘；
所述第二逻辑栅通过第二绝缘材料与所述第三鳍绝缘；
所述第一绝缘材料的厚度大于所述第二绝缘材料的厚度。
22.根据权利要求12所述的方法，所述方法还包括：
通过以下方式在所述第一鳍上形成第二存储器单元：
形成第二漏极区，所述第二漏极区与所述第一鳍中的所述源极区间隔开，其中所述第一鳍的第二沟道区沿所述第一鳍的所述顶表面和所述相对的侧表面在所述源极区和所述第二漏极区之间延伸，
形成第二浮栅，所述第二浮栅沿所述第二沟道区的第一部分延伸，其中所述第二浮栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
形成第二选择栅，所述第二选择栅沿所述第二沟道区的第二部分延伸，其中所述第二选择栅沿所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面延伸并且与所述第一鳍的所述第一侧表面和所述第二侧表面以及所述顶表面绝缘，
形成第二控制栅，所述第二控制栅沿所述第二浮栅延伸并与所述第二浮栅绝缘，以及
形成第二擦除栅，所述第二擦除栅沿所述源极区延伸并与所述源极区绝缘。
CN201980026190.5A 2018-04-19 2019-01-31 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元和逻辑器件及其制造方法 Pending CN112041993A (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US15/957,615 2018-04-19
US15/957,615 US10468428B1 (en) 2018-04-19 2018-04-19 Split gate non-volatile memory cells and logic devices with FinFET structure, and method of making same
PCT/US2019/016187 WO2019203911A1 (en) 2018-04-19 2019-01-31 Split gate non-volatile memory cells and logic devices with finfet structure, and method of making same

Publications (1)

Publication Number Publication Date
CN112041993A true CN112041993A (zh) 2020-12-04

Family

ID=68238164

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201980026190.5A Pending CN112041993A (zh) 2018-04-19 2019-01-31 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元和逻辑器件及其制造方法

Country Status (6)

Country Link
US (2) US10468428B1 (zh)
JP (1) JP7290664B2 (zh)
KR (1) KR102444902B1 (zh)
CN (1) CN112041993A (zh)
TW (1) TWI714011B (zh)
WO (1) WO2019203911A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20210193671A1 (en) * 2019-12-20 2021-06-24 Silicon Storage Technology, Inc. Method Of Forming A Device With Split Gate Non-volatile Memory Cells, HV Devices Having Planar Channel Regions And FINFET Logic Devices
US11233156B2 (en) * 2020-01-15 2022-01-25 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and manufacturing method thereof
US11114451B1 (en) 2020-02-27 2021-09-07 Silicon Storage Technology, Inc. Method of forming a device with FinFET split gate non-volatile memory cells and FinFET logic devices
CN111341776B (zh) * 2020-03-18 2023-11-14 上海华虹宏力半导体制造有限公司 存储器及其形成方法、存储器单元阵列及其驱动方法
US11362100B2 (en) 2020-03-24 2022-06-14 Silicon Storage Technology, Inc. FinFET split gate non-volatile memory cells with enhanced floating gate to floating gate capacitive coupling
JP7425927B2 (ja) * 2020-08-17 2024-01-31 シリコン ストーリッジ テクノロージー インコーポレイテッド 導電性ブロックにシリサイドを備える基板にメモリセル、高電圧デバイス、及び論理デバイスを作製する方法
CN114078864A (zh) 2020-08-17 2022-02-22 硅存储技术股份有限公司 通过导电块上的硅化物在基底上制造存储器单元、高电压设备和逻辑设备的方法
WO2022060402A1 (en) * 2020-09-21 2022-03-24 Silicon Storage Technology, Inc. Method of forming a device with planar split gate non-volatile memory cells, high voltage devices and finfet logic devices
CN114446972A (zh) 2020-10-30 2022-05-06 硅存储技术股份有限公司 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元、hv和逻辑器件及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050266638A1 (en) * 2004-05-31 2005-12-01 Cho Eun-Suk Methods of forming non-volatile memory cells including fin structures and related devices
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
US8710485B2 (en) * 2011-04-28 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
US8941153B2 (en) * 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
CN106298769A (zh) * 2015-06-25 2017-01-04 台湾积体电路制造股份有限公司 具有嵌入式efs3以及finfet器件的结构
WO2017078920A1 (en) * 2015-11-03 2017-05-11 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5029130A (en) 1990-01-22 1991-07-02 Silicon Storage Technology, Inc. Single transistor non-valatile electrically alterable semiconductor memory device
US6747310B2 (en) 2002-10-07 2004-06-08 Actrans System Inc. Flash memory cells with separated self-aligned select and erase gates, and process of fabrication
US20050012137A1 (en) 2003-07-18 2005-01-20 Amitay Levi Nonvolatile memory cell having floating gate, control gate and separate erase gate, an array of such memory cells, and method of manufacturing
US7315056B2 (en) 2004-06-07 2008-01-01 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with program/erase and select gates
JP4927321B2 (ja) * 2004-06-22 2012-05-09 ルネサスエレクトロニクス株式会社 半導体記憶装置
US7423310B2 (en) 2004-09-29 2008-09-09 Infineon Technologies Ag Charge-trapping memory cell and charge-trapping memory device
KR100652384B1 (ko) 2004-11-08 2006-12-06 삼성전자주식회사 2비트 형태의 불휘발성 메모리소자 및 그 제조방법
TWI259585B (en) * 2005-03-21 2006-08-01 Powerchip Semiconductor Corp Split gate flash memory and manufacturing method thereof
KR101100428B1 (ko) 2005-09-23 2011-12-30 삼성전자주식회사 ＳＲＯ(Ｓｉｌｉｃｏｎ Ｒｉｃｈ Ｏｘｉｄｅ) 및 이를적용한 반도체 소자의 제조방법
KR100663366B1 (ko) 2005-10-26 2007-01-02 삼성전자주식회사 자기 정렬된 부유게이트를 갖는 플래시메모리소자의제조방법 및 관련된 소자
US7754560B2 (en) * 2006-01-10 2010-07-13 Freescale Semiconductor, Inc. Integrated circuit using FinFETs and having a static random access memory (SRAM)
US20070166903A1 (en) * 2006-01-17 2007-07-19 Bohumil Lojek Semiconductor structures formed by stepperless manufacturing
US7838922B2 (en) 2007-01-24 2010-11-23 Freescale Semiconductor, Inc. Electronic device including trenches and discontinuous storage elements
US20090039410A1 (en) 2007-08-06 2009-02-12 Xian Liu Split Gate Non-Volatile Flash Memory Cell Having A Floating Gate, Control Gate, Select Gate And An Erase Gate With An Overhang Over The Floating Gate, Array And Method Of Manufacturing
US8068370B2 (en) 2008-04-18 2011-11-29 Macronix International Co., Ltd. Floating gate memory device with interpoly charge trapping structure
US8148768B2 (en) 2008-11-26 2012-04-03 Silicon Storage Technology, Inc. Non-volatile memory cell with self aligned floating and erase gates, and method of making same
JP2011003742A (ja) 2009-06-18 2011-01-06 Toshiba Corp 不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法
US8461640B2 (en) 2009-09-08 2013-06-11 Silicon Storage Technology, Inc. FIN-FET non-volatile memory cell, and an array and method of manufacturing
JP5816560B2 (ja) * 2012-01-10 2015-11-18 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
SG11201404024YA (en) 2012-01-13 2014-08-28 Tela Innovations Inc Circuits with linear finfet structures
US8785273B2 (en) 2012-04-11 2014-07-22 International Business Machines Corporation FinFET non-volatile memory and method of fabrication
US9406689B2 (en) 2013-07-31 2016-08-02 Qualcomm Incorporated Logic finFET high-K/conductive gate embedded multiple time programmable flash memory
US9123822B2 (en) * 2013-08-02 2015-09-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having a silicon-metal floating gate and method of making same
US9614048B2 (en) 2014-06-17 2017-04-04 Taiwan Semiconductor Manufacturing Co., Ltd. Split gate flash memory structure and method of making the split gate flash memory structure
US9312268B2 (en) * 2014-09-02 2016-04-12 Globalfoundries Singapore Pte. Ltd. Integrated circuits with FinFET nonvolatile memory
US9276005B1 (en) 2014-12-04 2016-03-01 Silicon Storage Technology, Inc. Non-volatile memory array with concurrently formed low and high voltage logic devices
US9276006B1 (en) * 2015-01-05 2016-03-01 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal-enhanced gates and method of making same
US9721958B2 (en) 2015-01-23 2017-08-01 Silicon Storage Technology, Inc. Method of forming self-aligned split-gate memory cell array with metal gates and logic devices
US9634018B2 (en) 2015-03-17 2017-04-25 Silicon Storage Technology, Inc. Split gate non-volatile memory cell with 3D finFET structure, and method of making same
KR102424963B1 (ko) * 2015-07-30 2022-07-25 삼성전자주식회사 집적회로 소자 및 그 제조 방법
US10141321B2 (en) 2015-10-21 2018-11-27 Silicon Storage Technology, Inc. Method of forming flash memory with separate wordline and erase gates
JP6620034B2 (ja) * 2016-02-24 2019-12-11 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9666589B1 (en) 2016-03-21 2017-05-30 Globalfoundries Inc. FinFET based flash memory cell
US9837425B2 (en) 2016-04-19 2017-12-05 United Microelectronics Corp. Semiconductor device with split gate flash memory cell structure and method of manufacturing the same
US9985042B2 (en) 2016-05-24 2018-05-29 Silicon Storage Technology, Inc. Method of integrating FinFET CMOS devices with embedded nonvolatile memory cells
JP6688698B2 (ja) 2016-07-08 2020-04-28 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050266638A1 (en) * 2004-05-31 2005-12-01 Cho Eun-Suk Methods of forming non-volatile memory cells including fin structures and related devices
US8941153B2 (en) * 2009-11-20 2015-01-27 Taiwan Semiconductor Manufacturing Company, Ltd. FinFETs with different fin heights
US8420476B2 (en) * 2010-05-27 2013-04-16 International Business Machines Corporation Integrated circuit with finFETs and MIM fin capacitor
US8710485B2 (en) * 2011-04-28 2014-04-29 Kabushiki Kaisha Toshiba Semiconductor device and method of manufacturing the same
CN106298769A (zh) * 2015-06-25 2017-01-04 台湾积体电路制造股份有限公司 具有嵌入式efs3以及finfet器件的结构
WO2017078920A1 (en) * 2015-11-03 2017-05-11 Silicon Storage Technology, Inc. Split gate non-volatile flash memory cell having metal gates and method of making same

Also Published As

Publication number Publication date
KR102444902B1 (ko) 2022-09-16
US10468428B1 (en) 2019-11-05
US20200013789A1 (en) 2020-01-09
WO2019203911A1 (en) 2019-10-24
EP3782195A1 (en) 2021-02-24
US10818680B2 (en) 2020-10-27
JP2021522674A (ja) 2021-08-30
JP7290664B2 (ja) 2023-06-13
TWI714011B (zh) 2020-12-21
US20190326305A1 (en) 2019-10-24
KR20200118478A (ko) 2020-10-15
TW202005061A (zh) 2020-01-16

Similar Documents

Publication Publication Date Title
JP7265550B2 (ja) 集積された高ｋ金属制御ゲートを有する不揮発性分割ゲートメモリセル及び製造方法
KR102444902B1 (ko) Finfet 구조를 갖는 스플릿 게이트 비휘발성 메모리 셀 및 로직 디바이스, 및 이를 제조하는 방법
KR102582829B1 (ko) Finfet 구조를 갖는 분리형 게이트 비휘발성 메모리 셀들 및 hkmg 메모리 및 로직 게이트들, 및 이를 제조하는 방법
JP6407488B1 (ja) 統合された高ｋ金属ゲートを有する不揮発性分割ゲートメモリセル及びそれを作製する方法
JP6732901B2 (ja) 別個のワード線及び消去ゲートを有するフラッシュメモリを形成する方法
US9673208B2 (en) Method of forming memory array and logic devices
TWI709247B (zh) 具有三維鰭狀場效電晶體(finfet)結構之分離閘非揮發性記憶體單元及其製造方法
CN114256251A (zh) 形成具有存储器单元、高压器件和逻辑器件的设备的方法
CN114446972A (zh) 具有鳍式场效应晶体管结构的分裂栅非易失性存储器单元、hv和逻辑器件及其制造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination