CN1220266C - 非易失性半导体存储器及其制造工艺 - Google Patents
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Abstract
一种非易失性半导体存储器包括：在半导体衬底上的至少一个第一栅电极，其间插有作为隧道氧化膜的第一绝缘膜，作为浮栅；沿沟道长度方向第一栅电极的两个侧壁上的侧壁间隔；通过第一栅电极的侧面，在半导体衬底的表面层中，由与半导体衬底导电类型不同的导电类型的杂质扩散区形成的位线，其中，所述位线包括采用第一栅电极作为掩膜，以自对准方式形成的第一位线和采用第一栅电极和侧壁间隔作为掩膜，以自对准方式形成的第二位线。
Description
技术领域
本发明涉及一种非易失性(non-volatile)半导体存储器及其制造工艺。
背景技术
已经提出了各种非易失性半导体存储器，美国专利US 4,267,632即公开了其中一种典型的存储器。图4(d)的示意性剖面图中说明了这种存储器。
在图4(d)所示的非易失性半导体存储器中，由第一多晶硅层13′形成的浮栅和位于浮栅两侧的位线17′组成存储单元，如此结构的多个存储单元排列成阵列。由相邻的浮栅分享一位线17′。
以下参照图4(a)和4(d)解释上述现有技术非易失性半导体存储器的制造方法。
首先，如图4(a)所示，在第一导电类型的半导体衬底11上形成氧化膜12，再形成并且构图所述第一多晶硅层13′。
随后，如图4(b)所示，形成位线17′，使其具有N型杂质和小的沟道深度。
然后，如图4(c)所示，在电极之间埋置氧化膜。
此外，如图4(d)所示，形成绝缘膜23，淀积并构图第二多晶硅层24″，以形成控制栅极。
通过这些步骤，形成浮栅和控制栅极。由此，根据常规工艺，形成接触通道、铝电极等，以完成非易失性半导体存储器。
图5(a)和5(b)分别示出现有技术非易失性半导体存储器的沿A-A′线所取的平面图和剖面图。在所给出的位于各控制栅极24之间和各位线17′之间的器件隔离区(图5(a)中的白色方块区域)中，是与衬底相同导电类型的杂质扩散区27(p+)，该隔离区用于提高位线17′之间的击穿电压。
图6示出上述存储器的等效电路图。使半导体衬底与位线之间经浮栅1周围氧化膜所形成的电容2(Ctun)连接到浮栅1与控制栅极3之间经第二绝缘膜所形成的电容4(Cpp)。
由控制栅极3、半导体衬底5以及位线6a和6b的电位耦合的电容控制浮栅的电位。
为简单计，假设浮栅1的电位为Vfg，控制栅极3的电位为Vcg，与半导体衬底5的电位相同的位线6a和6b的电位为Vsub，则有下列等式成立：
Vfg＝(Vcg-Vsub)×Cpp/(Cpp+Ctun)。
定义Cpp/(Cpp+Ctun)为栅极电容的耦合比Rcg(称作耦合比)，则上述等式表示为Vfg＝(Vcg-Vsub)×Rcg。
形成Cpp的电容器由下电极和上电极组成。所述下电极是由每个位线分隔的浮栅1，上电极是由每个位线分隔的控制栅极3(字线)。由控制栅极的宽度乘以由位线的间距减去浮栅的分隔宽度的剩余部分获得的面积，即浮栅接触控制栅极处的区域的面积限定所述Cpp。
由沿非易失性半导体存储器单元之沟道方向的栅极长度乘以沿与所述沟道方向的垂直方向的栅极长度获得的面积，即浮栅通过氧化膜接触半导体衬底和位线处的面积限定所述Ctun。
在存储单元阵列(非接触存储单元阵列)中，其中，不使用于多个非易失性半导体存储器接触的单元位于靠近非易失性半导体存储器的漏区，控制栅极的宽度和浮栅的宽度几乎相同，并受最小的光刻蚀刻尺寸限制。由于这个原因，特别是Ctun的面积极大地依赖沿非易失性半导体存储器单元之沟道方向的浮栅宽度，即沟道长度。也就是说，浮栅宽度越小，栅极电容耦合比Rcg越大，这意味着可以通过提供较低的电压控制控制栅极的电位，并能够降低工作电压。
随着非易失性半导体存储器的微制造技术的发展，更加倾向于降低源区或漏区的结深以及浮栅与源区或漏区交叠处的尺寸。
然而，由于上述解释的非易失性半导体存储器单元的位线17′与源极或漏极共享，使源区或漏区的结深减小，使位线的电阻增大，所以将使读出速度和写入速度下降。
相反地，如果更加优先地降低位线的电阻，则扩散剖面会变得深度更大，并且浓度更高，因此位线与栅极的交叠区域，也就是非易失性半导体存储器的无效区域就增大。因而，就很难减少非易失性半导体存储器的尺寸。
另如图5(a)所示，在位线17′(n+)和器件隔离扩散区27(p+)之间的结区域26中，提高位线17′的杂质浓度，以降低位线17′的电阻，建立突变结，因此而使位线和半导体衬底之间的击穿电压退化。
此外，如果为了降低位线的电阻而加深位线，则位线的无效长度，即源区和漏区就增大。由于这个原因，假设要保证预定的栅极长度，则栅极长度需要通过无效长度而被加长。因此，半导体衬底和浮栅之间的电容就增大，而且上述栅极电容耦合比Rcg就降低。
无效长度的增大促进了位线和浮栅之间的电容耦合。结果，在读和写时增加作为漏极之位线的电位情况下，由于提高电位，则通过电容耦合，使未选字线和选定的字线上的浮栅电位提高，就导致位线之间的漏电流增大。
发明内容
本发明提供第一种非易失性半导体存储器，该非易失性半导体存储器包括：在半导体衬底上的至少一个第一栅电极，其间插有作为隧道氧化膜的第一绝缘膜，作为浮栅；沿沟道长度方向第一栅电极的两个侧壁上的侧壁间隔；通过第一栅电极的侧面，在半导体衬底的表面层中，由与半导体衬底导电类型不同的导电类型杂质扩散区形成的位线；其中所述位线包括采用第一栅电极作为掩膜以自对准方式形成的第一位线，和采用第一栅电极和侧壁间隔作为掩膜以自对准方式形成的第二位线。
本发明还提供制造非易失性半导体存储器的第一种工艺，该第一种工艺包括如下步骤：在半导体衬底上形成至少一个第一栅电极，其间插有作为隧道氧化膜的第一绝缘膜，作为浮栅；采用第一栅电极作为掩膜、用与半导体衬底的导电类型不同的导电类型的杂质离子注入到半导体衬底，由此以自对准方式形成第一位线；沿沟道长度方向之第一栅电极的两个侧壁上形成侧壁间隔；采用第一栅电极和侧壁间隔作为掩膜、用与半导体衬底的导电类型不同的导电类型的杂质离子注入到半导体衬底，由此以自对准方式形成第二位线。
另一个方面，本发明还提供第二种非易失性半导体存储器，该第二种非易失性半导体存储器包括：在半导体衬底上形成至少一个第一栅电极，其间插有作为隧道氧化膜之第一绝缘膜，作为浮栅；沿沟道长度方向之第一栅电极的两个侧壁上的侧壁间隔；由与半导体衬底的表面层中的半导体衬底的导电类型不同的导电类型的杂质扩散区采用第一栅电极和侧壁间隔作为掩膜，以自对准方式形成的位线。
本发明进一步提供制造非易失性半导体存储器的第二种工艺，该第二种工艺包括如下步骤：形成至少一个其间插有作为隧道氧化膜的第一绝缘膜的、在半导体衬底上的作为浮栅的第一栅电极；沿沟道长度方向上之第一栅电极的两个侧壁上形成侧壁间隔；采用第一栅电极和侧壁间隔作为掩膜、用与半导体衬底的导电类型不同的导电类型的杂质离子注入到半导体衬底，由此以自对准方式形成位线。
从此后给出的详细描述将本发明应用的这些和其它目的变得更加明显。但应理解，仅用举例给出的详细描述和具体实施例只是代表本发明的优选实施例，因为从这种详细描述，对于本领域的普通技术人员而言，在本发明精神和范围内的各种变化和改型都将变得愈为明显。
附图说明
图1(a)-1(k)是说明本发明实例1制造非易失性半导体存储器工艺的剖面示意图；
图2(a)-2(l)是说明本发明实例2制造非易失性半导体存储器工艺的剖面示意图；
图3(a)-3(k)是说明本发明实例3制造非易失性半导体存储器工艺的剖示意面图；
图4(a)-4(d)是说明现有技术制造非易失性半导体存储器工艺的剖面示意图；
图5(a)-5(b)是说明现有技术非易失性半导体存储器的平面示意图和剖面示意图；
图6是非易失性半导体存储器的等效电路图；
图7是表示非易失性半导体存储器中的栅极长度与源极-漏极之间的击穿电压的关系曲线；
图8是表示非易失性半导体存储器中位线的宽度与位线的电阻的关系曲线图；
具体实施方式
按照本发明的第一种非易失性半导体存储器，位线可以具有双结构，其中作为源区和漏区功能的杂质扩散区与栅电极交叠之交叠区的扩散剖面受第一位线控制，而靠近位线中央的扩散剖面受第二位线控制。
以下描述第一种非易失性半导体存储器。
首先，在半导体衬底上形成至少一个第一栅电极，作为浮栅，其间插有第一绝缘膜，作为隧道氧化膜。
半导体衬底并不特别地限制于任何类型，但可以采用硅衬底、硅锗衬底等等。半导体衬底可以预先给定为P型或N型导电率，并可以提供有P型或N型导电率的阱。
可以通过热氧化、CVD、溅射等由氧化硅膜形成所述第一绝缘膜。
作为第一栅电极，可以采用比如铝、铜等金属，多晶硅膜，硅与诸如钛、钨等难熔金属的硅化物膜，由多晶硅和硅化物的叠层形成的多聚物膜，以及其它薄膜。可以根据它的材料类型通过公知的方法形成所述第一栅电极。
通过公知的光刻和腐蚀方法，按预定的结构形成所述第一绝缘膜和第一栅电极。
随后，由于在不同的电位下操作位线和半导体衬底，在半导体衬底中，通过采用第一栅电极作为掩膜，注入与半导体衬底的导电类型不同之导电类型的杂质离子，以自对准方式形成位线。作为杂质离子，N型杂质离子可以涉及例如磷离子、砷离子等，以及P型杂质离子如硼离子、BF2离子等。
此外，沿沟道长度方向的第一栅电极的两个侧壁上形成侧壁间隔。对于所述侧壁间隔而言，可以采用氧化硅膜、氮化硅膜和它们的叠层。可以根据所需非易失性半导体存储器的性能，适宜地设定沿沟道长度方向的侧壁间隔宽度。
通过采用第一栅电极和侧壁间隔作为掩膜，注入与半导体衬底的导电类型不同之导电类型的杂质离子，以自对准方式形成位线。可以根据所需非易失性半导体存储器的性能，适宜地设定这种注入的剂量、注入能量。最好是比第一位线更深地形成第二位线。通过形成较深的第二位线，就可以相对于第一位线的电阻降低第二位线的电阻。第二位线深度的程度应是使第二位线的电阻低于第一位线电阻的10％。具体地说，如果以相同剂量形成第一和第二位线，则第二位线就比第一位线深10％，或者更深。例如，如果第一位线为100nm深，则第二位线就为110nm，或者更深。
这里，可以在侧壁间隔之间形成沟槽。可以采用栅电极和侧壁间隔作为掩膜，以自对准方式形成沟槽。如果在沟槽中形成位线，就能够减少位线的表面面积，并且因为第二位线的面积增大，因而，可进一步降低位线的电阻。
此外，可以通过公知的方法，在第一栅电极上形成第二栅电极，作为控制栅极。
接下去，本发明的第二种非易失性半导体存储器与第一种非易失性半导体存储器不同，它只有第二位线形成位线，而没有第一位线。采用这种结构，通过用具有侧壁间隔的上述位线替代传统位置处栅电极的部分，可以减少半导体衬底与第一栅电极之间的电容，以及所述位线与第一栅电极之间的电容。结果，可使栅极电容耦合比Rcg得到提高，同时未选单元中的位线与第一栅电极之间电容耦合。
此外，在由比如与所述半导体衬底之导电类型相同的导电类型的沟道阻挡区的杂质区使各个非易失性半导体存储器彼此分隔的情况下，由于沟道阻挡区位于与位线的注入端相同的位置，所以就降低了沟道阻挡区与位线之间的PN结击穿电压。相反，在第二种非易失性半导体存储器中，由于采用侧壁间隔作为掩膜形成位线，所以能够确保沟道阻挡区与用来形成位线的杂质注入窗口之间的偏移量。因此，与现有技术存储器相比，可以提高PN结击穿电压。如果PN结击穿电压相同，可以增加位线中的杂质浓度，从而，可以降低位线的电阻。
如上所述，第二种非易失性半导体存储器中，除了省略第一位线之外，第二种非易失性半导体存储器的结构与第一种非易失性半导体存储器的结构相同。因此，第一种非易失性半导体存储器用的所有材料和制造工艺都适合于第二种非易失性半导体存储器。
可使多个第一种非易失性半导体存储器和第二种非易失性半导体存储器排列成矩阵，以形成存储器单元阵列。在此情况下，由两个沿沟道长度方向彼此相邻的第一栅电极共享位线。另外，所述位线沿沟道宽度方向延伸，而控制栅极沿垂直于所述位线的方向延伸。
可以通过公知的方法从非易失性半导体存储器中写入、读出和擦除数据。就这种操作而言，可在比现有技术非易失性半导体存储器更低的功耗下操作这种非易失性半导体存储器。
例1
参照图1(a)-1(k)描述本发明制造非易失性半导体存储器工艺的实例。
首先，如图1(a)所示，将杂质注入第一导电类型的半导体衬底11中，用以调节存储器单元的阈值电压。然后，通过热氧化，在所得的衬底上形成大约8-12nm厚度的氧化膜(隧道氧化膜)12。此后，依次形成第一多晶硅层13′(厚度30-100nm)和氮化硅膜15(厚度100-300nm)。
再如图1(b)所示，通过光刻形成并构图抗蚀剂膜16，腐蚀去掉氮化硅膜15/第一多晶硅膜13′/氧化膜12，并去除抗蚀剂膜16。
随后，如图1(c)所示，在10-20keV并在5E14-1E15cm-2的条件下注入As+，形成具有高杂质浓度和结深小的第一位线17。
然后，如图1(d)所示，通过CVD淀积厚约50-100nm的氧化膜，并以各向异性的方式腐蚀氧化膜，形成侧壁间隔18。
此外，如图1(e)所示，在15-30keV并在1E15-2E15cm-2的条件下注入As+，形成具有高杂质浓度和结深大的第二位线19。
随后，如图1(f)所示，淀积HDP氧化膜20至厚度约为300-500nm，并通过CMP使之平坦化。这里，氮化硅膜15用作腐蚀停止层。
然后，如图1(g)所示，去除氮化硅膜15。
此后，如图1(h)所示，通过湿腐蚀，去除侧壁间隔18和HDP氧化膜20，以制造埋置氧化膜区21。
随后，如图1(i)所示，淀积第二多晶硅层22至厚度为50-300nm。
此外，如图1(j)所示，通过CMP使得第二多晶硅层22平坦化，直到露出所述埋置氧化膜区21。
接下去，如图1(k)所示，由氧化硅膜(厚度4-5nm)、氮化硅膜(厚度5-10nm)和氧化硅膜(厚度5-10nm)的ONO膜形成绝缘膜23。此后，淀积第三多晶硅层24′至厚度约为20-50nm。然后通过光刻形成并构图抗蚀剂膜。腐蚀去掉第三多晶硅层24′/绝缘膜23/第二多晶硅膜22和第一多晶硅层13′。通过这些步骤，形成浮栅和控制栅极。
随后，在15-30keV并在1E13-1E14cm-2的条件下注入BF2，以便在各控制栅极之间的区域中。也即在位线之间的区域中形成用于器件隔离的杂质扩散区。
最后，淀积厚度约为1000nm的BPSG(硼磷硅玻璃)保护膜。
此后，根据常规工艺，形成接触孔、铝电极等，从而给出例1的非易失性半导体存储器。
本发明不仅适用于上述具有浮栅的非易失性存储器，而且适用于具有扩散的导线作为位线的所有存储器。
例2
参照图2(a)-2(l)描述本发明制造非易失性半导体存储器工艺的另一实例。
首先，如图2(a)所示，将杂质注入到第一导电类型半导体衬底11中，用以调节存储器单元的阈值电压。然后，通过热氧化在所得的衬底上形成厚度约为8-12nm的氧化膜(隧道氧化膜)12。此后，依次形成第一多晶硅层13′(厚度30-100nm)和氮化硅膜15(厚度100-300nm)。
接下去如图2(b)所示，形成并通过光刻构图抗蚀剂膜16，腐蚀去掉氮化硅膜15/第一多晶硅膜13′/氧化膜12，并去除抗蚀剂膜16。
随后，如图2(c)所示，在10-20keV并在5E14-1E15cm-2的条件下注入As+，以便形成具有高杂质浓度和结深小的第一位线17。
再如图2(d)所示，通过CVD淀积厚度约为50-100nm的氧化膜，按各向异性方式腐蚀所述氧化膜，形成侧壁间隔18。
然后，如图2(e)所示，采用氮化硅膜15和侧壁间隔18作为掩膜，腐蚀半导体衬底11，直至50-250nm的深度，以形成沟槽25。
随后，如图2(f)所示，在15-30keV并在1E15-2E15cm-2的条件下注入As+，以便形成具有高杂质浓度和结深大的第二位线19。
进而，如图2(g)所示，淀积厚度约为300-500nm的HDP氧化膜20，并通过CMP使之平坦化。这里，氮化硅膜15用作腐蚀停止层。
然后，如图2(h)所示，去除氮化硅膜15。
随后，如图2(i)所示，通过湿腐蚀，去除侧壁间隔18和HDP氧化膜20，以制造埋置氧化膜区21。
另如图2(j)所示，淀积厚度为50-300nm的第二多晶硅层22。
接下去，如图2(k)所示，通过CMP使所述第二多晶硅层22平坦化，直至露出所述埋置氧化膜区21。
此后，如图2(l)所示，由氧化硅膜(厚度4-5nm)、氮化硅膜(厚度5-10nm)和氧化硅膜(厚度5-10nm)的ONO膜形成绝缘膜23。此后，淀积第三多晶硅层24′至厚度约为20-50nm。然后通过光刻形成并构图抗蚀剂膜。腐蚀去掉第三多晶硅层24′/绝缘膜23/第二多晶硅膜22/第一多晶硅层13′。通过这些步骤，形成浮栅和控制栅极。
此外，在15-30keV并在1E13-1E14cm-2的条件下注入BF2，以便在控制栅极之间的区域中，也即在位线之间的区域中形成用于器件隔离的杂质扩散区。
最后，淀积厚度约为1000nm的BPSG保护膜。
此后，根据常规工艺，形成接触孔、铝电极等，从而给出例2的非易失性半导体存储器。
本发明不仅适用于上述具有浮栅的非易失性存储器，而且适用于具有扩散的导线作为位线的所有存储器。
例3
参照图3(a)-3(k)描述本发明制造非易失性半导体存储器工艺的再一实例。
首先，如图3(a)所示，将杂质注入到第一导电类型半导体衬底11中，用以调节存储器单元的阈值电压。然后，通过热氧化在所得的衬底上形成厚度约为8-12nm的氧化膜(隧道氧化膜)12。此后，依次形成第一多晶硅层13′(厚度30-100nm)和氮化硅膜15(厚度100-300nm)。
接下去，如图3(b)所示，通过光刻形成并构图抗蚀剂膜16，腐蚀去掉氮化硅膜15/第一多晶硅膜13′/氧化膜12，并去除抗蚀剂膜16。
随后，如图3(c)和(d)所示，通过CVD淀积厚度约为50-100nm的氧化膜，按各向异性方式腐蚀所述氧化膜，形成侧壁间隔18。
此外，如图3(e)所示，在15-30keV并在1E14-2E15cm-2的条件下注入As+，以便形成具有高杂质浓度和结深大的第二位线19。
继而，如图3(f)所示，淀积厚度约为300-500nm的HDP氧化膜20，并通过CMP使之平坦化。这里，所述氮化硅膜15用作腐蚀停止层。
然后，如图3(g)所示，去除氮化硅膜15。
接下去，如图3(h)所示，通过湿腐蚀，去除侧壁间隔18和HDP氧化膜20，以制造埋置氧化膜区21。
然后，如图3(i)所示，淀积第二多晶硅层22，至厚度为50-300nm。
随后，如图3(j)所示，通过CMP使第二多晶硅层22平坦化，直至露出所述埋置氧化膜区21。
然后，如图3(k)所示，由氧化硅膜(厚度4-5nm)、氮化硅膜(厚度5-10nm)和氧化硅膜(厚度5-10nm)的ONO膜形成绝缘膜23。此后，淀积第三多晶硅层24′至厚度约为20-50nm。然后通过光刻形成并构图抗蚀剂膜。腐蚀去掉第三多晶硅层24′/绝缘膜23/第二多晶硅膜22/第一多晶硅层13′。
通过这些步骤，形成浮栅和控制栅极。
随后，在15-30keV并在1E13-1E14cm-2的条件下注入BF2，以便在控制栅极之间的区域中，也即在位线之间的区域中形成用于器件隔离的杂质扩散区。
最后，淀积厚度约为1000nm的BPSG保护膜。
此后，根据常规工艺，形成接触孔、铝电极等，从而给出例3的非易失性半导体存储器。
本发明不仅适用于上述具有浮栅的非易失性存储器，而且适用于具有扩散的导线作为位线的所有存储器。
评价
图7是表示在本发明实例1-3的非易失性半导体存储器和图4(a)-4(d)所示之现有技术的非易失性半导体存储器中的栅极长度与源区-漏区之间击穿电压的关系曲线图。图7示出，与现有技术的存储器相比，在它们的栅极长度与现有技术的栅极长度一样的情况下，本发明存储器能够提高源区-漏区之间的击穿电压；而在它们的击穿电压与现有技术的击穿电压一样的情况下，本发明存储器中可缩短所述栅极长度。
图8是表示本发明实例1-3的非易失性半导体存储器和图4(a)-4(d)所示现有技术存储器中的位线宽度与位线电阻的关系曲线图。图8示出，与现有技术的存储器相比，在它们的位线宽度与现有技术的位线宽度一样的情况下，本发明的存储器可以降低位线的电阻；而在它们的位线电阻与现有技术的位线电阻一样的情况下，本发明的存储器可以缩短位线的宽度。
因此，如例1-3所示的本发明非易失性半导体存储器，相对于现有技术非易失性半导体存储器，能够进一步减小它们的尺寸并降低电阻。
操作方法
现在描述如图实例1-3中所示的操作本发明的非易失性半导体存储器的实例。然而，以下的实例不限制于本发明的操作方法，其可以按不同方式被修改。
表1示出提供到非易失性半导体存储器的主端子的用于例如读出、写入和擦除数据的一组电压。在表1中，在包括多个位线和多个字线(控制栅极)的存储器单元阵列中，选择使位于第n(即n-th)和第(n+1)(即(n+1)-th)位线与第m(即m-th)字线的交叉点处的存储器工作。
表1
| 操作 | 位线BLn(漏) | 位线BLn+1(源) | 字线WLm | 字线WLm+1 | 半导体衬底 |
| 读出 | 1V | 0V | 4V | 0V | 0V |
| 写入 | 6V | 0V | 12V | 0V | 0V |
| 擦除 | 8V | 8V | -8V | -8V | 8V |
在表1条件下，利用根据只与所选非易失性半导体存储器的浮栅处所存储的电子数量对应的数据而获得的读出电流，实行读出操作。
在表1条件下，使写入的电流只能流过所选的非易失性半导体存储器，并由该电流将热电子注入到所述浮栅，实行写入操作。
将表1所示的电压提供给所有位线和字线，从而利用隧道氧化膜的隧道效应从浮栅取电子给衬底，或者给位线，实行擦除操作。
采用上述结构和制造工艺，能够实现降低位线电阻和减小存储器尺寸，通过优化采用不同的参数交替使用，比如通过优化用于形成第一位线的条件而减少存储器尺寸，以及通过优化用于形成第二位线的条件降低位线的电阻，可以做到这些。
此外，在通过优化形成第一和第二位线的条件，使位线与衬底之间击穿电压的退化得到抑制的同时，能够降低位线的电阻。
另外，如例2所示，通过在半导体衬底中形成沟槽，能够增加位线的表面面积和处于高浓度杂质之第二位线的面积，从而进一步地降低位线的电阻。
此外，通过只形成第二位线而不形成第一位线，并由此替代部分浮栅，这里所述浮栅通常位于所述扩散区上方，但有间隔，这样就能够减小衬底与浮栅之间的电容以及位线与浮栅之间的电容，从而降低栅极电容耦合比Rcg，并且还降低位线与未选单元的浮栅之间的电容耦合。因此，可以降低写入的栅极电压，还可使位线之间的漏电流得以被减小。因此，在写入和读出下，能够降低功率消耗。
Claims (10)
1.一种非易失性半导体存储器，其中，它包括：
在半导体衬底上的至少一个第一栅电极，作为浮栅，其间插有作为隧道氧化膜的第一绝缘膜；
沿沟道长度方向第一栅电极的两个侧壁上的侧壁间隔；
通过第一栅电极的侧面，在半导体衬底的表面层中，由与半导体衬底导电类型不同的导电类型杂质扩散区形成的位线；
其中所述位线包括采用第一栅电极作为掩膜以自对准方式形成的第一位线，和采用第一栅电极和侧壁间隔作为掩膜以自对准方式形成的第二位线。
2.根据权利要求1所述的非易失性半导体存储器，其中，所述半导体衬底在邻接侧壁间隔的区域中设有沟槽，并在所述沟槽的表面层中形成第二位线。
3.根据权利要求2所述的非易失性半导体存储器，其中，用所述第一栅电极和侧壁间隔作为掩膜，以自对准方式形成沟槽。
4.根据权利要求1所述的非易失性半导体存储器，其中，所述第二位线比第一位线更深。
5.根据权利要求1所述的非易失性半导体存储器，其中，所述第二位线具有比第一位线更高的杂质浓度。
6.一种制造非易失性半导体存储器的工艺，其中，所述工艺包括如下步骤：
在半导体衬底上形成至少一个第一栅电极，作为浮栅，其间插有作为隧道氧化膜的第一绝缘膜；
采用第一栅电极作为掩膜，用与半导体衬底的导电类型不同的导电类型的杂质离子注入到半导体衬底，由此以自对准方式形成第一位线；
沿沟道长度方向之第一栅电极的两个侧壁上形成侧壁间隔；
采用第一栅电极和侧壁间隔作为掩膜，用与半导体衬底的导电类型不同的导电类型的杂质离子注入到半导体衬底，由此以自对准方式形成第二位线。
7.根据权利要求6所述的工艺，其中，所述采用第一栅电极和侧壁间隔作为掩膜注入半导体衬底，从而以自对准方式形成第二位线的步骤还包括如下步骤：
在沿沟道长度方向第一栅电极的两个侧壁上形成侧壁间隔的步骤之后，用所述第一栅电极和侧壁间隔作为掩膜，在半导体衬底中形成沟槽；以及
用所述第一栅电极和侧壁间隔作为掩膜，用杂质离子注入沟槽，从而以自对准方式形成第二位线。
8.一种非易失性半导体存储器，包括：
在半导体衬底上的至少一个第一栅电极，作为浮栅，其间插有作为隧道氧化膜的第一绝缘膜；
沿沟道长度方向的第一栅电极的两个侧壁上的侧壁间隔；以及
用所述第一栅电极和侧壁间隔作为掩膜，在半导体衬底的表面层中，以自对准方式，由与半导体衬底的导电类型不同的导电类型的杂质扩散区形成的位线。
9.根据权利要求8所述的非易失性半导体存储器，其中，所述位线与其间插有第一绝缘膜的第一栅电极沿沟道长度方向在位线的端部处交叠。
10.一种制造非易失性半导体存储器的工艺，其中，所述工艺包括如下步骤：
在半导体衬底上形成至少一个第一栅电极，作为浮栅，其间插有作为隧道氧化膜的第一绝缘膜；
在第一栅电极的两个侧壁上，沿沟道长度方向形成侧壁间隔；
用第一栅电极和侧壁间隔作为掩膜，由与半导体衬底的导电类型不同的导电类型的杂质离子注入半导体衬底，从而以自对准方式形成位线。
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