CN1870298A - 一种nrom闪存控制栅及闪存单元的制备方法 - Google Patents

Abstract

本发明提供了一种NROM闪存存储单元，属于非挥发性半导体存储器技术领域。该存储单元是由控制栅、源漏区、隧穿氧化层、存储数据的氮化硅层以及阻止氧化层组成，在控制栅的不同区域注入不同类型杂质，靠近源端和漏端的控制栅注入N型杂质，形成N⁺多晶硅控制栅，中间的控制栅注入P型杂质，形成P⁺多晶硅控制栅。多晶硅控制栅中间P⁺区，功函数较高，所对应的阈值电压比较高，相对普通N⁺注入多晶硅闪存器件来说，这段区域加在栅叠层结构以及沟道的纵向电场比较低，提高了电子在这段沟道内的横向运动速度；多晶硅控制栅两端N⁺区域，功函数较低，对应阈值电压也比较低，和常规N⁺多晶硅栅相比较，加在这部分的纵向电场并没有降低，有利于电子的收集。

Description

一种NROM闪存控制栅及闪存单元的制备方法

技术领域

本发明属于非挥发性半导体存储器技术领域，涉及一种能提高编程效率和降低编程电压的NROM闪存单元及其控制栅的实现方法。

背景技术

随着便携式电子设备的高速发展(比如移动电话、数码照相机、MP3播放器、PDA等)，对数据存储的要求越来越高。非挥发性存储器由于具有断电情况下仍能保存数据的特点，成为这些设备中最主要的存储部件。

和其他非挥发存储器(例如铁电存储器、磁存储器和相变存储器)相比，由于闪存(Flash memory)可以达到很高的芯片存储密度，并且没有引入新的材料，制造工艺和现在的CMOS工艺兼容，因此，可以更容易更可靠的集成到拥有数字和模拟电路中。

从上世纪90年代末开始，闪存技术大量的应用在数据和代码存储。2000年以来，闪存在便携式电子设备的驱动下高速发展，成为了一项真正成熟的技术。在2005年左右闪存已经接近动态随机存储器(DRAM)的市场份额，容量已经从1994年的16Mb增加到现在的4Gb，销售额已达160亿美元，闪存现在已成为非挥发性存储器中最重要的器件。

常规的NROM闪存单元结构如图1所示，P型硅衬底1上的两端分别形成N+掺杂的源端7和漏端2，栅介质层为二氧化硅3/氮化硅4/二氧化硅6的叠层结构(ONO结构)，其中二氧化硅3作为隧穿氧化层，氮化硅4作为电子存储层，二氧化硅6作为阻止氧化层(block oxide)，控制栅为N+掺杂多晶硅5。由于NROM闪存利用沟道热电子注入(Channel Hot Electron Injection CHEI)的局域性特点，并且存储介质层氮化硅是非导体，使得每个NROM单元都可以在源端氮化硅层8和漏端氮化硅层9附近分别存储一位数据，如图1所示，存储密度大大提高，成为非常有发展前途的闪存器件。

NROM闪存采用沟道热电子注入的方式编程，如图2所示，从源端注入沟道的电子在横向电场的作用下加速，在漏端附近具有了较高的动能，被称作热电子。通过碰撞之后有一定数量的电子运动方向变成垂直于沟道，并且能量仍高于Si/SiO2的势垒(3.1eV)，由于在控制栅上加上了高的正向偏压，产生了强的纵向电场，这些电子就穿过了隧穿氧化层，被氮化硅层收集。Si/SiO2的电子势垒为3.1eV，编程时为了使得沟道中的电子获得足够的能量跃过这个势垒，漏端电压至少要大于3.1V，一般为4～5V。电子在发生弹性碰撞并且获得垂直沟道方向的速度之后，还必须有强大的纵向电场，使得电子跃过势垒注入到氮化硅中，因此编程时栅电压也很高，一般为7～9V。

由于便携式电子设备要求越来越高的存储密度，并且无法提供充足的电源，因此低功耗、低工作电压以及可缩小性对于闪存的应用非常重要。但对于NROM闪存来说，Si/SiO2的势垒高度无法降低，需要较高的编程电压，会导致很高的功耗，并且也会影响器件的可缩小性。首先，热电子注入的编程效率很低，通常Ig/Id在10-6左右，为了得到一定的栅注入电流(Ig)，必须消耗106Ig以上的漏电流Id，因此会造成很大的编程功耗。其次，高的编程漏电压(Vd)，会使得和被编程器件具有相同位线的单元有很大的漏电流，增大了功耗，如图3所示。NROM器件的栅叠层(gate stack)ONO等效厚度通常为12～13nm，随着器件尺寸的缩小，如此厚的栅叠层会使得器件的栅控能力严重下降。图3中，对字线i和位线j控制的单元11进行编程，位线j偏置到5V，字线i偏置到8V。但编程过程中，和被选中单元有相同位线j的所有单元10漏端也会被偏置到高电压5V，虽然这些单元的栅电极都接零电位，但由于漏感应势垒降低(DIBL)和表面穿通效应会造成很大的漏电流Ileak，导致消耗很大的额外功耗。第三，高的编程电压会阻碍存储芯片密度的提高。一块闪存芯片包括两个部分：核心存储单元，以及外围微控制电路。外围电路中有很多高电压晶体管来产生核心存储单元编程和擦除所需要的高电压。这些高电压晶体管消耗了很大的面积，现在芯片中外围电路所占的面积已经可以和核心的存储单元相比较。由于操作电压在过去几个技术代并没有明显降低，外围电路的面积缩小要慢于核心存储单元。而且，外围电路为了产生高电压也会消耗大量的功耗。第四，高的操作电压也会直接影响到核心存储阵列的缩小。为了尽量降低存储阵列面积，多晶硅字线越近越好。但当多晶硅字线间距降低之后，会带来越来越严重的电容耦合效应。通常多晶硅字线较长(几十微米)，交叉耦合会非常严重，导致被选中的单元会被误编程。

因此必须提高闪存器件的编程效率，降低编程电压。对于CHEI编程来说，控制栅电压和漏电压互相制约。为了能够有效收集注入的电子，必须有高的纵向电场，因此栅压需要尽量高；同时，在给定的漏电压下，为了得到产生热电子所需的高的横向电场，栅电压又不能太高，否则会影响横向电场对电子的加速。在实际的编程过程中，漏端和控制栅都是接高电压，由于这种折中使得热电子注入的效率较低。另外，热电子的产生和注入都是在漏端附近发生的，产生的热电子有很高的概率被扫到漏端，而不是注入到氮化硅层，使CHEI注入效率比较低。

发明内容

针对上述问题，为了进一步提高编程注入效率、降低编程电压，本发明提出一种新型控制栅结构应用在NROM闪存上，通过栅电极不同区域的功函数不同，从而改变沟道内的横向电场分布，在沟道内部靠近漏端产生一个额外的速度峰值，增加了热电子的注入几率，提高了编程效率，降低编程电压，以及制备这种异质栅NROM闪存的方法

本发明一种闪存存储单元控制栅的实现方法，控制栅由不同材料组成，控制栅的两端材料的功函数低于控制栅的中间部分功函数，即控制栅的两端采用低功函数材料，控制栅的中间部分采用高功函数材料。

针对多晶硅控制栅，其不同区域注入不同类型杂质，靠近两端的控制栅注入N型杂质，形成N+区，中间的控制栅注入P型杂质，形成P+区。控制栅中间P+区，功函数较高，所对应的阈值电压比较高，相对与普通N+注入多晶硅闪存器件来说，这段区域加在栅叠层结构以及沟道的纵向电场比较低，提高了电子在这段沟道内的横向运动速度；控制栅两端N+区域，功函数较低，对应阈值电压也比较低，和常规N+多晶硅栅相比较，加在这部分的纵向电场并没有降低，有利于电子的收集。另外，对于异质栅NROM闪存来说，由于控制栅中间区域P+多晶硅栅的作用，使得这段区域纵向电场减小，横向电场增大。在沟道中P+和N+区域交界处，电子产生了一个额外的速度峰值，也就是电子在没到达漏端时已经被提前加速，产生热电子。由于此时热电子离漏端还有一段距离(N+区域宽)，相对于常规闪存热电子在沟道和漏交界处产生，异质栅闪存的热电子被漏端高电场收集的概率要比常规闪存小很多。而且，提前加速，使得电子在漏端附近(N+区域)有一个较高的平均速度。同时，收集热电子的区域也明显增加，从常规NROM漏端附近很小的区域，增加到异质栅闪存的漏端N+控制栅部分，因此提高了注入效率，在相同注入效率下可以降低编程电压。

一种NROM闪存单元的制备方法包括下列步骤：

(1)备片，器件隔离；

P型衬底，可采用穿通的局部氧化(LOCOS)隔离技术或者浅槽隔离(STI)；

(2)调节阈值注入；

注入硼，注入的能量和剂量取决于需要的阈值大小；

(3)生长隧穿氧化层；

采用热氧化方法制备，质量较高，厚度根据器件设计进行选择；

(4)淀积存储介质层氮化硅；

采用低压气相淀积(LPCVD)方法，厚度根据需要选择；

(5)淀积阻止氧化层；

采用低压气相淀积(LPCVD)的方法，厚度要比隧穿氧化层大；

(6)淀积多晶硅；

采用低压气相淀积(LPCVD)的方法；

(7)多晶硅注入硼；

形成P+控制栅区域，注入的剂量要根据多晶硅的厚度，选择激活之后浓度在5E19cm-3～1E20cm-3之间，这样保证后面注入的砷能够完全补偿所注入的硼，形成反型；

(8)光刻多晶硅栅线条；

光刻之后先不刻蚀多晶硅，对光刻胶进行坚膜，为后面注入做准备；

(9)进行大倾角注入砷；

注入角度选择和垂直方向成30度，分别从栅电极的左和右向多晶硅注入，注入的剂量选择要使得退火之后砷的浓度达到5E20以上，为了补偿先前注入的硼，并形成N+控制栅区域；

(10)刻蚀多晶硅，源漏注入砷，去胶；

以光刻胶为掩膜刻蚀多晶硅栅线条；

(11)快速热退火；

激活注入杂质；

(12)淀积低氧层，并进行退火；

(13)刻蚀引线孔，淀积金属，

(14)合金，并光刻刻蚀金属引线，完成各区引出；

该制备方法工艺简单，和现有的NROM闪存工艺技术完全兼容。选择砷作为控制栅N+区域注入杂质，一个原因是砷在快速热退火激活时扩散速度小(和同是N型掺杂的磷元素相比)，因此可以更加有效控制N+控制栅区域的横向尺寸；另一个原因是在1100℃下，砷在硅中的固溶度最大，能够达到1.7E21，相对来说磷有1.1E21，硼只有2.2E20，这样使得在N+栅区域砷的浓度能够大于先前掺杂的硼的浓度，成为N+多晶硅。

本发明闪存存储单元多晶硅控制栅的N+区与P+区之间可相隔氧化硅层，在多晶硅控制栅上增加一层镍硅，实现多晶硅控制栅N+区与P+区的电学连接。

该闪存存储单元的制备方法如下：

(1)备片，器件隔离；

P型衬底，可采用穿通的局部氧化(LOCOS)隔离技术或者浅槽隔离(STI)；

(2)调节阈值注入；

注入硼，注入的能量和剂量取决于需要的阈值大小；

(3)生长隧穿氧化层；

采用热氧化方法制备，质量较高，厚度根据器件设计进行选择；

(4)淀积存储介质层氮化硅；

采用低压气相淀积(LPCVD)方法，厚度根据需要选择；

(5)淀积阻止氧化层；

采用低压气相淀积(LPCVD)的方法，厚度要比隧穿氧化层大；

(6)淀积多晶硅；

采用低压气相淀积(LPCVD)的方法；

(7)多晶硅注入硼，并激活退火；

大剂量注入硼，使得浓度达到1E20cm-3以上，快速热退火激活；

(8)光刻刻蚀多晶硅，形成栅线条，并去胶；

采用反应离子刻蚀(RIE)多晶硅，需要采用对多晶硅和二氧化硅具有高选择比的RIE设备和条件，使得刻蚀能够停止在阻止氧化层6上面；

(9)湿法腐蚀方法去掉露出的阻止氧化层；

用氢氟酸和水的体积比为1∶100的氢氟酸(HF)溶液湿法腐蚀去掉阻止氧化层，可以增加一块陪片进行检测阻止氧化层是否被完全腐蚀掉；

(10)淀积氧化硅；

形成新的阻止氧化层；

(11)淀积多晶硅，采用在位掺杂砷元素；

采用在位掺杂砷的方法淀积多晶硅；

(12)刻蚀多晶硅，形成多晶硅侧墙；

采用反应离子刻蚀(RIE)，形成侧墙之后，稍微过刻，使得P+多晶硅栅上第

(13)步形成的氧化层也被过刻掉；

(14)LDD注入；

(15)淀积氧化硅并刻蚀，形成氧化硅侧墙；

在多晶硅侧墙外形成第二层侧墙；

(16)源漏注入砷，并激活退火；

(17)溅射淀积金属镍，并退火；

溅射之前需要先用稀释氢氟酸漂20秒左右，去掉表面氧化层，退火条件为450℃30秒；

(18)选择腐蚀去掉多余的镍；

采用硫酸双氧水体积比为4∶1的溶液，120℃煮酸10分钟；

(19)淀积低氧层，并进行退火；

(20)刻蚀引线孔，淀积金属，

(21)合金，并光刻刻蚀金属引线，完成各区引出；

由于第(8)步反应离子刻蚀会对阻止氧化层质量有损伤，因此第(9)步去掉了这层质量已经下降的氧化层，第(10)步重新淀积新的阻止氧化层，并且在控制栅的P+和N+区域之间形成了一层氧化层，有效的隔绝了杂质之间的互相扩散，使得电场突变更加明显，器件性能更好。

第(15)(16)步是通过在多晶硅控制栅上形成镍硅，把不同掺杂区域(N+区域和P+区域)的控制栅电学上连接起来，并在源漏表层形成镍硅，有利于源漏串联电阻的降低。

上述制备方法是在多晶硅控制栅的N+和P+区域之间增加了氧化硅层，并通过在多晶硅控制栅上形成镍硅，把不同掺杂区域(N+区域和P+区域)的控制栅电学上连接起来，使得电场突变更明显，器件性能更好，工艺稍微复杂，但和常规的NROM工艺完全兼容。

器件性能分析：

为了说明上述器件的性能，我们用二维模拟软件ISE(8.0版本)对异质栅NROM闪存进行了模拟，模拟的器件结构如图4所示，模拟中使用的参数如下：沟道长度Lg＝0.5μm；隧穿氧化层厚度TTO＝5nm；氮化硅层厚度TSiN＝5nm；顶层氧化层厚度TBO＝5nm；控制栅中间P+掺杂和整个沟长的比例Lh∶Lg＝0.6，即NU∶P+∶N+＝2∶6∶2；源漏和栅之间的覆盖Loverlap＝20nm；P+栅掺杂浓度NP+＝1E20cm-3；N+栅掺杂浓度NN+＝1E20cm-3；源漏掺杂浓度NS/D＝1E20cm-3；沟道掺杂浓度Nch＝1E17cm-3。并同时模拟了常规的NROM闪存器件进行对比，模拟中使用的参数除了整个控制栅掺杂均为N+之外，完全和异质栅闪存相同。模拟中迁移率模型采用了Doping Dependence、High field saturation、Enormal模型；复合模型采用了SRH、Auger模型；栅电流模型采用了eLucky模型。

图7(a)～(d)横坐标表示沟道的横向位置，其中0.0微米处为沟道的中心位置，±0.25微米处为源漏和沟道的交界处，控制栅的N+P+N+部分以及源漏所对应的位置如图上边长条所示，纵坐标为沟道的静电势。常规闪存和异质栅闪存的偏置条件均为：漏电压Vd为5V，栅电压Vg为7V，衬底和源接地，工作在CHE编程状态。图7(a)(b)(c)的纵坐标所表示的变量(静电势、横向电场、电子速度)均在距沟道表面5nm处截取的。图7(d)纵坐标表示的变量(纵向电场)是在距沟道表面以上1nm处的隧穿氧化层中截取的。图7(a)～(d)中实心方块均表示常规N+栅闪存数据，圆形空心均表示异质栅NROM闪存数据。

栅电极由于功函数差别而导致阈值电压变化，反应在沟道内首先就是静电势的变化。从图7(a)可以看出，由于控制栅P+段栅功函数较大，阈值电压也相应较大，加在栅介质和沟道表面的电压降低，使得沟道表面的电场也降低，表面势比常规N+栅要小。同时，靠近漏端的控制栅N+段功函数和阈值电压与常规N+栅器件相同，这段沟道电势也相同，如图7(a)所示。所以异质栅闪存控制栅P+区域到N+区域随对应的沟道表面势变化要大于常规的N+栅闪存，在P+和N+区域的交界处所对应的沟道内会产生一个电场的峰值。

图7(b)为沟道横向电场分布。从图中可以明显的看出，在异质栅闪存的控制栅掺杂变化的地方(即P+和N+区域交界的地方)有一个明显的电场峰值。在这个电场的作用下，电子很快加速，产生一个速度的峰值，如图7(c)所示。与常规N+栅闪存相比，电子速度在靠近源端的N+区域有一定的下降，但这不影响热电子的产生和注入。电子速度在控制栅P+区所对应的沟道内有略微增加，在控制栅P+区域与漏端N+区域交界的地方有一个很大的提高，会产生大量的热电子，在漏端N+区域注入SiN层。由于电子速度峰值在沟道内部，离漏端有一定的距离，因此相对于常规闪存器件来说，热电子被扫入漏电极的概率大大降低，注入效率有较大的提高。

图7(d)为编程时纵向电场分布的比较。异质栅闪存靠近源端的N+区域纵向电场和常规器件相比没有变化，控制栅P+区域的纵向电场和常规闪存相比有一定的减小，这是功函数差别造成的，由于这段所对应的沟道内电子速度较低，对电子注入没有影响，反而增加了电子横向运动的速度。在靠近漏端的N+区域，纵向电场并没有减小，因此对产生的热电子的收集作用并没有改变。

通过对栅电流的模拟，能够得到CHEI编程时候注入到氮化硅层的电流，假设异质栅闪存和常规闪存器件的氮化硅层完全相同(这完全是合理的，因为氮化硅层是经过相同工艺制备形成的，并且制备氮化硅层前后的工艺完全一样)，即对电子的俘获率(俘获截面)相同，那么栅电流的大小就能够反映器件的编程效率。

图8为Vd＝5V时扫描栅电压(Vg-Vth从0扫到7V)时候的栅电流(Ig)以及注入效率(Ig/Id)随栅压的变化图。从图中也可以看出，在相同的栅压下，异质栅闪存的注入效率明显比常规器件高。

这从图9中可以看的更清楚。图9所示为Vg-Vth＝7V条件下栅电流(Ig)(a)以及注入效率(Ig/Id)(b)随漏电压的变化图。从图9(a)中可以看出，在相同的漏电压(Vd)下，异质栅闪存的栅电流为常规闪存栅电流的7倍左右，即异质栅闪存的注入效率为常规闪存注入效率的7倍。说明异质栅NROM闪存比常规闪存器件注入效率有明显提高，能够使得编程功耗降低。图9(b)中可以看出，常规器件漏电压Vd为5V时所达到的注入效率(Ig/Id)，与异质栅闪存漏电压Vd为4.05V时相同，说明如果要保证一定的注入效率，异质栅闪存所需要的漏电压比常规闪存的漏电压大概下降1V左右。因此能够降低编程电压，使得功耗也随之降低。

上述的分析和结果表明，异质栅NROM闪存和常规闪存相比较，可以改善沟道内静电势的分布，在沟道内产生一个额外的电场速度峰值，由此产生一个额外的速度峰值，并且漏端纵向电场(收集热电子的作用)并没有减小。由此使得编程效率有大约7倍的增加，并且在同样的编程效率下，漏电压可以下降接近1V左右。

附图说明

下面结合附图，对本发明做出详细描述。

图1常规NROM器件结构图

图2NROM器件沟道热电子编程示意图

图3NROM阵列编程时产生漏干扰而带来额外功耗的原理示意图

图4异质栅NROM闪存结构示意图

图5(a)-(d)本发明实施例中方法一的工艺步骤示意图

图6(a)-(h)本发明实施例中方法二的工艺步骤示意图

图7(a)常规闪存和异质栅闪存的沟道静电势分布图

图7(b)常规闪存和异质栅闪存的沟道横向电场分布图

图7(c)常规闪存和异质栅闪存的沟道电子速度分布图

图7(d)常规闪存和异质栅闪存的纵向电场分布图

图8(a)常规闪存和异质栅闪存在漏电压Vd为5V时栅电流随栅压的关系曲线

图8(b)常规闪存和异质栅闪存在漏电压Vd为5V时栅电流和漏电流之比(Ig/Id)随栅压的关系曲线

图9(a)常规闪存和异质栅闪存在栅电压Vg-Vth为7V时栅电流随漏电压的关系曲线

图9(b)常规闪存和异质栅闪存在栅电压Vg-Vth为7V时栅电流和漏电流之比(Ig/Id)随漏电压的关系曲线

图中，相同的标号表示相同的部件：

1——硅衬底(p-掺杂)  2——漏端(N+掺杂)  3——隧穿氧化层  4——氮化硅层  5——N+掺杂多晶硅  6——阻挡氧化层(block oxide)  7——源端(N+掺杂)  8——数据1所存储的位置  9——数据2所存储的位置  10——未被选中的单元  11——被选中的单元  12——P+掺杂多晶硅  13——光刻胶14——LDD区  15——二氧化硅侧墙  16——镍硅。

具体实施方式

以下结合附图详细描述本发明所提供的快闪存储器单元及其制备方法。

实施例一：一种异质栅NROM闪存单元

如图4所示，为本实施例的闪存单元，其中硅衬底1为p-型，漏端2和源端7均为N+掺杂，栅叠层采用隧穿氧化层3/氮化硅层4/阻止氧化层6的结构。控制栅分成三个区域，中间区域为P+掺杂多晶硅12为高功函数材料，两侧靠近源端和漏端均为N+型掺杂多晶硅5为低功函数材料，在本实施例中，靠近源端N+和中间P+掺杂多晶硅以及靠近漏端N+掺杂多晶硅的横向尺寸比例为1∶3∶1。

该异质栅NROM闪存的一种制备方法，如图5所示，以下对该方法进行详细说明：

(1)采用p-型单抛硅衬底1，硅片初始清洗，浅槽隔离或者局部氧化隔离(LOCOS)，氧化形成隧穿氧化层3，厚度为5nm，低压气相淀积(LPCVD)氮化硅4，厚度为5nm，低压气相淀积(LPCVD)阻挡氧化层6，厚度5nm，低压气相淀积多晶硅5，厚度120nm，进行栅注入硼，注入能量为5keV，注入剂量为1E15cm-3，快速热退火900度20秒，激活退火，如图5(a)所示；

(2)光刻形成栅线条，坚膜，以光刻胶13为掩膜版，与垂直硅表面方向成30度角，分别从源端7和漏端2两个方向注入砷，能量为60keV，剂量为1E16，形成N+注入多晶硅区5，如图5(b)所示；

(3)以光刻胶13为掩膜板，反应离子刻蚀(RIE)多晶硅5和栅叠层结构3、4、6，并离子注入砷，能量50keV，剂量5E15，形成源漏，如图5(c)所示；

(4)去胶并激活退火，快速热退火1050度20秒，源漏向沟道方向有一定的扩散，控制栅N+区域也会向P+区域发生少量扩散，但砷扩散速度较慢，不会发生大的改变，如图5(d)所示；

之后的工艺都是常规工艺，淀积低氧层600nm，光刻刻蚀接触孔，采用反应离子刻蚀(RIE)，去胶，淀积金属铝，厚度500nm，光刻刻蚀铝线，采用ICP刻蚀铝，形成互连，RIE刻蚀背面多晶硅及栅叠层结构，背面淀积金属铝，厚度300nm，合金，430度30分钟。

实施例二：一种异质栅NROM闪存单元

本实施例的闪存单元由多晶硅控制栅、源漏区、隧穿氧化层、存储数据的氮化硅层以及阻止氧化层组成，控制栅的不同区域注入不同类型杂质，靠近源端和漏端的控制栅注入N型杂质，形成N+多晶硅控制栅，中间的控制栅注入P型杂质，形成P+多晶硅控制栅。多晶硅控制栅注入N型杂质的N+区与多晶硅控制栅注入P型杂质的P+区之间相隔氧化硅层，以及多晶硅控制栅上增加一层将N+多晶硅控制栅和多晶硅P+区电学连接的镍硅。

该异质栅NROM闪存的制备方法，如图6所示，以下对该方法进行详细说明：

(1)采用p-型单抛硅衬底1，硅片初始清洗，浅槽隔离或者局部氧化隔离(LOCOS)，氧化形成隧穿氧化层3，厚度为5nm，低压气相淀积(LPCVD)氮化硅4，厚度为5nm，低压气相淀积(LPCVD)阻挡氧化层6，厚度5nm，低压气相淀积多晶硅5，厚度120nm，进行栅注入硼，注入能量为5keV，注入剂量为5E15cm-3，快速热退火900度20秒，激活退火，如图6(a)所示；

(2)光刻形成栅线条，以光刻胶为13掩膜，反应离子刻蚀(RIE)多晶硅，需要采用对多晶硅和氧化硅有高的刻蚀选择比的设备和条件，使得刻蚀停止在阻止氧化层表面，如图6(b)所示；

(3)去胶，采用氢氟酸和去离子水体积比为1∶100的稀释氢氟酸腐蚀已经露出的阻止氧化层，腐蚀速率大约为2.3埃每秒，腐蚀时间选择为30秒，稍微过腐蚀一些，阻止氧化层下面是氮化硅，稀释氢氟酸对氮化硅的影响很小；由于露出的阻止氧化层表面已经经过刻蚀，质量下降，因此去掉露出的阻止氧化层，再淀积新的氧化层，能够提高阻止氧化层的质量；如图6(c)所示；

(4)低压气相淀积氧化硅6，厚度为5nm，形成新的阻止氧化层，如图6(d)所示；

(5)低压气相淀积多晶硅，并在位掺杂砷，形成N+多晶硅5，厚度为50nm；也可先淀积多晶硅，再离子注入砷，但在拐角处的多晶硅杂质(砷)很难注入到，有可能使得性能退化；如图6(e)所示；

(6)反应离子刻蚀(RIE)N+多晶硅5，形成多晶硅侧墙，并且过刻蚀一些，保证把P+多晶硅12上表面的氧化硅刻蚀掉，刻蚀栅叠层结构，注入砷，剂量5E13cm-3，能量33keV，形成LDD区14，如图6(f)所示；

(7)低压气相淀积氧化硅50nm，反应离子刻蚀氧化硅，形成氧化硅侧墙15，离子注入砷，剂量5E15cm-3，形成源漏，如图6(g)所示；

(8)用氢氟酸和去离子水体积比为1∶100的稀释氢氟酸漂表面氧化层，时间为50秒，去掉表面氧化层，有利于镍和硅进行反应，同时不会对氧化硅侧墙产生严重影响；稀释氢氟酸腐蚀的另外的作用是，从上向下腐蚀一部分(小于等于10nm)N+多晶硅5和P+多晶硅12之间的氧化层，使得后面形成镍硅的时候能够连上N+多晶硅5和P+多晶硅12；溅射10nm金属镍，在450度30秒的条件下快速热退火形成镍硅，降低源漏和栅淀积的电阻，并且把控制栅的N+多晶硅区域和P+多晶硅区域连接起来；选择腐蚀去掉多余的镍，采用硫酸和双氧水体积比为4比1的溶液，120度10分钟；如图6(h)所示；

之后的工艺都是常规工艺，淀积低氧层600nm，光刻刻蚀接触孔，采用反应离子刻蚀(RIE)，去胶，淀积金属铝，厚度500nm，光刻刻蚀铝线，采用ICP刻蚀铝，形成互连，RIE刻蚀背面多晶硅及栅叠层结构，背面淀积金属铝，厚度300nm，合金，430度30分钟。

实施例二和实施例一相比较，工艺相对复杂一些，但通过控制栅N+区域和P+区域之间的薄氧化层，有效的隔绝了杂质之间的互扩散，使得器件性能更好一些。

以上通过详细实施例描述了本发明所提供的快闪存储器单元及其制备方法，本领域的技术人员应当理解，在不脱离本发明实质的范围内，可以对本发明的器件结构做一定的变形或修改，其制备方法也不限于实施例中所公开的内容。

Claims (10)

1、一种NROM闪存单元控制栅的实现方法，其特征在于：控制栅由不同材料组成，控制栅的两端材料的功函数低于控制栅的中间部分材料的功函数。

2、如权利要求1所述的NROM闪存单元控制栅的实现方法，其特征在于：在多晶硅控制栅的两端注入N型杂质，形成N⁺区，在其中间部分注入P型杂质，形成P⁺区。

3、如权利要求2所述的NROM闪存单元控制栅的实现方法，其特征在于：多晶硅控制栅N⁺区与P⁺区之间相隔氧化硅层，通过在控制栅上增加一层镍硅，实现多晶硅控制栅N⁺区与P⁺区的电学连接。

4、如权利要求2或3所述的NROM闪存单元控制栅的实现方法，其特征在于：靠近源端的多晶硅控制栅N⁺区与多晶硅控制栅P⁺区以及靠近漏端的多晶硅控制栅N⁺区的横向尺寸比例为1∶3∶1。

5、一种NROM闪存单元的制备方法，其步骤包括：

(1)备片，器件隔离；

(2)调节阈值注入硼；

(3)生长隧穿氧化层；

(4)淀积存储介质层氮化硅；

(5)淀积阻止氧化层；

(6)淀积多晶硅；

(7)多晶硅注入P型杂质，形成多晶硅控制栅P⁺区域；

(8)光刻多晶硅栅线条；

(9)进行大倾角注入N型杂质，形成多晶硅控制栅N⁺区域；

(10)刻蚀多晶硅；

(12)快速热退火，激活注入杂质，并进行后续工序。

6、如权利要求2或5所述的方法，其特征在于：注入P型杂质硼，其激活之后浓度在5E19cm^-3～1E20cm^-3之间。

7、如权利要求2或5所述的方法，其特征在于：注入N型杂质砷，其激活之后浓度在5E20cm^-3以上。

8、一种NROM闪存单元的制备方法，其步骤包括：

(1)备片，器件隔离；

(2)调节阈值注入硼；

(3)生长隧穿氧化层；

(4)淀积存储介质层氮化硅；

(5)淀积阻止氧化层；

(6)淀积多晶硅；

(7)多晶硅注入P型杂质，并激活退火，形成多晶硅控制栅P⁺区域；

(8)光刻刻蚀多晶硅，形成栅线条，并去胶；

(9)湿法腐蚀方法去掉露出的阻止氧化层；

(10)淀积氧化硅，形成新的阻止氧化层；

(11)淀积多晶硅，采用在位掺杂注入N型杂质，形成多晶硅控制栅N⁺区域；

(12)刻蚀多晶硅，形成多晶硅侧墙；

(13)LDD注入；

(14)淀积氧化硅并刻蚀，形成氧化硅侧墙；

(15)溅射淀积金属镍，并退火；

(16)选择腐蚀去掉多余的镍；

(17)淀积低氧层，进行退火，并进行后续工序。

9、如权利要求8所述的NROM闪存单元的制备方法，其特征在于：步骤(7)中注入P型硼杂质。

10、如权利要求8或9所述的NROM闪存单元的制备方法，其特征在于：步骤(11)中注入N型砷、磷杂质。

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