CN1839479A - 半导体装置和半导体装置的制造方法 - Google Patents

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    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Abstract

公开了一种半导体装置，其包括具有阻挡特性的绝缘膜侧壁间隔体。该半导体装置包括：形成在半导体基底上的栅氧化物膜和栅极；形成在半导体基底中的源/漏区；以及形成在栅极的侧壁上的第一多层侧壁间隔体。所述第一多层侧壁间隔体具有两层或更多层，并包括氮化物膜作为除最外层以外的层。侧壁间隔体的最外层由氧化物膜或氮氧化合物膜制成，且其底面与所述半导体基底、所述栅氧化物膜或侧壁间隔体的除所述氮化物膜层以外的层接触。该半导体装置还可以包括非易失性存储器的多层栅极结构、和形成在所述多层栅极结构的侧壁上的第二多层侧壁间隔体。所述第二多层侧壁间隔体具有三层或更多层，并包括作为不与所述半导体基底接触的中间层的氮化物膜。

Description

半导体装置和半导体装置的制造方法
技术领域
本发明涉及一种半导体装置和该半导体装置的制造方法，更具体地涉及一种包括具有阻挡(barrier)功能的侧壁间隔体(spacer)的高度集成的半导体装置以及该半导体装置的制造方法。
背景技术
近年来由于微构图的需求而使用了自对准接触(SAC)，因此使用硅氮化物膜的侧壁间隔体。硅氮化物膜是具有阻挡功能的绝缘膜，其能够用作对由硅氧化物膜制成的中间层绝缘膜具有蚀刻选择性的蚀刻阻止件(stopper)。
由于MOSFET的高度集成和小型化，因此装置尺寸减小。随着源/漏区的PN结深变浅，电阻值有变大的趋势。为了减少源/漏区的电阻值，在源/漏区上形成硅化物层是有效的。
图7A至图7E是表示传统的半导体装置制造方法的主要工艺的剖视图。
如图7A所示，通过蚀刻在硅基底11的表面层中形成隔离沟道，并且在该沟道中嵌入绝缘体以形成浅沟道隔离(STI)12。可以利用硅的局部氧化(LOCOS)来代替STI。将由该隔离区限定的有源区的表面热氧化以形成栅氧化物膜13。通过化学气相沉积(CVD)在栅氧化物膜13上沉积多晶硅膜并通过使用抗蚀剂图案(resist pattern)进行蚀刻而以形成栅极14。
在蚀刻栅极14时，使用HBr和Cl2的混合气体作为蚀刻气体，以进行在硅和硅氧化物膜的大大不同的蚀刻速度之间提供高选择比的反应性蚀刻(reactive etching)。该蚀刻提供了比硅的蚀刻速度低很多的硅氧化物膜的蚀刻速度。因此，在蚀刻多晶硅时，栅氧化物膜13只被稍微蚀刻，然后蚀刻就停止了。在有源区的表面上留有栅氧化物膜13的状态下多晶硅膜的蚀刻终止。因此，难以在有源区的表面层中形成损坏。
例如，通过使用经构图的栅极14作为掩模而植入n型杂质离子，从而形成源/漏区的扩展区15。扩展区15形成为具有较浅的结深以防止穿透(punch through)。
如图7B所示，通过CVD沉积硅氮化物膜而覆盖栅极14，并进行回蚀(etch-back)以除去平坦表面上的硅氮化物膜。硅氮化物膜的侧壁间隔体16仅留在栅极14的侧壁上。通过使用CHF3作为主要蚀刻气体，可以在留有栅氧化物膜13的状态下停止蚀刻。因此，可以防止在有源区表面中形成损坏。
如图7C所示，通过使用稀释的氢氟酸溶液而去除在该侧壁间隔体两侧露出的栅氧化物膜13。硅氮化物的侧壁间隔体16不被蚀刻。在这种情况下，不仅去除了露出的栅氧化物膜13，而且使侧壁间隔体16下方的栅氧化物膜13被横向蚀刻并朝向栅极方向缩回。因此，侧壁间隔体16具有了悬垂形状。
如图7D所示，例如通过使用栅极14和侧壁间隔体16作为掩模，植入n型杂质离子以形成具有较深结深的源/漏区17。以上述方式，形成了MOSFET的基本结构。
如图7E所示，在形成源区和漏区17之后，通过溅射在基底表面上沉积能够被硅化的金属，例如Ti和Co。在进行了初次硅化反应并且去除未反应的金属之后，进行二次硅化反应以在源/漏区表面和栅极表面上形成硅化物层18。
通过CVD在基底表面上沉积硅氧化物等的中间层绝缘膜21，以覆盖栅极。贯穿中间层绝缘膜21形成接触孔，并通过溅射形成Ti层和TiN层等，并且通过CVD沉积W层以在接触孔中埋设金属层。去除不必要的金属层以形成导电插接部(plug)22。
如图7C所示，在稀释的氢氟酸溶液处理中，在硅氮化物侧壁间隔体16的下方形成有底切部(undercut)。如果在随后过程中金属进入该底切部并且未被除去而保留下来，则留下的金属会导致短路。如果在底切部中形成硅化物层，则硅化物层的体积会增加从而向侧壁间隔体16施加应力。
日本专利特开平9-162396号公报教授了一种形成源/漏区的方法，并公开了一种层叠的侧壁间隔体结构，其具有覆盖栅绝缘膜和栅极的侧壁的氮化物膜侧壁间隔体、和形成在氮化物侧壁间隔体上的氧化物膜侧壁间隔体，作为栅极的侧壁间隔体。由于氧化物膜侧壁间隔体形成在氮化物膜侧壁间隔体的整个表面上，因此可以认为不会形成上述底切部。然而，由于氮化物膜侧壁间隔体与基底表面接触，因此氮化物膜侧壁间隔体不可避免地向基底施加应力。在对栅极图案进行干蚀刻时，如果也除去栅绝缘膜，则基底表面暴露于蚀刻从而可能被损坏。
闪存装置是非易失性半导体存储装置，其在浮动栅极中以电荷形式存储信息。由于闪存装置具有简单的装置结构，因此闪存装置适于构成大型集成电路装置。
通过向浮动栅极中注入热载流子并通过Fowler-Nordheim隧道效应拉出载流子，而执行闪存装置的信息写/擦除。高压对于闪存装置的这种写/擦除操作是必需的，从而在外围电路中形成用于升高电源电压的升压电路。升压电路中的晶体管需要以高压进行操作。
近来的半导体集成电路通过在同一基底上集成闪存装置和高速逻辑电路而提供了组合功能。构成高速逻辑电路的晶体管需要以低压操作。对于高速操作，理想的是，即使生成漏电流也要使栅绝缘膜变薄。在某些情况下需要低功耗操作的电路。为了低功耗，理想的是，使栅绝缘膜厚到一定程度以减少漏电流。为了满足这些要求，期望在同一半导体基底上形成多种类型的晶体管，它们具有不同的栅绝缘膜厚度并且以多种电源电压进行操作。
闪存单元的保持特性取决于浮动栅极的电荷保持或保留特性。为了改善该保持特性，理想的是用良好质量的绝缘膜来覆盖浮动栅极。通常，由硅膜制成的浮动栅极的下表面被穿隧绝缘膜(tunneling insulatingfilm)覆盖，其上表面被ONO膜覆盖，并且其侧壁被热氧化物膜覆盖。理想的是，该结构的表面被质量良好的硅氮化物膜覆盖。热氧化物膜是具有用于防止所存储的电荷泄漏的阻挡功能的绝缘膜，而硅氮化物膜是具有用于阻止SiH基和水分从外部进入的阻挡功能的绝缘膜。
日本专利特开2003-23114号公报公开了一种用于在同一半导体基底上形成闪存单元、低压操作晶体管和高压操作晶体管的方法。同时在闪存单元的层叠栅极的侧壁和其它晶体管的栅极的侧壁上形成侧壁间隔体。
图8A至图8D示意地表示同时形成闪存单元、低压操作晶体管和高压操作晶体管的半导体装置的制造方法的示例。
如图8A所示，形成有隔离区的硅基底11的表面被热氧化以形成穿隧氧化物膜25。在穿隧氧化物膜25上沉积非晶硅膜26，该非晶硅膜以后用于形成浮动栅。在非晶硅膜26上形成由氧化物膜27a、氮化物膜27b和氧化物膜27c构成的所谓的ONO膜27。通过后面的热处理将非晶硅膜变为多晶硅膜。
通过使用抗蚀剂图案，对ONO膜27和硅膜26进行构图以形成闪存的浮动栅和在该浮动栅上的ONO膜。此时，完全除去了在低压操作晶体管区和高压操作晶体管区中的ONO膜和硅膜。
通过用抗蚀剂掩模覆盖闪存区，通过稀释的氢氟酸溶液而除去形成在晶体管区的表面上的穿隧氧化物膜。除去抗蚀剂图案，并使基底表面热氧化以形成用于高压操作晶体管的较厚的栅氧化物膜13a。
用抗蚀剂掩模覆盖闪存区和高压操作晶体管区，并且除去形成在低压晶体管区的表面上的栅氧化物膜。在除去抗蚀剂图案之后，通过热氧化而生长用于低压操作晶体管的薄的栅氧化物膜13b。这样，在晶体管区中形成薄的氧化物膜和厚的氧化物膜。如果待形成具有三种或更多种不同厚度的栅氧化物膜，则重复相似的处理以首先形成厚的栅氧化物膜而后形成更薄的栅氧化物膜。
之后，在整个基底表面上沉积多晶硅膜28，并通过使用抗蚀剂掩模对其构图以在晶体管区中形成控制栅极28c以及栅极28a和28b。硅膜26和28的表面被热氧化以形成热氧化膜29。通过至少使用这样形成的栅极作为掩模，进行源/漏区的离子植入。例如，在闪存单元区中形成n型区31、32和33，而在晶体管区中形成扩展区15。
如图8B所示，通过低压(LP)CVD在整个基底表面上沉积硅氮化物膜，并回蚀以仅在栅极和层叠栅极的侧壁上留下侧壁间隔体16。
如图8C所示，用光刻胶图案PR覆盖闪存单元区，并在晶体管区中植入离子以形成具有较深结深的源/漏区17。在这种情况下，可以通过抗蚀剂掩模使高压晶体管和低压晶体管分开，以在这两个区域中执行分开的离子植入工艺。
如图8D所示，在形成有栅极和层叠栅极的基底上沉积硅氧化物等的中间层绝缘膜21，并贯穿该中间层绝缘膜形成接触孔。在接触孔中埋设导电层，并除去其不必要的部分以形成导电插头22。
这样，可以形成具有不同栅绝缘膜厚度和不同操作电压的多种类型的闪存单元和晶体管。
理想的是，闪存单元在层叠栅极的侧壁上具有质量良好的热氧化膜、并通过LP-CVD在该热氧化膜上形成良好质量的硅氮化物膜16。为了形成致密且高质量的硅氮化物膜，理想的是在例如700℃或更高的膜形成温度下执行LP-CVD。
在晶体管区中，在通过LP-CVD形成具有阻挡功能的绝缘膜(例如，硅氮化物膜)之前已经形成具有浅结深的扩展区15。当扩展区经受在700℃或更高温度的热处理时，杂质发生热扩散从而可能的是扩展区不能保持期望的形状。
在逻辑电路中，为了降低源/漏区的电阻，期望在硅的表面上形成硅化物层，如图7E所示。在形成硅化物层之前，有必要用稀释的HF溶液清洁基底表面。在这种情况下，如图7A至图7E所示的制造工艺所述，在侧壁间隔体的下方形成侧面蚀刻的凹口，形成了悬垂物。由于形成了悬垂物，因此所述悬垂物会导致短路等。
如上所述，由于在同一半导体基底上形成多种类型的半导体元件并且要使每个半导体元件的特性最优，因此会给其它半导体装置带来不期望的缺点。
专利文献
日本专利公报特开平9-162396
日本专利公报特开2003-23114
发明内容
本发明的一个目的是提供一种半导体装置，其具有由具有阻挡功能的绝缘膜制成的侧壁间隔体并且不具有因形成该侧壁间隔体而导致的缺点。
本发明的另一目的是提供一种半导体装置，其集成有闪存单元、低压操作晶体管和高压操作晶体管，并且不具有因混合形成不同类型的晶体管而导致的缺点。
本发明的又一目的是提供一种适于制造这些半导体装置的半导体装置制造方法。
根据本发明的一个方面，提供了一种半导体装置，其包括：半导体基底；形成在所述半导体基底上的第一栅氧化物膜；形成在所述第一栅氧化物膜上的第一栅极；第一源/漏区，形成在所述半导体基底中所述第一栅极两侧；以及第一层叠侧壁间隔体，其具有两层或更多层并形成在所述第一栅极的侧壁上，所述第一层叠侧壁间隔体包括作为除最外层以外的层的氮化物膜，该最外层由氧化物膜或氮氧化合物膜制成，并具有与所述半导体基底、所述第一栅氧化物膜或除所述氮化物膜以外的侧壁间隔体层接触的底面。
根据本发明的另一方面，提供了一种半导体装置的制造方法，其包括如下步骤：(a)在半导体基底上形成栅绝缘膜；(b)在所述栅绝缘膜上形成导电膜；(c)蚀刻所述导电膜以形成栅极并使所述栅绝缘膜露出；(d)在所述半导体基底的整个表面上沉积相对于所述栅绝缘膜具有蚀刻选择性的第一绝缘膜，并且通过各向异性蚀刻在所述栅极的侧壁上留下第一侧壁间隔体层；(e)蚀刻所述栅绝缘膜以使所述半导体基底的表面露出；(f)在所述半导体基底的整个表面上沉积第二绝缘膜，并通过各向异性蚀刻在所述第一侧壁间隔体的侧壁上留下第二侧壁间隔体；(g)通过所述第一和第二侧壁间隔体植入离子以形成源/漏区；(h)通过使用稀释的氢氟酸溶液使所述半导体基底的表面露出；以及(i)在露出的半导体基底表面上形成硅化物层。
附图说明
图1A至图1E是半导体基底的剖视图，示意地表示根据本发明第一实施例的半导体装置的制造方法。
图2A至图2E是半导体基底的剖视图，示意地表示根据本发明第二实施例的半导体装置的制造方法。
图3A至图3E是半导体基底的剖视图，示意地表示根据本发明第三实施例的半导体装置的制造方法。
图4A至图4E是半导体基底的剖视图，示意地表示根据本发明第四实施例的半导体装置的制造方法。
图5A至图5D是示意地表示闪存单元的结构的平面图和等效电路图。
图6A至图6U是半导体装置的剖视图，示意地表示根据本发明第五实施例的混合安装有闪存单元和其它晶体管的半导体装置的制造工艺。
图7A至图7E是半导体基底的剖视图，示意地表示根据现有技术的半导体装置的制造方法。
图8A至图8D是半导体基底的剖视图，示意地表示根据现有技术的混合地安装有闪存单元和其它晶体管的半导体装置的制造方法。
具体实施方式
下面将参照附图描述本发明的实施例。图1A至图1E是示意地表示根据本发明第一实施例的半导体装置的制造方法的剖视图。
如图1A所示，在例如p型半导体基底11的表面层中形成隔离沟道，在该沟道中埋设隔离膜，并且通过化学机械磨蚀(CMP)除去绝缘膜的不必要部分以形成STI型隔离区12。在800℃至1100℃使由隔离区12限定的各个有源区的表面热氧化，以形成栅绝缘膜13。在半导体基底的表面上沉积多晶硅膜，以覆盖栅氧化物膜13。通过使用光刻胶图案作为掩模，蚀刻多晶硅膜以对栅极14进行构图。
在这种情况下，使用HBr和Cl2的混合气体作为蚀刻气体，以进行硅和硅氧化物膜之间蚀刻速度大大不同的具有高选择性的反应离子蚀刻(RIE)。该蚀刻具有相对于Si很低的硅氧化膜蚀刻速度。因此，在蚀刻多晶硅时，可以仅稍微蚀刻了栅氧化物膜13而停止蚀刻。之后除去抗蚀剂图案。例如通过使用经构图的栅极作为掩模，较浅地植入n型杂质以形成源/漏区的扩展区15。
如图1B所示，沉积硅氮化物膜以覆盖栅极，之后回蚀以仅在栅极14的侧壁上留下硅氮化物膜的侧壁间隔体16。通过主要使用CHF3作为蚀刻气体的反应离子蚀刻(RIE)而进行该蚀刻，而留下栅氧化物膜13。如果对基底的损坏没有问题，则可以蚀刻并除去栅氧化物膜13。
如图1C所示，为了除去留下的栅氧化物膜13或者在已经除去栅氧化物膜的情况下去除形成在基底表面上的固有或天然的氧化物膜，对硅氧化物进行各向同性蚀刻。各向同性蚀刻是损害较小的蚀刻方法，并且可以通过使用稀释的氢氟酸溶液或下游干蚀刻来进行。由于各向同性蚀刻还沿着横向进展，因此在侧壁间隔体16下方的栅绝缘膜13缩回。这样，在侧壁间隔体16的下方形成底切部。
如图1D所示，通过使用四乙基原硅酸盐(TEOS)在基底的整个表面上沉积硅氧化物膜23。硅氧化物膜23沉积在基底的整个表面上，也掩埋了底切部。主要使用CF4作为蚀刻气体通过RIE来进行各向异性蚀刻。除去在平坦表面上的硅氧化物膜，以形成覆盖硅氮化物膜的侧壁间隔体16的侧表面并掩埋底切部的、硅氧化物膜的侧壁间隔体23。
在硅化工艺之前，用稀释的氢氟酸溶液除去在半导体基底11的表面上和栅极14的表面上的硅氧化物膜，以露出清洁表面。由于侧壁间隔体的整个侧表面由TEOS硅氧化物膜制成，因此蚀刻速度一致且不会形成底切部。因此可以防止不期望的短路和应力。
如图1E所示，通过溅射在半导体基底的表面上形成厚度例如为大约30nm的能够被硅化的金属层，例如Co层和Ti层。例如在550℃下通过快速热退火(RTA)进行初次硅化反应达30秒，以在Si和金属之间进行初次硅化反应。在除去未反应的金属层之后，例如在800℃下通过RTA进行二次硅化反应达30秒，以形成硅化物层18。
由于可以形成没有底切部的硅化物层并形成包括硅氮化物膜的侧壁间隔体，因此可以执行如图7E所示的自对准接触(SAC)工艺。
图2A至图2E是示意地表示根据本发明第二实施例的半导体装置的制造方法的剖视图。
图2A和图2B表示与图1A和图1B所示相同的结构，并且这些结构可以通过相同的工艺而制成。
如图2C所示，形成TEOS硅氧化物的侧壁间隔体23，覆盖硅氮化物的侧壁间隔体16。TEOS硅氧化物膜具有比热氧化膜的蚀刻速度快的蚀刻速度。在形成侧壁间隔体23时，进行控制蚀刻以留下栅氧化物膜13。
如图2D所示，为了硅化反应，通过使用稀释的氢氟酸溶液使基底11和栅极14的表面露出。在该蚀刻中，TEOS硅氧化物膜23具有比经热氧化的栅氧化物膜13的蚀刻速度快的蚀刻速度。因此，当同时蚀刻栅氧化物膜13和TEOS硅氧化物膜23时，对栅氧化物膜13的蚀刻被延迟从而即使形成突起也不会形成底切部。
如图2E所示，与第一实施例相似，在露出的硅表面上形成有硅化物层18。
根据该实施例，栅氧化物膜在比侧壁间隔体低的区域中露出。然而，由于侧壁间隔体的最外层由蚀刻速度比栅氧化物膜的蚀刻速度快的硅氧化物膜制成，因此不会形成底切部。侧壁间隔体包含有硅氮化物膜，从而可以执行SAC处理。硅氮化物膜并不与基底表面接触，从而防止施加过度的应力。
图3A至图3E是示意地表示根据本发明第三实施例的半导体装置的制造方法的剖视图。
图3A表示与图1A所示的相同的结构，并且该结构可以通过相同的工艺而制成。
如图3B所示，连续地沉积由TEOS制成的硅氧化物膜和硅氮化物膜，覆盖栅极14，并回蚀以形成层叠的侧壁间隔体，其由覆盖栅极14的侧壁的硅氧化物膜24和在硅氧化物膜24上的硅氮化物膜16制成。可以使用通过热氧化形成的硅氧化物膜而不使用TEOS硅氧化物膜。在形成侧壁间隔体时，通过主要使用CHF3气体作为蚀刻气体来蚀刻硅氮化物膜，并且通过主要使用CF4气体作为蚀刻气体而蚀刻硅氧化物膜。如果要留下栅氧化物膜2，则进行时间受限的控制蚀刻。
如图3C所示，通过使用稀释的氢氟酸溶液除去在硅表面上的栅氧化物膜或者固有或天然的氧化物膜，露出有源区的表面。由于蚀刻了基底表面上的硅氧化物膜、栅氧化物膜13和侧壁间隔体的硅氧化物膜24，因此在硅氮化物侧壁间隔体16的下方形成底切部。
如图3D所示，沉积TEOS的硅氧化物膜并回蚀以形成侧壁间隔体23。侧壁间隔体23掩埋硅氮化物膜的侧壁间隔体下方的底切部，以形成没有底切部的外表面。
如图3E所示，与上述实施例相似，在露出的硅表面上形成硅化物层18。
根据该实施例，侧壁间隔体由包括硅氧化物膜、硅氮化物膜和硅氧化物膜的三层制成，并且最外部的侧壁间隔体23到达基底表面。因此，可以防止在形成硅化物层之前的稀释的氢氟酸清洗工艺形成底切部。由于侧壁间隔体包含硅氮化物膜，因此可以执行SAC工艺。硅氮化物膜并不接触基底表面，从而可以防止施加过度的应力。
图4A至图4E是示意地表示根据本发明第四实施例的半导体装置制造方法的剖视图。
图4A表示与图1A所示相同的结构，并且该结构可以通过相同的工艺制成。
如图4B所示，与第三实施例相似，沉积硅氧化物膜24和硅氮化物膜16的叠层，覆盖栅极14，并且对硅氮化物膜16进行回蚀。通过主要使用CHF3作为蚀刻气体进行具有合适的选择性的RIE，形成硅氮化物膜16的侧壁间隔体并留有下方的硅氧化物膜24。
如图4C所示，在整个基底表面上沉积硅氧化物膜23，并回蚀以除去平坦表面上的硅氧化物膜23和24。因此在栅极14的侧壁上形成侧壁间隔体，每个侧壁间隔体都具有硅氧化物膜24、硅氮化物膜16和硅氧化物膜23的三层层叠结构。呈弯曲形状或L形状的第一硅氧化物膜24形成在栅氧化物膜13的上表面上和栅极14的侧壁上，并且由硅氮化物膜16和硅氧化物膜23的叠层制成的侧壁间隔体形成在弯曲的第一硅氧化物膜上。在该阶段，执行离子植入以形成源/漏区17。
如图4D所示，除去存在于硅基底表面上的栅氧化物膜或者固有或天然的氧化物膜以露出清洁的基底表面。尽管露出了栅氧化物膜的侧表面，但是栅氧化物膜具有低于硅氧化物膜23的蚀刻速度的蚀刻速度，从而不会形成底切部。
如图4E所示，进行与图1E所示的类似的硅化反应，以在露出的硅表面上形成硅化物层18。在硅表面上形成低电阻的硅化物层而没有底切部，从而可以降低电极区的电阻。
在该实施例中，尽管在侧壁间隔体的侧面上露出了栅氧化物膜和栅氧化物膜上的硅氧化物，但是栅氧化物膜的蚀刻速度比上面的硅氧化物膜的低，因而侧面蚀刻被抑制从而可防止形成底切部。由于侧壁间隔体包含硅氮化物膜，即具有阻挡功能的绝缘膜，因此可以执行蚀刻中间层绝缘膜的SAC处理。硅氮化物膜不到达基底表面，从而可以防止施加过度的应力。
下面将描述混合地安装有闪存、用于逻辑电路的存储器、闪存驱动高压晶体管等的半导体装置的实施例。
图5A和图5B是表示NOR型闪存的结构的平面图和等效电路图。如图5A所示，在半导体基底中形成有隔离区ISO以限定有源区AR。在有源区AR上形成穿隧氧化物膜，并且在整个基底表面上沉积作为浮动栅的非晶硅膜和ONO膜，并与有源区AR的形状一致地对其进行构图。之后，沉积多晶硅膜作为控制栅，并沿着与浮动栅垂直的方向进行构图，并且对露出的下方的ONO膜和浮动栅进行构图。进行用于源/漏区的离子植入以形成闪存的基本结构。沿着与有源区AR交叉的方向形成源极线SL且其与源区连接。沿着有源区的方向在中间层绝缘膜上形成位线BL，且其与漏区连接。
如图5B所示，均具有浮动栅FG和控制栅CG的各闪存单元MC与公用位线BL和分开的源极线连接，从而可以独立地读取各闪存。
图5C和图5D是表示NAND型闪存的结构的平面图和等效电路图。如图5C所示，形成隔离区ISO以与图5A类似地沿着图5C中的垂直方向限定有源区AR。沿着有源区AR的方向形成浮动栅FG，并沿着与浮动栅的方向交叉的方向形成控制栅CG，并且与下方的浮动栅FG一起被构图。
如图5D所示，多个闪存单元MC串联连接并通过选择门SG与读电路连接。向选择门SG施加导通电压，向单元施加根据累积电荷而接通/关闭该单元的读电压，并向其它闪存单元MC施加导通电压以强迫地接通这些单元。这样，可以通过多个晶体管读取存储单元的存储状态。
下面将以示例的方式参照沿着图5A中的线X-X′截取的剖视图来描述闪存单元。显然可以通过相似的工艺制造NAND型闪存。
如图6A所示，通过在800℃至1000℃下进行热氧化，在半导体基底11的有源区的表面上形成厚度为8nm至10nm的穿隧氧化物膜25。在附图中，左侧区是其中形成有闪存的存储区，中央区是其中形成有低压操作晶体管的逻辑电路区，而右侧区是其中形成有高压操作晶体管的外围电路区。可以在逻辑电路区中形成有具有不同栅氧化物膜厚度的多种类型的晶体管。各区域由例如STI的隔离区限定。尽管穿隧氧化物膜不必形成在晶体管区中，但是当基底表面经受热氧化时同时形成穿隧氧化物膜。
如图6B所示，在大约500℃下通过CVD在穿隧氧化物膜25上沉积掺杂的非晶硅膜，其具有80nm至120nm的厚度和大约5E19(5×1019)cm-3的P浓度，并且在该掺杂的非晶硅膜上形成ONO膜27。在后面的热处理中，掺杂的非晶硅膜变为多晶硅膜。
如图6C所示，ONO膜由硅氧化物膜27a、硅氮化物膜27b和硅氧化物膜27c的叠层制成。首先，在750℃或更高(例如，800℃)的基底温度下通过高温CVD，在非晶硅膜27上沉积厚度为5nm至10nm的硅氧化物膜27a。在例如700℃或更高的温度下通过低压CVD，在硅氧化物膜27a上沉积厚度为5nm至10nm的硅氮化物膜27b。在950℃使硅氮化物膜27b的表面热氧化，以形成厚度为3nm至10nm的热氧化的硅膜27c。
这样形成的ONO膜27具有优良的漏电流防止功能。尽管采用了700℃或更高的膜形成温度，但是这不会带来问题，因为在晶体管区中还没有形成扩散区。
如图6D所示，在用抗蚀剂图案PR1覆盖了闪存区之后，除去低压操作晶体管区和高压操作晶体管区中的ONO膜27、硅膜26和穿隧氧化物膜25。也除去在隔离区上的这些膜。为了不损坏基底表面，使用稀释的HF溶液通过湿蚀刻除去穿隧氧化物膜25。
如图6E所示，通过在800℃至1100℃下进行热氧化而在基底11的表面上形成硅氧化物膜13a，膜13a具有适于高压晶体管的栅氧化物膜的10nm至50nm的厚度。还在低压操作晶体管区中形成相似的硅氧化物膜。在闪存单元区中氧化不会进行，因为其由ONO膜27覆盖。
如图6F所示，形成抗蚀剂掩模PR2，覆盖闪存单元区和高压操作晶体管区，并且通过使用稀释的氢氟酸溶液而除去低压操作晶体管区中的硅氧化物膜13a。
如图6G所示，通过在800℃至1100℃进行热氧化在低压操作晶体管区的表面上形成厚度为1nm至10nm的栅氧化物膜13b。这样，在低压操作晶体管区中形成薄的栅氧化物膜，并在高压操作晶体管区中形成厚的栅氧化物膜。晶体管的栅氧化物膜可以由硅氮氧化物而不是硅氧化物制成。
如图6H所示，通过在例如620℃的基底温度进行CVD而在基底表面上沉积厚度为80nm至250nm的多晶硅膜28。在后面的工艺中对该多晶硅膜28进行构图，以形成闪存单元的控制栅极和晶体管区中的栅极。
通过在例如400℃的基底温度进行等离子体CVD而在多晶硅膜28上形成厚度为10nm至25nm的硅氮化物膜34。可以通过等离子体CVD形成热硅氮化物膜或硅氮氧化物膜。如果硅氮化物膜用作用于热氧化和离子植入的蚀刻阻止件和掩模，则其不必高度致密并具有高质量。
如图6I所示，在硅氮化物膜34上形成抗蚀剂图案PR3，其具有闪存单元的层叠的栅结构图案，并覆盖低压操作晶体管区和高压操作晶体管区。通过使用该抗蚀剂图案PR3作为掩模而蚀刻等离子体硅氮化物膜34、多晶硅膜28、ONO膜27和硅膜26。在闪存单元区中对硅膜的浮动栅极26、ONO膜27、控制栅极28c和等离子体硅氮化物膜34进行构图。之后除去抗蚀剂图案PR3。
如图6J所示，通过在800℃至900℃进行热氧化而在闪存单元的硅膜的侧面上形成厚度为1nm至5nm的保护氧化物膜35。热氧化膜是对载流子泄漏具有高阻挡功能的绝缘膜。因为硅氮化物膜34覆盖了多晶硅膜28，所以在低压操作晶体管区和高压操作晶体管区中热氧化不会进行。
如图6K所示，形成抗蚀剂图案PR4，覆盖闪存单元的栅极的一侧以及低压操作晶体管区和高压操作晶体管区。例如，在50keV至80keV的加速能和1×1014cm-2至5×1014cm-2的投入量(dose)的条件下，将P+离子植入在抗蚀剂图案PR4的开口露出的区域中，从而形成n型漏极区31。另外，在30keV至50keV的加速能和1×1015cm-2至6×1015cm-2的投入量的条件下，植入As+离子以形成扩散区32。之后除去抗蚀剂图案PR4。
如图6L所示，形成抗蚀剂图案PR5覆盖低压操作晶体管区和高压操作晶体管区。在20keV至60keV的加速能和5×1014cm-2至3×1015cm-2的投入量的条件下，将As+离子植入闪存区中，以提高扩散区32的浓度并在另一侧形成源极扩散区33。之后除去抗蚀剂图案PR5。
如图6M所示，在600℃的基底温度下沉积TEOS硅氧化物膜36，而后通过在0.8托(torr)和800℃的基底温度下进行低压(LP)CVD而沉积硅氮化物膜37。通过LP-CVD形成的硅氮化物膜是高度致密且高质量的绝缘膜，其具有针对水分和SiH基的高阻挡功能。分别通过主要使用CHF3作为蚀刻气体的各向异性蚀刻和主要使用CF4作为蚀刻气体的各向异性蚀刻而除去LP-CVD硅氮化物膜和TEOS硅氧化物膜，以在层叠的栅极的侧壁上形成侧壁间隔体，其由硅氧化物膜36和硅氮化物膜37的叠层制成。可以省略TEOS硅氧化物膜36。
如图6N所示，通过主要使用CF4作为蚀刻气体而进一步进行各向异性蚀刻来蚀刻硅氮化物膜34。也蚀刻硅氮化物的侧壁间隔体37的上部。也蚀刻在晶体管区中的硅氮化物膜34，并使硅膜28露出。
如果没有形成硅氧化物膜36，则可以连续地进行硅氮化物膜37和34的蚀刻。
如图60所示，形成抗蚀剂图案PR6，其在晶体管区中具有栅极图案并覆盖闪存区。通过使用抗蚀剂图案PR6作为掩模，蚀刻多晶硅膜28以形成栅极28a和28b。由于除去了硅氮化物膜34，因此待蚀刻的层只有硅层从而高精度蚀刻变得容易。之后除去抗蚀剂图案PR6。
如图6P所示，形成抗蚀剂图案PR7，覆盖闪存区和高压操作晶体管区，并且在低压操作晶体管区中植入n型杂质离子以形成源/漏区的扩展区41。之后除去抗蚀剂图案PR7。
如图6Q所示，形成抗蚀剂图案PR8，覆盖闪存单元区和低压操作晶体管区。通过在高压操作晶体管区中植入n型杂质离子而形成轻度掺杂的漏极(LDD)区42。之后除去抗蚀剂图案PR8。如果满足所述条件，则可以通过相同的离子植入工艺形成扩展区和LDD区，而不用区分低压操作晶体管区和高压操作晶体管区。
如图6R所示，在600℃的基底温度下在整个基底表面上沉积厚度为80nm至150nm的TEOS硅氧化物膜44，并回蚀以除去平坦表面上的硅氧化物膜。在闪存单元区中的层叠栅极的侧壁上形成硅氧化物的侧壁间隔体44c，而在低压操作晶体管区和高压操作晶体管区中的栅极28b和28a的侧壁上形成硅氧化物的侧壁间隔体44b和44a。
如图6S所示，在所有有源区中植入n型杂质离子以形成源/漏区46。
如果要形成CMOS电路，则p沟道区和n沟道区由抗蚀剂图案分开，并植入n型和p型杂质离子。
如图6T所示，用稀释的氢氟酸溶液清洗基底表面和栅极表面，以除去天然氧化物膜等，之后通过溅射沉积厚度大约为30nm的能够硅化的金属层(例如Ti和Co)。如果需要，则进一步沉积TiN层并例如在500℃下进行退火达30秒，以形成最初的硅化物层。在除去未反应的金属层等之后，例如在800℃下进行二次退火达30秒以形成具有低电阻的硅化物层18。
硅氮化物层并没有露出在侧壁间隔体的表面上，而栅氧化物膜和TEOS硅氧化物膜露出与基底接触。因此，不会形成底切部并且不会有短路、应力等问题。
如图6U所示，沉积中间层绝缘膜21覆盖栅极结构，并且如果需要则使其表面平坦化。贯穿中间层绝缘膜21形成接触孔，并且在形成Ti层、TiN层等之后，沉积W层以掩埋接触孔，并除去不必要的部分以形成W插头22。这样，形成了混合地集成有多种类型的半导体元件的半导体装置。如果需要，则形成上层布线以形成多层布线结构。半导体装置的通用技术可以采用各种已知的技术(例如，参见美国专利No.6,492,734和6,500,710，它们的全部内容通过引用结合于此)。
已经结合实施例描述了本发明。本发明并不限于此。例如对于本领域技术人员显而易见的是，可以进行其它各种修改、改进、组合等。
工业实用性
本发明可应用于半导体装置。本发明可应用于混合地安装有多种类型的半导体装置的半导体集成电路装置。

Claims (21)

1、一种半导体装置，包括：
半导体基底；
形成在所述半导体基底上的第一栅氧化物膜；
形成在所述第一栅氧化物膜上的第一栅极；
第一源/漏区，形成在所述半导体基底中所述第一栅极的两侧；以及
第一层叠侧壁间隔体，其具有两层或更多层并形成在所述第一栅极的侧壁上，所述第一层叠侧壁间隔体包括作为除最外层以外的层的氮化物膜，所述最外层由氧化物膜或氮氧化物膜制成，并具有与所述半导体基底、所述第一栅氧化物膜或除所述氮化物膜以外的侧壁间隔体层接触的底面。
2、根据权利要求1所述的半导体装置，还包括形成在所述第一源/漏区上的第一硅化物层。
3、根据权利要求2所述的半导体装置，其中所述第一硅化物层是硅化钴层。
4、根据权利要求1所述的半导体装置，其中所述第一层叠侧壁间隔体的最外层覆盖所述第一栅氧化物膜的侧壁，并直接与所述半导体基底接触。
5、根据权利要求1所述的半导体装置，其中所述第一层叠侧壁间隔体的最外层的底部与所述第一栅氧化物膜接触，并且所述氧化物膜具有比所述第一栅氧化物膜的蚀刻速度快的蚀刻速度。
6、根据权利要求1所述的半导体装置，其中所述氮化物膜是所述第一层叠侧壁间隔体的中间层，并且所述第一层叠侧壁间隔体包括形成在所述氮化物膜与所述第一栅极之间以及在所述氮化物膜与所述第一栅氧化物膜之间的氧化物膜或氮氧化物膜。
7、根据权利要求6所述的半导体装置，其中所述第一侧壁间隔体的最外层覆盖所述第一栅氧化物膜的侧壁，并直接与所述半导体基底接触。
8、根据权利要求6所述的半导体装置，其中所述第一侧壁间隔体的最外层具有与所述第一栅氧化物膜接触的底部，所述氧化物膜具有比所述第一栅氧化物膜的蚀刻速度快的蚀刻速度。
9、根据权利要求1所述的半导体装置，还包括：
形成在所述半导体基底上的层叠栅极结构，其包括：形成在所述半导体基底上的穿隧绝缘膜、形成在所述穿隧绝缘膜上的浮动栅极、形成在所述浮动栅极上的绝缘膜、和形成在所述绝缘膜上的控制栅极；
第二源/漏区，形成在所述半导体基底中所述层叠栅极结构的两侧；以及
具有三层或更多层的第二层叠侧壁间隔体，其形成在所述层叠栅极结构的侧壁上并包括氮化物膜作为不与所述半导体基底接触的中间层。
10、根据权利要求9所述的半导体装置，其中所述第二层叠侧壁间隔体包括热氧化层作为最内层。
11、根据权利要求9所述的半导体装置，其中所述第二层叠侧壁间隔体包括氧化物膜或氮氧化物膜作为最外层，所述最外层的底部与所述半导体基底接触。
12、一种半导体装置，包括：
半导体基底；
形成在所述半导体基底上的第一栅氧化物膜；
形成在所述第一栅氧化物膜上的第一栅极；
第一源/漏区，形成在所述半导体基底中所述第一栅极的两侧；
形成在所述第一栅极的侧壁上的第一层叠侧壁间隔体；
层叠栅极结构，形成在所述半导体基底上，包括：形成在所述半导体基底上的穿隧绝缘膜、形成在所述穿隧绝缘膜上的浮动栅极、形成在所述浮动栅极上的绝缘膜；和形成在所述绝缘膜上的控制栅极；
第二源/漏区，形成在所述半导体基底中所述层叠栅极结构的两侧；以及
具有三层或更多层的第二侧壁间隔体，形成在所述层叠栅极结构的侧壁上，并包括作为不与所述半导体基底接触的中间层的氮化物膜，并且最外部的侧壁间隔体层直接与所述半导体基底接触。
13、根据权利要求12所述的半导体装置，其中所述第一侧壁间隔体由与所述第二侧壁间隔体的最外部侧壁间隔体层相同的层构成。
14、根据权利要求12所述的半导体装置，其中所述第一侧壁间隔体是具有两层或更多层的层叠侧壁间隔体，所述第一侧壁间隔体包括作为除最外层以外的层的氮化物层，该最外层由氧化物膜或氮氧化合物膜制成，并具有与所述半导体基底、所述第一栅氧化物膜或除所述氮化物膜以外的侧壁间隔体层接触的底面。
15、根据权利要求12所述的半导体装置，其中作为所述第二侧壁间隔体的中间层的氮化物膜是通过LP-CVD形成的硅氮化物膜。
16、一种半导体装置的制造方法，包括如下步骤：
(a)在半导体基底上形成栅绝缘膜；
(b)在所述栅绝缘膜上形成导电膜；
(c)蚀刻所述导电膜以形成栅极并使所述栅绝缘膜露出；
(d)在所述半导体基底的整个表面上沉积相对于所述栅绝缘膜具有蚀刻选择性的第一绝缘膜，并且通过各向异性蚀刻在所述栅极的侧壁上留下第一侧壁间隔体层；
(e)蚀刻所述栅绝缘膜以使所述半导体基底的表面露出；
(f)在所述半导体基底的整个表面上沉积第二绝缘膜，并通过各向异性蚀刻在所述第一侧壁间隔体的侧壁上留下第二侧壁间隔体；
(g)通过所述第一和第二侧壁间隔体植入离子以形成源/漏区；
(h)通过使用稀释的氢氟酸溶液使所述半导体基底的表面露出；以及
(i)在暴出的半导体基底表面上形成硅化物层。
17、根据权利要求16所述的半导体装置的制造方法，还包括以下步骤：
(j)在所述步骤(c)和(d)之间，在所述半导体基底的整个表面上沉积第三绝缘层，
其中所述步骤(d)对所述第一和第三绝缘层进行各向异性蚀刻。
18、一种半导体装置的制造方法，包括如下步骤：
(a)在半导体基底上形成栅绝缘膜；
(b)在所述栅绝缘膜上形成导电膜；
(c)蚀刻所述导电膜以形成栅极并使所述栅绝缘膜露出；
(d)在所述半导体基底的整个表面上沉积相对于所述栅绝缘膜具有蚀刻选择性的第一绝缘膜，并且通过各向异性蚀刻在所述栅极的侧壁上留下第一侧壁间隔体层；
(e)在所述半导体基底的整个表面上沉积蚀刻速度比所述栅绝缘膜的蚀刻速度快的第二绝缘膜，并且通过各向异性蚀刻在所述第一侧壁间隔体的侧壁上留下第二侧壁间隔体层；
(f)蚀刻所述栅绝缘膜以使所述半导体基底的表面露出；
(g)通过所述第一和第二侧壁间隔体植入离子以形成源/漏区；
(h)通过使用稀释的氢氟酸溶液使所述半导体基底的表面露出；以及
(i)在露出的半导体基底表面上形成硅化物层。
19、根据权利要求18所述的半导体装置的制造方法，还包括以下步骤：
(j)在所述步骤(c)和(d)之间，在所述半导体基底的整个表面上沉积第三绝缘层，
其中所述步骤(d)对所述第一和第三绝缘层进行各向异性蚀刻。
20、一种半导体装置的制造方法，包括如下步骤：
(a)在半导体基底的一区域上形成穿隧绝缘膜、浮动栅极膜和绝缘膜，并对所述绝缘膜、所述浮动栅极膜和所述穿隧绝缘膜进行构图，以形成浮动栅极结构；
(b)在所述半导体基底的另一区域上形成栅绝缘膜；
(c)沉积导电膜和蚀刻阻止膜，以覆盖所述浮动栅极结构和所述栅绝缘膜；
(d)蚀刻所述蚀刻阻止膜和所述导电膜，以形成非易失性存储器的层叠栅极结构；
(e)在所述层叠栅极结构的侧壁上形成防漏第一绝缘膜；
(f)通过LP-CVD沉积硅氮化物膜，以覆盖所述防漏第一绝缘膜，并且通过各向异性蚀刻在所述层叠栅极结构的侧壁上留下第一侧壁间隔体；
(g)除去所述蚀刻阻止膜；
(h)对在所述另一区域中的所述导电膜进行构图，以形成栅极结构；
(i)在所述半导体基底的整个表面上沉积第二绝缘膜，并通过各向异性蚀刻在所述层叠栅极结构和所述栅极结构的侧壁上留下第二侧壁间隔体；
(j)通过使用稀释的氢氟酸溶液使所述半导体基底的表面露出；以及
(k)在露出的半导体基底表面上形成硅化物层。
21、根据权利要求20所述的半导体装置的制造方法，其中所述步骤(j)形成层叠侧壁间隔体，所述层叠侧壁间隔体包括硅氮化物膜作为中间层。
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