JP2000091265A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 微細化してもコンタクト接触面積を確保す
る。 【解決手段】 ゲ−ト電極４の側壁にエッチングストッ
パ−となる窒化膜６を形成後、その外側にＬＤＤ構造用
のサイドウォ−ル７を設け、サイドウォ−ル７も含めて
エッチングしてコンタクトホ−ル１１を形成する。
る。 【解決手段】 ゲ−ト電極４の側壁にエッチングストッ
パ−となる窒化膜６を形成後、その外側にＬＤＤ構造用
のサイドウォ−ル７を設け、サイドウォ−ル７も含めて
エッチングしてコンタクトホ−ル１１を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート電極の側壁
に形成される酸化膜からなるサイドウォールを含めエッ
チングしてコンタクトホールを形成するようにした半導
体装置およびその製造方法に関する。
に形成される酸化膜からなるサイドウォールを含めエッ
チングしてコンタクトホールを形成するようにした半導
体装置およびその製造方法に関する。
【０００２】
【従来の技術】半導体装置の微細化に伴い、フォトリソ
グラフィー工程でのマスクの位置合わせ精度の向上が望
まれている。マスクの位置合わせズレによる不良対策の
一つとして、ＳＡＣ(Self-Aligned-Contact)という技術
がある。このような技術は、例えば特開平３−２１０３
０号公報に示されるように、コンタクト形成の層間絶縁
膜に酸化膜とエッチングの選択比が大きくとれる特徴を
有する窒化膜を用いることでマスク合わせマージンを不
要とするものである。
グラフィー工程でのマスクの位置合わせ精度の向上が望
まれている。マスクの位置合わせズレによる不良対策の
一つとして、ＳＡＣ(Self-Aligned-Contact)という技術
がある。このような技術は、例えば特開平３−２１０３
０号公報に示されるように、コンタクト形成の層間絶縁
膜に酸化膜とエッチングの選択比が大きくとれる特徴を
有する窒化膜を用いることでマスク合わせマージンを不
要とするものである。
【０００３】すなわち、図７に示すように、シリコン基
板１を選択的に酸化し、素子分離酸化膜２ａを形成した
後、ゲート絶縁膜３、ゲート電極４、酸化膜５ａを形成
し、その上にレジスト６ａを選択的に形成する。次に図
８に示すように、レジスト６ａをマスクとして酸化膜５
ａ、ゲート電極４、ゲート絶縁膜３を選択的にエッチン
グする。その後、イオン注入を用いてｎ-層７ａを形成
する。次に図９に示すように、レジスト６ａを除去した
後、酸化膜のサイドウォール８ａを形成し、イオン注入
を用いて、ＬＤＤトランジスタのソース・ドレイン領域
のｎ+層９ａを形成する。次にチッ化シリコン膜１０ａ
を主面に形成する。次に図１０に示すように、層間絶縁
膜１１ａを形成した後、レジスト１２ａをフォトリソグ
ラフィー工程を用いて選択的に形成する。
板１を選択的に酸化し、素子分離酸化膜２ａを形成した
後、ゲート絶縁膜３、ゲート電極４、酸化膜５ａを形成
し、その上にレジスト６ａを選択的に形成する。次に図
８に示すように、レジスト６ａをマスクとして酸化膜５
ａ、ゲート電極４、ゲート絶縁膜３を選択的にエッチン
グする。その後、イオン注入を用いてｎ-層７ａを形成
する。次に図９に示すように、レジスト６ａを除去した
後、酸化膜のサイドウォール８ａを形成し、イオン注入
を用いて、ＬＤＤトランジスタのソース・ドレイン領域
のｎ+層９ａを形成する。次にチッ化シリコン膜１０ａ
を主面に形成する。次に図１０に示すように、層間絶縁
膜１１ａを形成した後、レジスト１２ａをフォトリソグ
ラフィー工程を用いて選択的に形成する。
【０００４】次に図１１に示すように、レジスト１２ａ
をマスクとして、層間絶縁膜１１ａエッチングした後、
チッ化シリコン膜１０ａを選択的にエッチングすること
で、コンタクトを形成する。レシスト１２ａを除去した
後、図１２に示すようにＡＬ配線１３ａを形成する。
をマスクとして、層間絶縁膜１１ａエッチングした後、
チッ化シリコン膜１０ａを選択的にエッチングすること
で、コンタクトを形成する。レシスト１２ａを除去した
後、図１２に示すようにＡＬ配線１３ａを形成する。
【０００５】
【発明が解決しようとする課題】ところが、上述した先
行技術では、コンタクトの接触面積がゲ−ト電極４の間
隔と酸化膜のサイドウォ−ル８ａの幅によって決定され
るため、微細化によりゲ−ト電極４の間隔がさらに小さ
くなった場合、コンタクト接触面積（図１２の符号ｓで
示す領域の面積）が小さくなり、コンタクト抵抗大によ
る不良が発生するという問題があった。
行技術では、コンタクトの接触面積がゲ−ト電極４の間
隔と酸化膜のサイドウォ−ル８ａの幅によって決定され
るため、微細化によりゲ−ト電極４の間隔がさらに小さ
くなった場合、コンタクト接触面積（図１２の符号ｓで
示す領域の面積）が小さくなり、コンタクト抵抗大によ
る不良が発生するという問題があった。
【０００６】本発明は、このような状況に鑑みてなされ
たものであり、微細化してもコンタクト接触面積を確保
することができる半導体装置およびその製造方法を提供
することができるようにするものである。
たものであり、微細化してもコンタクト接触面積を確保
することができる半導体装置およびその製造方法を提供
することができるようにするものである。
【０００７】
【課題を解決するための手段】請求項１に記載の半導体
装置は、半導体基板上に対向配設されたゲート電極のそ
れぞれの側壁に窒化膜が形成され、さらに窒化膜の外側
に酸化膜が形成された半導体装置であって、ゲート電極
間には、酸化膜も含めてエッチングされたコンタクトホ
ールが形成されていることを特徴とする。また、ゲート
電極の周囲には層間絶縁膜が形成され、コンタクトホー
ルは、層間絶縁膜のエッチングによって形成されるよう
にすることができる。また、酸化膜はＬＤＤ構造用のサ
イドウォ−ルであるようにすることができる。請求項４
に記載の半導体装置の製造方法は、ゲ−ト電極の側壁に
窒化膜を形成する第１の工程と、窒化膜の外側に酸化膜
を形成する第２の工程と、酸化膜の外側に層間絶縁膜を
形成する第３の工程と、層間絶縁膜をエッチングしてコ
ンタクトホールを形成する際に酸化膜を含めてエッチン
グする第４の工程とを備えることを特徴とする。また、
第１の工程には、半導体基板の主面にゲート酸化膜を形
成する工程と、リン（Ｐ）をイオン注入してＬＤＤ構造
のｎ-層を形成する工程とが含まれるようにすることが
できる。また、第１の工程には、窒化膜を成長させる工
程と、窒化膜をエッチバックする工程とが含まれるよう
にすることができる。また、第２の工程には、半導体基
板の主面にＬＤＤ構造でのサイドウォ−ルとなる酸化膜
を成長させる工程と、酸化膜をエッチバックする工程
と、半導体基板上のソ−ス、ドレイン領域にヒ素を注入
しｎ+層を形成する工程とが含まれるようにすることが
できる。また、第３の工程には、半導体基板の主面に層
間絶縁膜を成長させる工程が含まれ、第４の工程には、
層間絶縁膜上にレジストをパタ−ンニングする工程が含
まれるようにすることができる。本発明に係る半導体装
置およびその製造方法においては、ゲ−ト電極の側壁に
エッチングストッパ−となる窒化膜を形成後、その外側
にＬＤＤ構造用のサイドウォ−ルとなる酸化膜を設け、
そのサイドウォ−ルも含めエッチングしてコンタクトホ
−ルを形成する。
装置は、半導体基板上に対向配設されたゲート電極のそ
れぞれの側壁に窒化膜が形成され、さらに窒化膜の外側
に酸化膜が形成された半導体装置であって、ゲート電極
間には、酸化膜も含めてエッチングされたコンタクトホ
ールが形成されていることを特徴とする。また、ゲート
電極の周囲には層間絶縁膜が形成され、コンタクトホー
ルは、層間絶縁膜のエッチングによって形成されるよう
にすることができる。また、酸化膜はＬＤＤ構造用のサ
イドウォ−ルであるようにすることができる。請求項４
に記載の半導体装置の製造方法は、ゲ−ト電極の側壁に
窒化膜を形成する第１の工程と、窒化膜の外側に酸化膜
を形成する第２の工程と、酸化膜の外側に層間絶縁膜を
形成する第３の工程と、層間絶縁膜をエッチングしてコ
ンタクトホールを形成する際に酸化膜を含めてエッチン
グする第４の工程とを備えることを特徴とする。また、
第１の工程には、半導体基板の主面にゲート酸化膜を形
成する工程と、リン（Ｐ）をイオン注入してＬＤＤ構造
のｎ-層を形成する工程とが含まれるようにすることが
できる。また、第１の工程には、窒化膜を成長させる工
程と、窒化膜をエッチバックする工程とが含まれるよう
にすることができる。また、第２の工程には、半導体基
板の主面にＬＤＤ構造でのサイドウォ−ルとなる酸化膜
を成長させる工程と、酸化膜をエッチバックする工程
と、半導体基板上のソ−ス、ドレイン領域にヒ素を注入
しｎ+層を形成する工程とが含まれるようにすることが
できる。また、第３の工程には、半導体基板の主面に層
間絶縁膜を成長させる工程が含まれ、第４の工程には、
層間絶縁膜上にレジストをパタ−ンニングする工程が含
まれるようにすることができる。本発明に係る半導体装
置およびその製造方法においては、ゲ−ト電極の側壁に
エッチングストッパ−となる窒化膜を形成後、その外側
にＬＤＤ構造用のサイドウォ−ルとなる酸化膜を設け、
そのサイドウォ−ルも含めエッチングしてコンタクトホ
−ルを形成する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態の詳細
を図面に基づいて説明する。なお、以下に説明する図に
おいて、図７〜図１２と共通する部分には同一符号を付
すものとする。図１は、本発明の半導体装置の一実施の
形態を示す断面図である。なお、図１において、符号９
はレジストであり、本実施の形態の半導体装置において
はそのレジスト９が除かれた形態をとるものである。す
なわち、図１に示す半導体装置は、２個のＬＤＤトラン
ジスタＡ，Ｂと１個のコンタクトよりなるメモリセル構
造とされている。半導体基板であるシリコン基板１上の
ＬＤＤトランジスタＡ，Ｂのソ−ス、ドレイン領域に
は、イオン注入によるＬＤＤ構造のｎ-層２とヒ素注入
によるｎ+層８とが形成されている。シリコン基板１の
ゲート酸化膜３上には、ゲ−トポリシリコンからなるゲ
−ト電極４が並設されている。
を図面に基づいて説明する。なお、以下に説明する図に
おいて、図７〜図１２と共通する部分には同一符号を付
すものとする。図１は、本発明の半導体装置の一実施の
形態を示す断面図である。なお、図１において、符号９
はレジストであり、本実施の形態の半導体装置において
はそのレジスト９が除かれた形態をとるものである。す
なわち、図１に示す半導体装置は、２個のＬＤＤトラン
ジスタＡ，Ｂと１個のコンタクトよりなるメモリセル構
造とされている。半導体基板であるシリコン基板１上の
ＬＤＤトランジスタＡ，Ｂのソ−ス、ドレイン領域に
は、イオン注入によるＬＤＤ構造のｎ-層２とヒ素注入
によるｎ+層８とが形成されている。シリコン基板１の
ゲート酸化膜３上には、ゲ−トポリシリコンからなるゲ
−ト電極４が並設されている。
【０００９】ゲ−ト電極４の側壁には、窒化膜６および
窒化膜のサイドウォ−ル７が形成されている。また、シ
リコン基板１上には、層間絶縁膜１０とコンタクトホ−
ル１１とが形成されている。このコンタクトホ−ル１１
は、レジスト９をマスクとし、層間絶縁膜１０をエッチ
ングする際、窒化膜６の外側に形成された酸化膜のサイ
ドウォ−ル７も含めてエッチングされ形成されたもので
ある。
窒化膜のサイドウォ−ル７が形成されている。また、シ
リコン基板１上には、層間絶縁膜１０とコンタクトホ−
ル１１とが形成されている。このコンタクトホ−ル１１
は、レジスト９をマスクとし、層間絶縁膜１０をエッチ
ングする際、窒化膜６の外側に形成された酸化膜のサイ
ドウォ−ル７も含めてエッチングされ形成されたもので
ある。
【００１０】このような構成では、一般に、窒化膜６の
厚みに比べて酸化膜のサイドウォ−ル７の厚みの方が大
きいので、微細化に伴いサイドウォ−ル７も含めてエッ
チングすることにより、コンタクト接触面積（図１の符
号ｓで示す領域の面積）が小さくならないため、コンタ
クト抵抗大による不具合を解消することができる。
厚みに比べて酸化膜のサイドウォ−ル７の厚みの方が大
きいので、微細化に伴いサイドウォ−ル７も含めてエッ
チングすることにより、コンタクト接触面積（図１の符
号ｓで示す領域の面積）が小さくならないため、コンタ
クト抵抗大による不具合を解消することができる。
【００１１】次に、図２〜図６に示す断面図を用いて、
上記構成の半導体装置の製造方法を説明する。まず、図
２に示すように、シリコン基板１のゲート酸化膜３上の
ゲ−ト電極４を、上部の窒化膜５と共にパタ−ンニング
してエッチングした後、シリコン基板１にリン（Ｐ）を
イオン注入してＬＤＤ構造のｎ-層２を形成する。ゲ−
トポリシリコンかになるゲ−ト電極４の幅は、約０．１
８μｍで、各ゲ−ト電極４の間隔は、約０．１５μｍで
ある。
上記構成の半導体装置の製造方法を説明する。まず、図
２に示すように、シリコン基板１のゲート酸化膜３上の
ゲ−ト電極４を、上部の窒化膜５と共にパタ−ンニング
してエッチングした後、シリコン基板１にリン（Ｐ）を
イオン注入してＬＤＤ構造のｎ-層２を形成する。ゲ−
トポリシリコンかになるゲ−ト電極４の幅は、約０．１
８μｍで、各ゲ−ト電極４の間隔は、約０．１５μｍで
ある。
【００１２】次に、図３に示すように、シリコン基板１
の主面にコンタクトホール１１を形成する際のエッチン
グ時のストッパ−になる窒化膜６を成長させる。次に、
図４に示すように、その窒化膜６をエッチバックする。
エッチバックによる窒化膜６の幅は、約０．０２μｍで
ある。次に、図５に示すように、ＬＤＤ構造でのサイド
ウォ−ル７となる酸化膜をシリコン基板１の主面に成長
させる。
の主面にコンタクトホール１１を形成する際のエッチン
グ時のストッパ−になる窒化膜６を成長させる。次に、
図４に示すように、その窒化膜６をエッチバックする。
エッチバックによる窒化膜６の幅は、約０．０２μｍで
ある。次に、図５に示すように、ＬＤＤ構造でのサイド
ウォ−ル７となる酸化膜をシリコン基板１の主面に成長
させる。
【００１３】次に、図６に示すように、酸化膜を成長さ
せたサイドウォ−ル７をエッチバックする。ここでのサ
イドウォ−ル７の幅は、約０．０４μｍであり、窒化膜
６と合わせると、ト−タルの幅は、約０．０６μｍとな
る。その後、シリコン基板１上のＬＤＤトランジスタ
Ａ，Ｂ（図１参照）のソ−ス、ドレイン領域にヒ素を注
入しｎ+層８を形成する。次に、図１に示したように、
シリコン基板１上に層間絶縁膜１０を成長させた後、層
間絶縁膜１０上にレジスト９をパタ−ンニングし、エッ
チングを施してコンタクトホール１１を形成する。
せたサイドウォ−ル７をエッチバックする。ここでのサ
イドウォ−ル７の幅は、約０．０４μｍであり、窒化膜
６と合わせると、ト−タルの幅は、約０．０６μｍとな
る。その後、シリコン基板１上のＬＤＤトランジスタ
Ａ，Ｂ（図１参照）のソ−ス、ドレイン領域にヒ素を注
入しｎ+層８を形成する。次に、図１に示したように、
シリコン基板１上に層間絶縁膜１０を成長させた後、層
間絶縁膜１０上にレジスト９をパタ−ンニングし、エッ
チングを施してコンタクトホール１１を形成する。
【００１４】このとき、ゲ−ト電極４の窒化膜６の外側
に形成された酸化膜のサイドウォ−ル７も含めてエッチ
ングすることで、コンタクトホール１１を形成する。こ
のようにして形成されたコンタクトホ−ル１１の大きさ
（ＴＯＰ）は、約０．０８μｍであった。ここで、シリ
コン基板１との接触部分（図１の符号ｓで示す領域部
分）の直径は、コンタクトのメズレ量に左右される。す
なわち、サイドウォ−ル酸化膜の外側にストッパ−窒化
膜を形成する場合には、コンタクトホ−ル１１の大きさ
は０．０３μｍ未満となるが、本実施の形態では、コン
タクトホ−ル１１の大きさ、すなわちシリコン基板１と
の接触部分（図１の符号ｓで示す領域部分）の直径を
０．０５μｍだけ大きくすることができる。
に形成された酸化膜のサイドウォ−ル７も含めてエッチ
ングすることで、コンタクトホール１１を形成する。こ
のようにして形成されたコンタクトホ−ル１１の大きさ
（ＴＯＰ）は、約０．０８μｍであった。ここで、シリ
コン基板１との接触部分（図１の符号ｓで示す領域部
分）の直径は、コンタクトのメズレ量に左右される。す
なわち、サイドウォ−ル酸化膜の外側にストッパ−窒化
膜を形成する場合には、コンタクトホ−ル１１の大きさ
は０．０３μｍ未満となるが、本実施の形態では、コン
タクトホ−ル１１の大きさ、すなわちシリコン基板１と
の接触部分（図１の符号ｓで示す領域部分）の直径を
０．０５μｍだけ大きくすることができる。
【００１５】このように本実施の形態では、ゲ−ト電極
４の側壁にエッチングストッパ−となる窒化膜６を形成
後、その外側にＬＤＤ構造用のサイドウォ−ル７を設
け、サイドウォ−ル７も含めてエッチングしてコンタク
トホ−ル１１を形成するようにしたので、微細化しても
シリコン基板１とのコンタクト接触面積を確保すること
ができる。
４の側壁にエッチングストッパ−となる窒化膜６を形成
後、その外側にＬＤＤ構造用のサイドウォ−ル７を設
け、サイドウォ−ル７も含めてエッチングしてコンタク
トホ−ル１１を形成するようにしたので、微細化しても
シリコン基板１とのコンタクト接触面積を確保すること
ができる。
【００１６】ちなみに、ＤＲＡＭの場合、窒化膜を用い
たＳＡＣ(Self-Aligned-Contact)をディジットコンタク
トおよび容量コンタクトに使用する場合があるが、コン
タクト抵抗が大きいと、セルへの書き込み不足、セルか
らの読み出し不足等が起こり不良を招く。コンタクト抵
抗は通常接触面積の逆数に比例するため、本実施形態の
ように、コンタクト接触面積を大きくできればコンタク
ト抵抗を小さくすることができる。
たＳＡＣ(Self-Aligned-Contact)をディジットコンタク
トおよび容量コンタクトに使用する場合があるが、コン
タクト抵抗が大きいと、セルへの書き込み不足、セルか
らの読み出し不足等が起こり不良を招く。コンタクト抵
抗は通常接触面積の逆数に比例するため、本実施形態の
ように、コンタクト接触面積を大きくできればコンタク
ト抵抗を小さくすることができる。
【００１７】
【発明の効果】以上の如く本発明に係る半導体装置およ
びその製造方法によれば、ゲ−ト電極の側壁にエッチン
グストッパ−となる窒化膜を形成後、その外側にＬＤＤ
構造用のサイドウォ−ルとなる酸化膜を設け、そのサイ
ドウォ−ルも含めエッチングしてコンタクトホ−ルを形
成するようにしたので、微細化してもコンタクト接触面
積を確保することができる。
びその製造方法によれば、ゲ−ト電極の側壁にエッチン
グストッパ−となる窒化膜を形成後、その外側にＬＤＤ
構造用のサイドウォ−ルとなる酸化膜を設け、そのサイ
ドウォ−ルも含めエッチングしてコンタクトホ−ルを形
成するようにしたので、微細化してもコンタクト接触面
積を確保することができる。
【図１】本発明の半導体装置の一実施の形態を示す断面
図である。
図である。
【図２】図１の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図３】図１の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図４】図１の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図５】図１の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図６】図１の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図７】従来の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図８】従来の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図９】従来の半導体装置の製造方法を説明するための
工程図である。
工程図である。
【図１０】従来の半導体装置の製造方法を説明するため
の工程図である。
の工程図である。
【図１１】従来の半導体装置の製造方法を説明するため
の工程図である。
の工程図である。
【図１２】従来の半導体装置の製造方法を説明するため
の工程図である。
の工程図である。
１ シリコン基板 ２ ｎ-層 ３ ゲート酸化膜 ４ ゲート電極 ５，６ 窒化膜 ７ サイドウォ−ル（酸化膜） ８ ｎ+層 ９ レジスト １０ 層間絶縁膜
Claims (8)
- 【請求項１】 半導体基板上に並設されたゲート電極の
それぞれの側壁に窒化膜が形成され、さらに前記窒化膜
の外側に酸化膜が形成された半導体装置であって、 前記ゲート電極間には、前記酸化膜も含めてエッチング
されたコンタクトホールが形成されていることを特徴と
する半導体装置。 - 【請求項２】 前記ゲート電極の周囲には層間絶縁膜が
形成され、前記コンタクトホールは、前記層間絶縁膜の
エッチングによって形成されていることを特徴とする請
求項１に記載の半導体装置。 - 【請求項３】 前記酸化膜はＬＤＤ構造用のサイドウォ
−ルであることを特徴とする請求項１に記載の半導体装
置。 - 【請求項４】 ゲ−ト電極の側壁に窒化膜を形成する第
１の工程と、 前記窒化膜の外側に酸化膜を形成する第２の工程と、 前記酸化膜の外側に層間絶縁膜を形成する第３の工程
と、 前記層間絶縁膜をエッチングしてコンタクトホールホー
ルを形成する際に前記酸化膜を含めてエッチングする第
４の工程とを備えることを特徴とする半導体装置の製造
方法。 - 【請求項５】 前記第１の工程には、前記半導体基板の
主面にゲート酸化膜を形成する工程と、リン（Ｐ）をイ
オン注入してＬＤＤ構造のｎ-層を形成する工程とが含
まれることを特徴とする請求項４に記載の半導体装置の
製造方法。 - 【請求項６】 前記第１の工程には、前記窒化膜を成長
させる工程と、 前記窒化膜をエッチバックする工程とが含まれることを
特徴とする請求項４または５に記載の半導体装置の製造
方法。 - 【請求項７】 前記第２の工程には、前記半導体基板の
主面にＬＤＤ構造でのサイドウォ−ルとなる酸化膜を成
長させる工程と、前記酸化膜をエッチバックする工程
と、前記半導体基板上のソ−ス、ドレイン領域にヒ素を
注入しｎ+層を形成する工程とが含まれることを特徴と
する請求項４に記載の半導体装置の製造方法。 - 【請求項８】 前記第３の工程には、前記半導体基板の
主面に層間絶縁膜を成長させる工程が含まれ、前記第４
の工程には、前記層間絶縁膜上にレジストをパタ−ンニ
ングする工程が含まれることを特徴とする請求項４に記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10269063A JP2000091265A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10269063A JP2000091265A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000091265A true JP2000091265A (ja) | 2000-03-31 |
Family
ID=17467147
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10269063A Pending JP2000091265A (ja) | 1998-09-08 | 1998-09-08 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000091265A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2012220222A (ja) * | 2011-04-05 | 2012-11-12 | Mitsubishi Electric Corp | 赤外線撮像素子の製造方法および赤外線撮像素子 |
-
1998
- 1998-09-08 JP JP10269063A patent/JP2000091265A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP2012220222A (ja) * | 2011-04-05 | 2012-11-12 | Mitsubishi Electric Corp | 赤外線撮像素子の製造方法および赤外線撮像素子 |
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