CN108598002B - Mos晶体管及其制造方法 - Google Patents

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Abstract

本发明提供一种能有效防止GOI hump现象的MOS晶体管及其制造方法。包括：在衬底表面形成沿远离衬底的方向依次包括第一氧化层和栅极层的栅极材料层的步骤；在栅极材料层上定义栅极区和非栅极区的步骤；利用第一蚀刻工艺对所述非栅极区的栅极材料层进行蚀刻、以形成第一栅极结构的步骤；以及利用第二蚀刻工艺去除第一栅极结构中的第一氧化层的侧壁材料、使第一栅极结构中的第一氧化层位于栅极区内、且在沿与衬底平行的方向形成凹槽、以形成第二栅极结构的步骤。

Description

MOS晶体管及其制造方法
技术领域
本发明涉及半导体器件技术领域，特别涉及一种MOS晶体管及其制造方法。
背景技术
作为MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管的一种，高压CMOS(Complementary Metal-Oxide-Semiconductor：互补式金属氧化物半导体)在静态随机存取内存、微控制器、微处理器以及其他数字逻辑电路系统中正得到广泛应用。
以往，在制造高压CMOS时，一般通过干法蚀刻来形成栅极。作为干法蚀刻的一个示例，例如利用以等离子体形式存在的气体来接触被蚀刻对象，使其与被蚀刻对象的材料进行反应，从而实现蚀刻去除的目的。
发明内容
发明所要解决的技术问题
由于高压栅氧的厚度(例如为左右)远超低压栅氧的厚度(例如为左右)，因此，在干法蚀刻过程中，在从层叠于高压栅氧之上的掩膜层、硅化钨和多晶硅被全部蚀刻去除起到干法蚀刻完成为止的整个过程中，高压栅氧接触等离子体的时间都较长。因此，在高压栅氧边缘容易因接触等离子体而积累电荷。接下来在外围形成氧化层的过程中，所沉积的IMP OX(Ionized Metal Plasma Oxygen：离子化金属沉积氧化层)在对硅化钨进行保护的同时，也会使得高压栅氧边缘所积累的电荷无法得到有效释放。
作为其结果，在对最终制成的CMOS的氧化层击穿电压进行检测的 GOI(GateOxide Integrity：栅氧化层完整性)测试中，当对被测CMOS所施加的电压逐渐增大时，多晶硅与Si衬底之间的漏电流会提前突然增大，即发生所谓的GOI hump(栅氧化层完整性驼峰)现象，从而直接影响元器件的可靠性。
本发明是为了解决上述问题而完成的，其目的在于，提供一种能在蚀刻形成栅极的过程中有效防止因电荷积累于栅氧而导致发生GOI hump现象的MOS晶体管的制造方法，尤其适用于高压栅氧结构。另外，本发明的目的还在于，提供一种能有效防止GOI hump现象的MOS晶体管。
解决技术问题所采用的技术方案
为了解决本发明的第一个问题，本发明的MOS晶体管的形成方法包括：栅极材料层形成步骤，在该栅极材料层形成步骤中，在衬底表面形成栅极材料层，所述栅极材料层沿远离所述衬底的方向依次包括第一氧化层和栅极层；栅极位置定义步骤，在该栅极位置定义步骤中，在所述栅极材料层上定义栅极区和非栅极区；第一蚀刻步骤，在该第一蚀刻步骤中，利用第一蚀刻工艺，对所述非栅极区的栅极材料层进行蚀刻，以形成第一栅极结构；以及第二蚀刻步骤，在该第二蚀刻步骤中，利用第二蚀刻工艺，去除所述第一栅极结构中的所述第一氧化层的侧壁材料，使所述第一栅极结构中的所述第一氧化层位于所述栅极区内，且在沿与所述衬底平行的方向形成凹槽，以形成第二栅极结构。
另外，为了解决本发明的第二个问题，本发明的MOS晶体管包括：衬底；以及栅极结构，该栅极结构形成于所述衬底表面，沿远离所述衬底的方向依次包括第一氧化层和栅极层，所述第一氧化层在沿与所述衬底平行的方向相对于所述栅极层的边缘向内缩进。
发明效果
根据本发明所涉及的MOS晶体管及其制造方法，通过湿法回刻去除栅氧中积累电荷的部分，再利用原子层沉积的高填充性补充缺失栅氧的同时形成外围氧化层，为栅极提供保护，并作为后续离子注入工艺的牺牲层，能在蚀刻形成栅极的过程中有效防止因电荷积累于栅氧而导致的GOI hump 现象，从而能提高元器件的可靠性。尤其适用于高压栅氧结构。
附图说明
图1是本发明的实施方式所涉及的MOS晶体管的制造方法流程图。
图2(A)～(G)是利用图1所示的方法形成MOS晶体管过程中的剖面示意图。
图3是作为比较例的MOS晶体管的制造方法流程图。
图4(A)～(F)是利用图3所示的方法形成MOS晶体管过程中的剖面示意图。
图5是对利用本发明的实施方式所涉及的方法形成的MOS晶体管、与利用比较例的方法形成的MOS晶体管的GOI测试结果进行比较说明的特性曲线。
具体实施方式
下面，参照图1和图2(A)～(G)来对用于实施本发明的优选方式进行说明。各图中，对相同的结构标注相同的标号，并省略重复说明。
图1是本实施方式所涉及的MOS晶体管的制造方法流程图。图2(A)～(G) 是利用图1所示的方法形成MOS晶体管过程中的剖面示意图。
如图1所示，首先，在步骤101中，在硅衬底表面上沉积高压栅氧(例如栅氧化层)。具体而言，如图2(A)所示，Si衬底1的上表面上沿衬底的厚度方向沉积厚度为的高压栅氧2。由于高压栅氧的厚度比低压栅氧的厚度(例如为左右)要厚得多，因此，形成后的CMOS能承受较高的栅极电压而不发生栅氧击穿。在一些实施例中，高压栅氧2为二氧化硅。
接着，在步骤102中，在高压栅氧的与硅衬底相反一侧的表面上依次沉积多晶硅和硅化钨。具体而言，如图2(B)所示，在高压栅氧2的上表面沉积厚度为的多晶硅3，并在多晶硅3的上表面沉积厚度为 的硅化钨4。多晶硅和硅化钨共同构成栅极层。在本实施方式中，列举了硅化钨来作为硅化物层的一个示例，但本发明并不局限于此，例如也可以将硅化钨替换为硅化镍、硅化钴等。
接下来，在步骤103中，在硅化钨表面沉积掩膜层，并进行退火。具体而言，如图2(C)所示，在硅化钨4的上表面进一步沉积厚度为的掩膜层5以作为多晶硅3和硅化钨4蚀刻的硬掩膜层，并进行退火。由此，在Si衬底1表面形成栅极材料层10，该栅极材料层10由高压栅氧2、多晶硅3、硅化钨4和掩膜层5沿远离Si衬底1的方向依次层叠而构成。其中，上述退火工艺例如可以在700℃下进行30分钟左右退火。另外，例如可以采用二氧化硅、DARC(介质抗反射层、例如为SiON)、无定形碳、氮化硅等来作为掩膜层5。
然后，在步骤104中，在掩膜层表面覆盖光阻，以对栅极的位置进行定义。具体而言，如图2(D)所示，在步骤103中所形成的栅极材料层10的上表面上，在与要形成栅极的位置相对应的位置上覆盖光阻6，从而对栅极的位置进行定义。其中，将栅极材料层10的上表面被光阻6所覆盖的部分及其下的沿层叠方向纵深的区域称为覆盖光阻区域(例如，也称为栅极区)，将栅极材料层10的上表面未被光阻6所覆盖的部分及其下的沿层叠方向纵深的区域称为未覆盖光阻区域(例如，也称为非栅极区)。
此后，在步骤105中，通过干法蚀刻对未被光阻所覆盖的、即未覆盖光阻区域的掩膜层、硅化钨、多晶硅和高压栅氧进行蚀刻，以形成栅极。具体而言，使覆盖有光阻6的栅极材料层10的上表面与以等离子体形式存在气体、例如含氟的混合气体等相接触，使混合气体依次与未覆盖光阻区域的掩膜层5、硅化钨4、多晶硅3和高压栅氧2进行反应来对它们进行蚀刻，从而形成如图2(E)所示的结构体。其中，覆盖光阻区域的掩膜层5、硅化钨4、多晶硅3和高压栅氧2因覆盖有光阻6而未与混合气体相接触，从而作为 CMOS的栅极而被保留下来。另外，在未覆盖光阻区域中，在Si衬底1的上表面上保留有一层厚度比覆盖光阻区域中的高压栅氧2要薄的高压栅氧2，作为Si衬底1的保护层，用于保护Si衬底1在后续的工艺中不受损伤。此外，在完成干法蚀刻后，去除多余的光阻6。
如上所述，由于在干法蚀刻过程中高压栅氧2接触等离子体的时间较长，因此，在其所形成的结构体的高压栅氧2的边缘、例如未覆盖光阻区域的高压栅氧2的上表面以及覆盖光阻区域的高压栅氧2的侧面容易因接触等离子体而积累电荷。
为此，在步骤106中，通过湿法蚀刻来对多晶硅下的高压栅氧进行回刻，以去除高压栅氧中积累电荷的部分。具体而言，例如使化学蚀刻液扩散至在步骤105中完成干法蚀刻后所形成的结构体的表面，使蚀刻液与高压栅氧 2发生化学反应，从而将高压栅氧2沿与Si衬底1平行的方向回刻，形成凹槽。在一些实施例中，回刻去除栅极区高压栅氧侧壁厚度为至的高压栅氧材料。在一些实施例中，回刻去除栅极区高压栅氧侧壁厚度为左右(例如的高压栅氧材料。如图2(F)所示，回刻后的覆盖光阻区域的高压栅氧 2与多晶硅3和硅化钨4相比朝覆盖光阻区域中心缩进而形成缺失，该缺失将在后续的步骤107中得到填补。另外，在上述步骤105中保留于未覆盖光阻区域的Si衬底1上表面的一层较薄的高压栅氧2也在本湿法蚀刻过程中被蚀刻去除。此外，在实施湿法蚀刻的过程中，覆盖光阻区域的掩膜层5也同时被部分蚀刻，从而如图2(F)所示，形成为与被蚀刻后的高压栅氧2大致相同的宽度。
最后，在步骤107中，通过原子层沉积在蚀刻后的掩膜层、硅化钨和多晶硅、以及回刻后的高压栅氧的表面形成氧化层。具体而言，如图2(G)所示，对湿法蚀刻后的覆盖光阻区域中的掩膜层5的上表面和侧面、硅化钨4 的部分上表面和侧面、多晶硅3的部分下表面和侧面、高压栅氧2的侧面、以及未覆盖光阻区域中的Si衬底1的上表面实施原子层沉积(ALD：Atomic Layer Deposition)，以形成一层厚度为的原子层沉积氧化层7(ALDOX：Atomic Layer Deposition Oxygen)。利用所形成的原子层沉积氧化层7 来对上述步骤106中在覆盖光阻区域中所形成的高压栅氧2的缺失、即栅氧的间隙进行填补，并对步骤106中所形成的结构体的外围进行覆盖而形成保护层。在一些实施例中，该原子层沉积氧化层7作为后续离子注入工序中的牺牲氧化层以形成源极和漏极。另外，例如可采用二氧化硅来作为原子层沉积氧化层7的一个示例。
比较例.
下面，参照图3和图4(A)～(F)来对作为比较例的CMOS的高压栅极形成方法进行说明。
图3是作为比较例的MOS晶体管的制造方法流程图，图4(A)～(F)是利用图3所示的方法来形成MOS晶体管过程中的剖面示意图。
首先，在步骤301中，如图4(A)所示，在硅衬底(以下有时也称为Si衬底)31的表面生长较厚的高压栅氧32。接着，在步骤302中，如图4(B)所示，在高压栅氧32上依次沉积一层多晶硅33和一层硅化钨34。接下来，在步骤 303中，如图4(C)所示，在硅化钨34表面沉积掩膜层35，以作为多晶硅33和硅化钨34蚀刻的硬掩膜层，并进行高温退火。由此，在Si衬底31表面形成栅极材料层30，该栅极材料层30由高压栅氧32、多晶硅33、硅化钨34以及掩膜层35构成。然后，在步骤304中，如图4(D)所示，在栅极材料层30的掩膜层35一侧的表面上，在与要形成栅极的位置相对应的位置上覆盖光阻36，从而对栅极的位置进行定义。此后，在步骤305中，对栅极材料层30的覆盖有光阻36的一侧实施干法蚀刻，去除未被光阻36所覆盖的区域内的掩膜层 35、硅化钨34、多晶硅33以及多余的高压栅氧32，在未被光阻36所覆盖区域内的Si衬底31的表面上保留一层较薄的高压栅氧32，并去除剩余的光阻 36，从而形成如图4(E)所示的结构体。最后，如图4(F)所示，在步骤306中，利用炉管在步骤305中所形成的结构体表面沉积一层例如由二氧化硅所构成的IMP OX 37，以对硅化钨34进行保护，并作为后续离子注入的牺牲氧化层。
下面，参照图5，对本实施方式与比较例进行比较，从而对本发明的技术效果进行说明。
图5是对利用本实施方式所涉及的方法形成的MOS晶体管、与利用比较例的方法形成的MOS晶体管的GOI测试结果进行比较说明的特性曲线。图5 中的横轴表示在GOI测试中施加于栅极的栅电压，纵轴表示漏电流。
如图5所示，无论是利用比较例的方法所制成的CMOS晶体管，还是利用本实施方式的方法所制成的CMOS晶体管，在高压栅氧被击穿前，即，在曲线出现拐点前，漏电流都基本不变。然而，随着栅电压的增加，比较例的CMOS的高压栅氧首先被击穿，此后，漏电流随着栅电压的增加而急剧增加，从而出现GOI hump现象。其原因在于，干法蚀刻工艺中积累于高压栅氧边缘的电荷因后续工艺中形成于外围的IMP OX而无法得到有效释放，因此，在GOI测试中高压栅氧被提前击穿，多晶硅与Si衬底之间的漏电流提前发生激增。
与之相对，在本实施方式中，由于在干法蚀刻工序之后，利用湿法蚀刻去除了边缘积累有电荷的部分高压栅氧，因此，即使在后续的氧化层形成工序中在高压栅氧的外围覆盖了氧化层，GOI测试加压过程中多晶硅与 Si衬底之间漏电流也不会提前发生激增，高压栅氧不会被提前击穿，从而避免了GOI hump现象的发生。
另外，在本实施方式中，在后续的氧化层形成工序中，以原子层沉积 (ALD)代替离子化金属沉积(IMP)来形成氧化层，因此，能利用原子层沉积的高填充性来填补覆盖光阻区域中因湿法蚀刻工序而缺失的高压栅氧。
另外，作为本实施方式的MOS晶体管的制造方法的一个示例，可以在通过上述方法来形成栅极后，进一步以氧化层作为牺牲层来进行离子注入，从而形成漏极和源极。具体而言，例如在如图2(F)所示结构体的未覆盖光阻区域、即栅极的两侧，分别以Si衬底1之上的原子层沉积氧化层7作为牺牲层来进行离子注入，以形成漏极区和源极区。
此外，本实施方式中以高压CMOS的高压栅氧形成方法为例进行了说明，但本发明并不局限于此。例如，也可以将本发明的MOS晶体管的制造方法运用于例如PMOS、NMOS等其他种类的MOS晶体管，其也能实现与本实施方式相同的技术效果。
以上对本发明的实施方式进行了说明。应当认为本次披露的实施方式的所有方面仅是举例表示，并非是限制性的。本发明的范围由权利要求书来表示，而并非由上述实施方式来表示，本发明的范围还包括与权利要求书等同的含义及范围内的所有的修正和变形。
工业上的实用性
由于本发明所涉及的高压栅氧形成方法以及具备该高压栅氧的MOS晶体管的制造方法能在蚀刻形成栅极的过程中有效防止因电荷积累于高压栅氧而导致发生GOI hump现象，提高元器件的可靠性，因此，可以适用于静态随机存取内存、微控制器、微处理器以及其他数字逻辑电路系统中所使用的MOS晶体管的制造。
标号说明
1、31 硅衬底(Si衬底)
2、32 高压栅氧
3、33 多晶硅
4、34 硅化钨
5、35 掩膜层
6、36 光阻
7 原子层沉积氧化层(ALD OX)
37 离子化金属沉积氧化层(IMP OX)
10、30 栅极材料层。

Claims (19)

1.一种MOS晶体管的形成方法，其特征在于，包括：
栅极材料层形成步骤，在该栅极材料层形成步骤中，在衬底表面形成栅极材料层，所述栅极材料层沿远离所述衬底的方向依次包括第一氧化层和栅极层；
栅极位置定义步骤，在该栅极位置定义步骤中，在所述栅极材料层上定义栅极区和非栅极区；
第一蚀刻步骤，在该第一蚀刻步骤中，利用第一蚀刻工艺，对所述非栅极区的栅极材料层进行蚀刻，以形成第一栅极结构；以及
第二蚀刻步骤，在该第二蚀刻步骤中，利用第二蚀刻工艺，去除所述第一栅极结构中的所述第一氧化层的侧壁材料，使所述第一栅极结构中的所述第一氧化层位于所述栅极区内，且在沿与所述衬底平行的方向形成凹槽，以形成第二栅极结构。
2.如权利要求1所述的MOS晶体管的形成方法，其特征在于，
所述栅极材料层中的所述第一氧化层的厚度为
3.如权利要求2所述的MOS晶体管的形成方法，其特征在于，
所述凹槽相对于所述第二栅极结构中的所述栅极层向内凹陷的深度为
4.如权利要求1所述的MOS晶体管的形成方法，其特征在于，
在所述第一蚀刻步骤中，所述非栅极区的所述栅极层被完全去除，所述非栅极区的所述第一氧化层被减薄，形成的所述第一栅极结构包括所述非栅极区的减薄后的所述第一氧化层。
5.如权利要求4所述的MOS晶体管的形成方法，其特征在于，
在所述第二蚀刻步骤中，去除所述栅极区的所述第一氧化层的侧壁材料，并去除所述非栅极区的减薄后的所述第一氧化层。
6.如权利要求1所述的MOS晶体管的形成方法，其特征在于，
还包括保护层形成步骤，在该保护层形成步骤中，形成第二氧化层，所述第二氧化层覆盖所述第二栅极结构的表面和侧壁以及所述衬底表面，所述第二氧化层完全填充所述凹槽。
7.如权利要求6所述的MOS晶体管的形成方法，其特征在于，
将所述第二氧化层作为牺牲层，通过离子注入工艺形成所述MOS晶体管的源极和漏极。
8.如权利要求1至7中任一项所述的MOS晶体管的形成方法，其特征在于，
所述栅极层沿远离所述衬底的方向依次包括多晶硅层和硅化物层。
9.如权利要求8所述的MOS晶体管的形成方法，其特征在于，
所述硅化物层为硅化钨、硅化镍或硅化钴。
10.如权利要求1至7中任一项所述的MOS晶体管的形成方法，其特征在于，
在所述栅极材料层形成步骤中，还在所述栅极层表面形成掩膜层，所述第一氧化层、所述栅极层和所述掩膜层构成所述栅极材料层。
11.如权利要求10所述的MOS晶体管的形成方法，其特征在于，
所述掩膜层的厚度为
12.如权利要求10所述的MOS晶体管的形成方法，其特征在于，
所述掩膜层为介质抗反射层或无定形碳。
13.如权利要求12所述的MOS晶体管的形成方法，其特征在于，
所述介质抗反射层为二氧化硅或氮化硅。
14.如权利要求1至7中任一项所述的MOS晶体管的形成方法，其特征在于，
所述第一蚀刻工艺为干法蚀刻工艺，所述第二蚀刻工艺为湿法蚀刻工艺。
15.一种MOS晶体管，其特征在于，包括：
衬底；以及
栅极结构，该栅极结构形成于所述衬底表面，沿远离所述衬底的方向依次包括第一氧化层和栅极层，所述第一氧化层在沿与所述衬底平行的方向相对于所述栅极层的边缘向内缩进，
所述第一氧化层的厚度为
16.如权利要求15所述的MOS晶体管，其特征在于，
所述第一氧化层在沿与所述衬底平行的方向相对于所述栅极层的边缘向内缩进的深度为
17.如权利要求15所述的MOS晶体管，其特征在于，
还包括第二氧化层，该第二氧化层覆盖所述栅极结构和所述衬底表面。
18.如权利要求15至17中任一项所述的MOS晶体管，其特征在于，
所述栅极层沿远离所述衬底的方向依次包括多晶硅层和硅化物层。
19.如权利要求18所述的MOS晶体管，其特征在于，
所述硅化物层为硅化钨、硅化镍或硅化钴。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1236186A (zh) * 1998-05-20 1999-11-24 株式会社日立制作所 半导体集成电路器件的制造工艺和半导体集成电路器件
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
CN1839479A (zh) * 2003-10-23 2006-09-27 富士通株式会社 半导体装置和半导体装置的制造方法
CN101192521A (zh) * 2006-11-21 2008-06-04 上海华虹Nec电子有限公司 一种电可擦除存储器隧穿氧化层的形成方法

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100533969B1 (ko) * 2000-10-04 2005-12-07 주식회사 하이닉스반도체 이너 캐패시터의 전하저장 전극 형성방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1236186A (zh) * 1998-05-20 1999-11-24 株式会社日立制作所 半导体集成电路器件的制造工艺和半导体集成电路器件
US6348380B1 (en) * 2000-08-25 2002-02-19 Micron Technology, Inc. Use of dilute steam ambient for improvement of flash devices
CN1839479A (zh) * 2003-10-23 2006-09-27 富士通株式会社 半导体装置和半导体装置的制造方法
CN101192521A (zh) * 2006-11-21 2008-06-04 上海华虹Nec电子有限公司 一种电可擦除存储器隧穿氧化层的形成方法

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