KR100533969B1 - 이너 캐패시터의 전하저장 전극 형성방법 - Google Patents

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Abstract

본 발명은 희생막 식각시 층간절연막의 손실에 따른 비트라인 콘택 플러그와 전하저장 전극용 폴리실리콘의 단락을 방지할 수 있는 이너 캐패시터의 전하저장 전극 형성방법을 제공하기 위한 것으로, 본 발명은 소정의 하부층 공정을 마친 기판 상부에 평탄화된 층간절연막을 형성하는단계; 상기 층간절연막 상에 서브상압화학기상증착 방식을 이용하여 콘택홀 측벽의 보우잉 방지를 위한 USG막을 증착하는 단계; 상기 USG막 및 상기 층간절연막을 선택적으로 식각하여 전하저장 전극 콘택홀 및 비트라인 콘택홀을 형성하는 단계; 상기 전하저장 전극 콘택홀 및 비트라인 콘택홀 내에 각각 콘택 플러그를 형성하는 단계; 상기 콘택플러그를 포함한 전체 구조 상부에 샤워헤드형 인젝터를 구비한 SACVD 장비에서 서브상압화학기상증착방식을 이용하여 PSG막을 형성하는 단계; 전하저장 전극 형성 영역의 상기 PSG막을 선택적으로 식각하는 단계; 상기 PSG막의 전하저장전극 형성영역을 포함한 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 단계; 상기 PSG막 상부의 상기 전하저장 전극용 전도막을 제거하여 단위 전하저장 전극으로 분리하는 단계; 및 상기 PSG막을 제거하는 단계를 포함하여 이루어진다.

Description

이너 캐패시터의 전하저장 전극 형성방법{A method for forming storage node of inner capacitor}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 더 자세히는 이너 캐패시터(inner capacitor)의 전하저장 전극 형성 공정에 관한 것이다.
첨부된 도면 도 1은 종래기술에 따라 형성된 이너 캐패시터의 전하저장 전극의 단면을 도시한 것으로, 이하 이를 참조하여 설명한다.
종래의 이너 캐패시터의 전하저장 전극 형성 공정은, 우선 실리콘 기판(10)에 대해 소자분리막(11), 접합(12), 워드라인(13) 및 비트라인(16) 형성 공정을 마치고, BPSG막(18), SiH4계 산화막(20) 및 질화막(21)을 증착한다. BPSG막(18)은 플로우 및 화학·기계적 평탄화(CMP) 공정을 거쳐 평탄화된 상태이며, 질화막(21)은 식각정지를 위한 것이고, SiH4계 산화막(20)은 콘택홀 측벽 프로파일에 보우잉(bowing) 현상이 유발되는 것을 방지하기 위한 것이다. 미설명 도면 부호 '14'는 워드라인 측벽 스페이서, '15'는 BPSG막, '17'은 비트라인 측벽 스페이서를 각각 나타낸 것이다.
다음으로, 전하저장 전극 콘택 마스크를 사용한 마스크 공정 및 식각 공정을 통해 콘택홀을 형성한 다음, 세정 공정을 실시하고, 콘택홀 내에 폴리실리콘 플러그(poly-silicon plug)(19)를 형성한다. 이때, 도시되지는 않았으나 비트라인 콘택 플러그도 함께 디파인 된다.
이어서, 전체 구조 상부에 희생막으로 PSG(phosphosilicate glass)막(22)을 증착한 후, 전하저장 전극이 형성될 영역의 PSG막(22)을 선택 식각하고, 전체구조 표면을 따라 폴리실리콘막(23)을 증착한 다음, CMP 공정을 통해 폴리실리콘막(23)을 단위 전하저장 전극으로 분리한다.
이후, PSG막(22)을 제거한다.
상기와 같은 종래기술은 다음과 같은 문제점을 가지고 있다.
우선, 종래에는 희생막으로 사용되는 PSG막을 증착하기 위해 상압화학기상증착(APCVD) 장비를 사용하고 있는데 APCVD 장비는 첨부된 도면 도 2에 도시된 바와 같이 바(bar) 형태의 인젝터(200)를 사용하고 있다. 이러한 바 형태의 인젝터(200)는 통상 49개의 인젝터 홀(201)이 일직선상으로 배치되어 있는데, 이러한 인젝터(200)에서 소오스 가스가 플로우되고 있는 상태에서 웨이퍼가 벨트(belt)를 지나가며 증착이 이루어지기 때문에 통상의 2패스(pass) 공정을 진행하면 첨부된 도면 도 3에 도시된 바와 같이 PSG막의 증착 두께가 취약한 지역(301)이 존재하게 된다. 도면 부호 '300'은 PSG막이 정상적인 두께로 증착된 영역을 나타낸 것이다. 통상적으로, PSG막은 11000Å 정도 증착하고 있는데, 이 경우 영역에 따라 5% 이상의 균일도 차이를 보이고 있다.
첨부된 도면 도 4는 전하저장 전극 콘택과 비트라인 콘택의 레이아웃을 나타낸 것으로, 전하저장 전극 콘택 영역(401)과 비트라인 콘택 영역(402), 그리고 전하저장 전극 영역(403)을 나타내고 있다. 상기와 같은 공정을 통해 PSG막(희생막)을 증착한 상태에서 PSG막 식각을 실시하는 경우, PSG막의 증착 두께가 취약한 지역(상기 도 3의 301)에서 식각정지 질화막 및 BPSG막의 손실이 발생하여 전하저장 전극용 폴리실리콘 증착시 비트라인 콘택 플러그와의 단락(A)을 유발하는 문제점이 있었다.
한편, 상기와 같은 BPSG막의 손실은 식각정지 질화막의 손실과 함께 SiH4계 산화막의 손실에 기인한다. SiH4계 산화막은 전술한 바와 같이 콘택홀 측벽의 보우잉을 방지하기 위하여 증착된 것으로, 콘택홀 식각 후 세정 공정시 세정액에 의해 식각이 잘 되지 않는 특성이 있어 보우잉이 유발되는 콘택홀 상부분에 BPSG막을 대체하여 500∼2000Å 정도 증착하고 있다. SiH4계 산화막은 통상적으로 플라즈마화학기상증착(PECVD) 장비를 사용하여 벌크(bulk) 레이어로 증착하고 있는데, 막질이 치밀하지 못하기 때문에 쉽게 손실되는 것이다.
첨부된 도면 도 5는 실제 공정시 비트라인 콘택 플러그와 전하전극용 폴리실리콘의 단락이 발생한 상태를 나타낸 주사 전자현미경(SEM) 사진을 나타낸 것이다.
상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 본 발명은, 희생막 식각시 층간절연막의 손실에 따른 비트라인 콘택 플러그와 전하저장 전극용 폴리실리콘의 단락을 방지할 수 있는 이너 캐패시터의 전하저장 전극 형성방법을 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 이너 캐패시터의 전하저장 전극 형성방법은, 소정의 하부층 공정을 마친 기판 상부에 평탄화된 층간절연막을 형성하는단계; 상기 층간절연막 상에 서브상압화학기상증착 방식을 이용하여 콘택홀 측벽의 보우잉 방지를 위한 USG막을 증착하는 단계; 상기 USG막 및 상기 층간절연막을 선택적으로 식각하여 전하저장 전극 콘택홀 및 비트라인 콘택홀을 형성하는 단계; 상기 전하저장 전극 콘택홀 및 비트라인 콘택홀 내에 각각 콘택 플러그를 형성하는 단계; 상기 콘택플러그를 포함한 전체 구조 상부에 샤워헤드형 인젝터를 구비한 SACVD 장비에서 서브상압화학기상증착방식을 이용하여 PSG막을 형성하는 단계; 전하저장 전극 형성 영역의 상기 PSG막을 선택적으로 식각하는 단계; 상기 PSG막의 전하저장전극 형성영역을 포함한 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 단계; 상기 PSG막 상부의 상기 전하저장 전극용 전도막을 제거하여 단위 전하저장 전극으로 분리하는 단계; 및 상기 PSG막을 제거하는 단계를 포함하여 이루어진다.
바람직하게 본 발명은, 상기 USG막 형성 후, 상기 USG막 상에 식각정지용 질화막을 형성하는 단계를 더 포함하여 이루어진다.
바람직하게, 상기 USG막은 500∼2000Å 두께로 증착한다.
바람직하게, 상기 PSG막은 10000∼14000sccm의 He, 6000∼10000sccm의 O3, 900∼1500mgm의 TEOS, 30∼80mgm의 TEPo를 사용하여 증착한다.
바람직하게, 상기 PSG막은 400∼480℃의 증착 온도 및 100∼300Torr의 증착 압력을 사용하여 증착한다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
본 발명의 일실시예에 따른 이너 캐패시터의 전하저장 전극 형성 공정은 다음과 같으며, 도면 상으로는 상기 도 1과 동일하므로 도면은 병기하지 않았다.
본 실시예에 따른 이너 캐패시터의 전하저장 전극 형성 공정은, 우선 실리콘 기판에 대해 소자분리막, 접합, 워드라인 및 비트라인 형성 공정을 마치고, 전체 구조 상부에 BPSG막을 증착하고 플로우 공정 및 CMP 공정을 통해 평탄화를 이룬다.
다음으로, BPSG막 상에 보우잉 방지를 위한 산화막(예컨대, USG)과 식각정지 질화막을 증착한다. 보우잉 방지를 위한 산화막은 서브상압화학기상증착(SACVD) 방식으로 500∼2000Å 두께로 증착한다. 산화막 증착 후 막질을 더욱 치밀화하기 위한 열 공정을 추가적으로 실시할 수 있다.
이어서, 전하저장 전극 콘택 마스크를 사용한 마스크 공정 및 식각 공정을 통해 콘택홀을 형성한 다음, 세정 공정을 실시하고, 콘택홀 내에 폴리실리콘 플러그를 형성한다. 이때, 비트라인 콘택 플러그도 함께 디파인 된다.
다음으로, 전체 구조 상부에 희생막인 PSG막을 증착한다. PSG막은 SACVD 장비에서 500∼1000Å 두께로 증착하며, 상세 레시피(recipe)는 다음과 같다.
He 유량 : 10000∼14000sccm
O3 유량 : 6000∼10000sccm
TEOS : 900∼1500mgm
TEPo : 30∼80mgm
온도 : 400∼480℃
압력 : 100∼300Torr
이어서, 전하저장 전극 영역의 PSG막을 선택적으로 식각하고, 전체 구조 표면을 따라 폴리실리콘막을 증착한 다음, CMP 공정을 통해 폴리실리콘막을 단위 전하저장 전극으로 분리한다.
이후, PSG막을 제거한다.
상기와 같이 본 발명에서는 보우잉 방지를 위해 SACVD 방식의 산화막을 사용하며, 희생막인 PSG 증착을 위해 역시 SACVD 방식을 사용한다.
우선, SACVD 방식을 사용하여 증착된 PSG막은 균일도가 1% 이하로 제어될 수 있다. 기존의 APCVD 방식의 경우, PSG의 소오스 가스인 TEOS, TNPi에 N2 가스를 버블링(bubbling)시켜서 나온 반응가스(reactant gas)를 인젝터를 통해 분사하고 웨이퍼 표면에서 이종반응(heterogeneous reaction)을 유도하여 박막을 증착하는 방식으로, 전술한 바와 같이 박막 두께의 균일도를 확보하기 어려웠다.
그러나, SACVD 방식은 PSG의 소오스 가스로 TEOS, TEPo를 사용하고 있으며, 증착 방식도 N2 가스를 버블링하는 대신 가스 자체가 샤워헤드(shower head)에서 분사되기 직전에 프리믹싱(pre-mixing) 되어 웨이퍼에 증착된다. 이때, 증착 압력은 200Torr 정도이며 증착 온도는 기존의 APCVD 방식의 530℃ 보다 낮은 400℃ 정도이므로 열적 부담(thermal budget)을 줄이는 효과를 얻을 수 있다.
첨부된 도면 도 6은 SACVD 장비에 장착되는 샤워헤드를 도시한 것으로, 샤워헤드(600)에 방사형으로 다수의 홀(601)이 배치되어 종래의 APCVD 장비에서의 바형 인젝터(도 2 참조) 사용시 나타나는 국부적인 취약 지역이 나타나지 않게 된다.
한편, SACVD 방식으로 증착된 보우잉 방지용 산화막은 박막 내에 계면이 존재하지 않기 때문에 기존의 PECVD 방식의 SiH4계 산화막에 비해 2배 정도 치밀한 산화막을 얻을 수 있어 PSG막 증착시 베리어 작용을 수행함으로써 BPSG막의 손실을 방지할 수 있도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 희생막으로 사용되는 PSG막의 두께 균일도를 높이고, 보우잉 방지용 산화막의 베리어 특성을 향상시킴으로써 PSG막 식각시 층간절연막(BPSG)의 손실을 방지하는 효과가 있으며, 이로 인하여 비트라인 콘택 플러그와 전하저장 전극용 폴리실리콘의 단락을 방지할 수 있는 효과가 있다.
도 1은 종래기술에 따라 형성된 이너 캐패시터의 전하저장 전극의 단면도.
도 2는 APCVD 장비의 바형 인젝터의 평면도.
도 3은 종래기술에 따른 PSG막의 증착 후의 웨이퍼 상태도.
도 4는 전하저장 전극 콘택과 비트라인 콘택의 레이아웃도.
도 5는 실제 공정시 비트라인 콘택 플러그와 전하전극용 폴리실리콘의 단락이 발생한 상태를 나타낸 주사 전자현미경(SEM) 사진.
도 6은 SACVD 장비에 장착되는 샤워헤드의 평면도.
* 도면의 주요 부분에 대한 부호의 설명
300 : PSG막이 정상적인 두께로 증착된 영역
301 : PSG막의 증착 두께가 취약한 지역

Claims (7)

  1. 소정의 하부층 공정을 마친 기판 상부에 평탄화된 층간절연막을 형성하는단계;
    상기 층간절연막 상에 서브상압화학기상증착 방식을 이용하여 콘택홀 측벽의 보우잉 방지를 위한 USG막을 증착하는 단계;
    상기 USG막 및 상기 층간절연막을 선택적으로 식각하여 전하저장 전극 콘택홀 및 비트라인 콘택홀을 형성하는 단계;
    상기 전하저장 전극 콘택홀 및 비트라인 콘택홀 내에 각각 콘택 플러그를 형성하는 단계;
    상기 콘택플러그를 포함한 전체 구조 상부에 샤워헤드형 인젝터를 구비한 SACVD 장비에서 서브상압화학기상증착방식을 이용하여 PSG막을 형성하는 단계;
    전하저장 전극 형성 영역의 상기 PSG막을 선택적으로 식각하는 단계;
    상기 PSG막의 전하저장전극 형성영역을 포함한 전체 구조 표면을 따라 전하저장 전극용 전도막을 형성하는 단계;
    상기 PSG막 상부의 상기 전하저장 전극용 전도막을 제거하여 단위 전하저장 전극으로 분리하는 단계; 및
    상기 PSG막을 제거하는 단계
    를 포함하는 이너 캐패시터의 전하저장 전극 형성방법.
  2. 제1항에 있어서,
    상기 USG막을 형성한 후,
    상기 USG막 상에 식각정지용 질화막을 형성하는 단계를 더 포함하여 이루어진 것을 특징으로 하는 이너 캐패시터의 전하저장 전극 형성방법.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 USG막은 500∼2000Å 두께로 증착하는 것을 특징으로 하는 이너 캐패시터의 전하저장 전극 형성방법.
  6. 제1항에 있어서,
    상기 PSG막은 10000∼14000sccm의 He, 6000∼10000sccm의 O3, 900∼1500mgm의 TEOS, 30∼80mgm의 TEPo를 사용하여 증착하는 것을 특징으로 하는 이너 캐패시터의 전하저장 전극 형성방법.
  7. 제6항에 있어서,
    상기 PSG막은 400∼480℃의 증착 온도 및 100∼300Torr의 증착 압력을 사용하여 증착하는 것을 특징으로 하는 이너 캐패시터의 전하저장 전극 형성방법.
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