KR100678007B1 - 반도체 소자의 층간 절연막 형성 방법 - Google Patents
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Abstract
CMP 공정의 생략을 통해 세정 공정 과정을 줄일 수 있어 공정을 단순화시킬 수 있는 본 발명에 따른 반도체 소자의 층간 절연막 형성 방법은 게이트가 형성된 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 제 1 절연막을 평탄화하는 단계와, 제 1 절연막의 상부에 제 2 절연막으로 형성하는 단계와, 제 2 절연막을 전면 식각하여 평탄화하여 제 1 절연막 및 제 2 절연막이 순차 적층된 구조의 층간 절연막을 형성하는 단계를 포함한다.
이와 같이, 발명은 O3-TEOS를 이용한 제 1 절연막과 HDP를 이용한 제 2 절연막을 순차적으로 기판 상에 증착한 후에 제 2 절연막을 전면 식각 공정으로 평탄화시켜 제 1, 2 절연막으로 이루어진 층간 절연막을 형성함으로써, CMP 공정의 생략을 통해 세정 공정 과정을 줄일 수 있어 공정을 단순화시킬 수 있다.
Description
도 1a 내지 도 1b는 종래 기술에 의한 반도체 소자의 층간 절연막 형성 과정을 도시한 공정 단면도이고,
도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 층간 절연막 형성 과정을 도시한 공정 단면도이다.
＜도면의 주요부분에 대한 부호의 설명＞
100 : 기판 101 : 게이트
102 : 식각 방지층 103a : 제 1 절연막
103b : 제 2 절연막 103 : 층간 절연막
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 CMP 공정 없이 평탄화된 층간 절연막을 형성할 수 있는 반도체 소자의 층간 절연막 형성 방법에 관한 것이다.
반도체 제조공정에 있어서 층간절연막은 크게 폴리실리콘막과 금속배선층간 의 절연막 즉 금속배선 이전의 층간절연막(PMD : Pre Metal Dielectric)과 금속배선층간의 층간절연막(IMD : Inter Metal Dielectric)으로 나눌 수 있다.
이하, 첨부된 도면을 참조하여 종래 기술에 의한 금속 배선 이전의 층간 절연막 형성 과정을 설명한다. 도 1a 내지 도 1b는 종래 기술에 의한 반도체 소자의 층간 절연막 형성 과정을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 게이트(2)가 형성된 반도체 기판(1) 상부 전면에 식각 방지층(3)을 형성하고, 식각 방지층(3)의 상부에 층간 절연막(4)을 형성한다. 이때 층간 절연막(4)은 일반적으로 BPSG막 (Boron Phosphorous Silicate Glass)과 SiH4를 이용한 산화막 혹은 TEOS(Tetra Etylene Ortho Silicate)를 이용한 산화막이 적층되어 이루어진다.
층간 절연막(4)으로 이용되는 BPSG막은 하부 패턴인 폴리 게이트 간극을 채워주기 위해 PECVD(Plasma enhanced chemical vapor deposition)법으로 증착한 후 평탄화를 위한 플로우(flow) 공정을 실시하여 형성된다.
도 1b에 도시된 바와 같이, 후속 공정을 용이하게 실시하기 위한 광역 평탄화 작업인 화학적 기계적 연마(CMP) 공정을 적용한 후에 세정 공정을 진행하여 최종적인 층간 절연막(4)을 형성한다.
그러나, 종래의 층간 절연막을 형성하는 과정에서는 층간 절연막의 평탄화를 위해서 화학적 기계적 연마 공정이 필요하며, 이에 따라 세정 공정이 필수적으로 뒤따라야 하기 때문에 층간 절연막의 제조 공정 시간이 길어지는 문제점이 있다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위한 것으로, O3-TEOS를 이용한 BSG막과 HDP를 이용한 PSG막을 순차적으로 기판 상에 증착한 후에 PSG막을 전면 식각 공정으로 평탄화시켜 BSG막과 PSG막으로 이루어진 층간 절연막을 형성함으로써, CMP 공정의 생략을 통해 세정 공정 과정을 줄일 수 있어 공정을 단순화시킬 수 있는 반도체 소자의 층간 절연막 형성 방법을 제공하고자 한다.
상기와 같은 목적을 달성하기 위하여 본 발명은, 반도체 소자의 층간 절연막 형성 방법에 있어서, 게이트가 형성된 반도체 기판 상부에 제 1 절연막을 형성하는 단계와, 상기 제 1 절연막을 평탄화하는 단계와, 상기 제 1 절연막의 상부에 제 2 절연막으로 형성하는 단계와, 상기 제 2 절연막에 대해서만 전면 식각 공정을 실시하여 상기 제 2 절연막의 단차를 줄여 평탄화시킴으로서, 상기 제 1 절연막 및 제 2 절연막이 순차 적층된 구조의 층간 절연막을 형성하는 단계를 포함한다.
본 발명의 실시 예는 다수개가 존재할 수 있으며, 이하에서 첨부한 도면을 참조하여 바람직한 실시 예에 대하여 상세히 설명하기로 한다. 이 기술 분야의 숙련자라면 이 실시 예를 통해 본 발명의 목적, 특징 및 이점들을 잘 이해할 수 있을 것이다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시 예에 따른 반도체 소자의 층간 절연막 형성 과정을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 게이트(101)가 형성된 반도체 기판(100)의 전면에 식각 방지층(102) 및 제 1 절연막(103a)을 순차적으로 형성한다. 이때 제 1 절 연막(103a)은 일반적으로 고농도의 붕소(B)를 함유하고 있으며, O3-TEOS(Tetra Etylene Ortho Silicate)를 이용한 BSG이 증착되어 이루어진다. O3-TEOS를 이용하여 증착되는 BSG막에는 3wt% 이상의 농도를 갖는 붕소가 함유되어 있고, 그 두께는 1000Å∼10000Å을 갖는다.
제 1 절연막(103a)으로 이용되는 BSG막은 하부 패턴인 폴리 게이트 간극을 채워주기 위해 PECVD(Plasma enhanced chemical vapor deposition)법으로 증착한 후 평탄화를 위한 플로우(flow) 공정을 실시한다. 이러한 평탄화 작업에 의해서 제 1 절연막(103a)은, 도 2b에 도시된 바와 같이, 표면의 단차가 조금 줄어든다.
이후, 도 2c에 도시된 바와 같이, 제 1 절연막(103a) 상의 전면에 불순물 게더링(gathering)을 위해 HDP를 이용한 제 2 절연막(103b)을 형성한다. 제 2 절연막(103b)은 HDP를 이용한 PSG막이고, 그 두께는 1000Å∼10000Å를 갖는다.
또한, 제 2 절연막(103b)의 표면 단차는 HDP의 특성상 제 1 절연막(103a)의 단차보다 줄어든다.
그리고 나서, 후속 공정을 용이하게 실시하기 위한 제 2 절연막(103b)의 광역 평탄화 작업을 실시한다. 이때 제 2 절연막(103b)의 평탄화 공정으로 제 2 절연막(103b)을 전면 식각하여 제 2 절연막(103b)의 상부 전면을 평탄화시킴으로써, CMP 공정 없이 제 1 절연막(103a) 및 제 2 절연막(103b)으로 이루어진 평탄화된 층간 절연막(103)을 형성한다.
본 발명의 바람직한 실시 예에서는 생략하였지만, 제 2 절연막(103b)을 평탄화하기 전에 제 2 절연막(103b)의 상부에 PE TEOS를 이용한 산화막 또는 PE SiN4를 이용한 산화막으로 버퍼층을 형성한 다음에 제 2 절연막(103b)을 평탄화하기 위한 전면 공정을 실시한다. 이때 버퍼층의 두께는 1000Å∼10000Å를 갖는다.
이상 설명한 바와 같이, 본 발명은 O3-TEOS를 이용한 BSG막과 HDP를 이용한 PSG막을 순차적으로 기판 상에 증착한 후에 PSG막을 전면 식각 공정으로 평탄화시켜 BSG막과 PSG막으로 이루어진 층간 절연막을 형성함으로써, CMP 공정의 생략을 통해 세정 공정 과정을 줄일 수 있어 공정을 단순화시킬 수 있다.
Claims (9)
- 반도체 소자의 층간 절연막 형성 방법에 있어서,게이트가 형성된 반도체 기판 상부에 제 1 절연막을 형성하는 단계와,상기 제 1 절연막을 평탄화하는 단계와,상기 제 1 절연막의 상부에 제 2 절연막으로 형성하는 단계와,상기 제 2 절연막에 대해서만 전면 식각 공정을 실시하여 상기 제 2 절연막의 단차를 줄여 평탄화시킴으로서, 상기 제 1 절연막 및 제 2 절연막이 순차 적층된 구조의 층간 절연막을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막은, O3_TEOS를 이용하여 상기 기판 상에 증착되는 BSG막인 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항 및 제 2 항에 있어서,상기 제 1 절연막은, 3wt% 이상의 농도를 갖는 붕소가 함유된 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 1 절연막의 두께는, 1000Å∼10000Å인 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막은, HDP를 이용하여 증착된 PSG막인 반도체 소자의 층간 절연막 형성 방법.
- 제 5 항에 있어서,상기 제 2 절연막의 두께는, 1000Å∼10000Å인 반도체 소자의 층간 절연막 형성 방법.
- 제 1 항에 있어서,상기 제 2 절연막을 전면 식각하기 전에, 상기 제 2 절연막의 상부에 버퍼층을 형성하는 단계를 포함하는 반도체 소자의 층간 절연막 형성 방법.
- 제 7 항에 있어서,상기 버퍼층은, PE TEOS 산화막 또는 PE SiN4를 이용하여 형성된 산화막인 반도체 소자의 층간 절연막 형성 방법.
- 제 7 항에 있어서,상기 버퍼층의 두께는, 1000Å∼10000Å인 반도체 소자의 층간 절연막 형성 방법.
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