CN109962018B - 半导体结构及其制造方法 - Google Patents
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Abstract
一种半导体结构及其制造方法，所述制造方法包括：提供基底，所述基底部分表面上具有伪栅，所述伪栅两侧的基底内具有源漏掺杂区，且所述基底表面还形成有介质层，所述介质层覆盖伪栅侧壁；在所述源漏掺杂区上形成贯穿所述介质层厚度的凹槽；形成填充满凹槽的牺牲层；在形成牺牲层之后，去除伪栅，形成开口；在开口底部形成栅介质层；在栅介质层表面形成填充满开口的金属栅；去除牺牲层，形成通孔，所述通孔露出所述源漏掺杂区表面；形成填充满通孔的导电层。本发明能够防止栅介质层内陷阱电荷累积，从而增强栅介质层的抗击穿能力，改善半导体结构的电学性能。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种半导体结构及其制造方法。
背景技术
晶体管尺寸小型化是半导体结构发展的趋势，然而晶体管的尺寸的持续缩小也带来一系列技术问题，例如栅介质层过薄导致栅极与沟道间的漏电流较高，尺寸缩小使得多晶硅栅极的电阻显著增加等。
研究者发现，以高k栅介质层替代氧化硅或氮氧化硅材料形成栅介质层，并以金属栅替代传统的多晶硅栅极材料制作的晶体管，即高k金属栅(HKMG，High K Metal Gate)晶体管可有效的解决上述问题。一方面，所述高k栅介质层可减少栅极与沟道之间的遂穿电流；另一方面，金属栅的电阻率极小，能够有效防止栅极电阻的增加。
然而，尽管引入高k金属栅，半导体结构的电学性能仍有待提高。
发明内容
本发明解决的问题是提供一种半导体结构及其制造方法，能够避免栅介质层内陷阱电荷累积，从而增强栅介质层的抗击穿能力，改善半导体结构的电学性能。
为解决上述问题，本发明提供一种半导体结构制造方法，包括：提供基底，所述基底部分表面上具有伪栅，所述伪栅两侧的所述基底内具有源漏掺杂区，且所述基底表面还形成有介质层，所述介质层覆盖所述伪栅侧壁；在所述源漏掺杂区上形成贯穿所述介质层厚度的凹槽；形成填充满所述凹槽的牺牲层；在形成所述牺牲层之后，去除所述伪栅，形成开口；在所述开口底部形成栅介质层；在所述栅介质层表面形成填充满所述开口的金属栅；去除所述牺牲层，形成通孔，所述通孔露出所述源漏掺杂区表面；形成填充满所述通孔的导电层。
可选的，所述牺牲层的材料为非晶硅、非晶锗或无定形碳。
可选的，采用干法刻蚀工艺去除所述牺牲层。
可选的，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氢溴酸及氦气，其中，氢溴酸的气体流量为150sccm至500sccm，氦气的气体流量为100sccm至400sccm，腔室压强为3mTorr至10mTorr。
可选的，在去除所述伪栅前，所述制造方法还包括：刻蚀去除部分厚度的所述牺牲层；在剩余所述牺牲层顶部形成覆盖层。
可选的，所述覆盖层的材料为氧化硅或氮氧化硅。
可选的，所述覆盖层的厚度为15nm～50nm。
可选的，在形成所述金属栅后，采用干法刻蚀工艺去除所述覆盖层。
可选的，所述覆盖层的材料与所述介质层的材料相同，在刻蚀去除部分厚度的所述牺牲层前，所述制造方法还包括：刻蚀去除部分厚度的所述介质层；在剩余所述介质层顶部形成保护层，且所述保护层的材料与所述覆盖层的材料不同。
可选的，所述保护层的厚度为15nm～30nm。
可选的，所述保护层的材料为氮化硅、碳化硅或氮化硼。
可选的，所述伪栅顶部具有掩膜层；在去除所述伪栅前，去除所述掩膜层。
可选的，所述掩膜层的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。
可选的，去除所述掩膜层的工艺对所述掩膜层与所述保护层的刻蚀选择比的范围为35～80。
可选的，所述保护层的材料为氮化硅，所述掩膜层的材料为氮化硅，且所述保护层材料的介电常数低于所述掩膜层材料的介电常数。
相应的，本发明还提供一种半导体结构，包括：基底，所述基底上具有介质层，所述介质层上具有贯穿所述介质层厚度的开口；填充满所述开口的伪栅；位于所述开口两侧的所述基底内的源漏掺杂区；位于所述介质层内且贯穿所述介质层厚度的牺牲层，所述牺牲层位于所述源漏掺杂区上。
可选的，所述牺牲层的材料为非晶硅、非晶锗或无定形碳。
可选的，所述牺牲层顶部具有覆盖层，所述覆盖层的厚度为15nm～50nm。
可选的，所述覆盖层的材料与所述介质层的材料相同，所述介质层顶部具有保护层，且所述保护层的材料与所述覆盖层的材料不同，所述保护层的厚度为15nm～30nm。
可选的，所述伪栅的顶部具有掩膜层。
与现有技术相比，本发明的技术方案具有以下优点：
在所述源漏掺杂区上形成贯穿介质层厚度的凹槽；然后形成填充满所述凹槽的牺牲层；在形成所述牺牲层之后，去除伪栅，形成开口，并在所述开口底部形成栅介质层，接着形成填充满所述开口的金属栅。本发明技术方案中，由于形成所述凹槽的步骤先于形成所述金属栅的步骤，因而在形成所述金属栅后，无需对所述金属栅进行回刻蚀并在金属栅顶部形成硬掩膜层，从而能够避免所述回刻蚀的工艺环境造成的栅介质层内陷阱电荷累积，进而增强栅介质层的抗击穿能力，改善半导体结构的电学性能。
可选方案中，伪栅顶部具有掩膜层，由于形成凹槽的刻蚀工艺对所述掩膜层和介质层的刻蚀选择比高，因而所述掩膜层有助于避免刻蚀所述介质层以形成凹槽的步骤中对所述伪栅造成刻蚀。
可选方案中，在去除伪栅前，刻蚀去除部分厚度的牺牲层；在剩余所述牺牲层顶部形成覆盖层。所述覆盖层可保护所述牺牲层，避免去除所述伪栅的工艺环境使所述牺牲层受到刻蚀。
可选方案中，当覆盖层的材料与介质层的材料相同时，在刻蚀去除部分厚度的所述牺牲层前，刻蚀去除部分厚度的所述介质层，并在剩余所述介质层顶部形成保护层。所述保护层可保护所述介质层，避免所述介质层在去除所述覆盖层的步骤中受损。
附图说明
图1至图6是一种半导体结构的制造方法中各步骤对应的结构示意图；
图7至图18是本发明半导体结构制造方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，现有半导体结构的电学性能仍有待提高。
现结合一种半导体结构的制造方法进行分析，图1至图6是一种半导体结构的制造方法中各步骤对应的结构示意图，形成半导体结构的工艺步骤主要包括：
参考图1，提供基底10，所述基底10部分表面上具有伪栅21，所述伪栅21顶部还具有掩膜层22，所述伪栅21两侧的所述基底10内具有源漏掺杂区30，且所述基底10上还形成有介质层41，所述介质层41覆盖所述伪栅21侧壁及掩膜层22侧壁，且所述介质层41顶部与所述掩膜层22顶部齐平。
参考图2，去除所述掩膜层22及所述伪栅21(参考图1)，形成开口23。
参考图3，在所述开口23(参考图2)底部形成栅介质层71；在所述栅介质层71表面形成填充满所述开口23的金属栅72。
参考图4，采用干法刻蚀工艺回刻蚀部分厚度的所述金属栅72，在剩余所述金属栅72顶部形成硬掩膜层73。
后续在所述源漏掺杂区30表面形成贯穿所述介质层41厚度的凹槽，形成所述凹槽的刻蚀工艺对所述硬掩膜层73和所述介质层71的刻蚀选择比高，因而所述硬掩膜层73可防止形成凹槽的步骤中刻蚀到所述硬掩膜层73下方的所述金属栅72。由于所述源漏掺杂区30与所述金属栅72距离近，若所述金属栅72顶部没有硬掩膜层73，形成所述凹槽的工艺步骤容易刻蚀到所述金属栅72，后续形成填充满所述凹槽50的导电层，所述导电层与所述金属栅72间容易短路。
参考图5，形成贯穿所述介质层41厚度的凹槽50，所述凹槽50底部露出所述源漏掺杂区30表面。
参考图6，在所述凹槽50底部形成硅化金属层81；在所述硅化金属层81表面形成填充满所述凹槽50的导电层82。
上述方法形成的半导体结构的电学性能差，分析其原因在于：
采用干法刻蚀工艺回刻蚀所述金属栅72，容易发生等离子体诱导损伤，导致栅介质层71内产生大量陷阱电荷，所述陷阱电荷的累积容易引起栅介质层71击穿。
为了解决上述问题，本发明提供一种半导体结构的制造方法：在源漏掺杂区上形成贯穿介质层厚度的凹槽；形成填充满所述凹槽的牺牲层；在形成所述牺牲层之后，去除伪栅，形成开口；在所述开口底部形成栅介质层；在栅介质层表面形成填充满开口的金属栅。
其中，形成所述凹槽的步骤先于形成所述金属栅的步骤，因而在形成所述金属栅后，无需对所述金属栅进行回刻蚀并在金属栅顶部形成硬掩膜层，从而可避免所述回刻蚀的工艺环境造成的栅介质层内产生大量陷阱电荷，进而可防止陷阱电荷累积引起的栅介质层击穿现象的发生。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图7至图18为本发明一实施例提供的半导体结构制造过程的结构示意图。
参考图7，提供基底100，所述基底100部分表面上具有伪栅210，所述伪栅210两侧的所述基底100内具有源漏掺杂区300，且所述基底100表面还形成有介质层410，所述介质层410覆盖所述伪栅210侧壁。
本实施例中，所述基底100为硅基底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅基底、绝缘体上的锗基底或玻璃基底。
本实施例中，所述基底100包括衬底110和凸出于所述衬底110的鳍部120，所述伪栅210横跨所述鳍部120，且覆盖所述鳍部120的部分顶部和部分侧壁。所述源漏掺杂区300位于所述伪栅210两侧的所述鳍部120内。
所述伪栅210为后续形成金属栅占据空间位置，并且，所述伪栅210用于定义所述源漏掺杂区300的形成位置。
本实施例中，所述伪栅210的材料为非晶硅。在其他实施例中，所述伪栅的材料还可以为多晶硅或非晶碳。
本实施例中，形成所述伪栅210的工艺步骤包括：在所述衬底110上形成伪栅膜(未示出)，所述伪栅膜横跨所述鳍部120，且覆盖所述鳍部120的顶部表面和侧壁表面；在所述伪栅膜表面形成掩膜层220；以所述掩膜层220为掩膜，图形化所述伪栅膜，形成所述伪栅210。
形成所述伪栅210后，保留位于所述伪栅210顶部上的掩膜层220。后续刻蚀所述介质层410，在所述源漏掺杂区300上形成贯穿所述介质层410厚度的凹槽，所述掩膜层220有助于避免形成凹槽的步骤中对所述伪栅210造成刻蚀。
本实施例中，所述掩膜层220的材料为氮化硅。在其他实施例中，所述掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
本实施例中，所述伪栅210侧壁上具有侧墙140。
所述侧墙140可以为单层结构或叠层结构，所述侧墙140的材料可以为氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。本实施例中，所述侧墙140为单层结构，所述侧墙140的材料为氮化硅。
本实施例中，所述鳍部120露出的所述衬底110上还具有隔离结构130，所述隔离结构130覆盖所述鳍部120的部分侧壁。所述隔离结构130用于隔离相邻鳍部。
本实施例中，所述隔离结构130的材料为氮氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氧化硅。
本实施例中，所述隔离结构130表面还具有覆盖所述鳍部120侧壁及所述侧墙140侧壁的刻蚀停止层150，且所述刻蚀停止层150还覆盖所述源漏掺杂区300表面。
后续在所述源漏掺杂区300上形成贯穿所述介质层410厚度的凹槽，所述刻蚀停止层150可保护所述源漏掺杂区300表面，避免所述源漏掺杂区300表面受到刻蚀。
本实施例中，所述刻蚀停止层150的材料为氮化硅。在其他实施例中，所述刻蚀停止层的材料还可以为氮氧化硅或碳氮氧化硅。
本实施例中，所述介质层410的材料为氧化硅。在其他实施例中，所述介质层的材料还可以为氮化硅、氮氧化硅、低k介质材料(介电系数为大于或等于2.5、小于3.9，例如多孔氧化硅、或多孔氮化硅)或超低k介质材料(介电系数小于2.5，例如多孔SiCOH)。
本实施例中，所述介质层410覆盖所述伪栅210侧壁，且所述介质层410顶部与所述掩膜层220顶部齐平。在其他实施例中，所述介质层覆盖所述掩膜层顶部。
参考图8，在所述源漏掺杂区300上形成贯穿所述介质层410厚度的凹槽500。
所述凹槽500为后续形成导电层提供空间位置。
本实施例中，形成所述凹槽500的工艺步骤包括：在所述掩膜层220顶部及部分所述介质层410顶部形成光刻胶层(未示出)；以所述光刻胶层为掩膜，刻蚀所述介质层410，直至露出所述刻蚀停止层150表面，形成所述凹槽500。
本实施例中，由于所述源漏掺杂区300表面存在所述刻蚀停止层150，形成所述凹槽500的工艺步骤中，在刻蚀到所述刻蚀停止层150表面时即停止刻蚀，从而可避免刻蚀到所述源漏掺杂区300，以保护所述源漏掺杂区300材料。
在其他实施例中，所述源漏掺杂区300表面不存在所述刻蚀停止层150，则形成的所述凹槽底部露出所述源漏掺杂区300表面。
在形成所述凹槽500的步骤中，由于所述伪栅210顶部具有掩膜层220，且形成凹槽500的刻蚀工艺对所述介质层410和掩膜层220的刻蚀选择比大，因而可避免形成所述凹槽500的过程中对所述伪栅210造成刻蚀。
后续去除所述伪栅210形成开口，并在所述开口底部形成栅介质层，在所述栅介质层表面形成填充满所述开口的金属栅。由于形成所述凹槽500的步骤先于形成所述金属栅的步骤，因此后续形成所述金属栅后，无需对所述金属栅进行回刻蚀，从而可防止所述回刻蚀的工艺环境导致所述栅介质层内产生大量陷阱电荷，进而保证所述栅介质层的良好性能。
参考图9，形成填充满所述凹槽500的牺牲层610。
所述牺牲层610为后续形成导电层占据空间位置。
所述牺牲层610为易去除材料，本实施例中，所述牺牲层610的材料为非晶硅。在其他实施例中，所述牺牲层的材料还可以为非晶锗或无定形碳。
本实施例中，形成所述牺牲层610的工艺步骤包括：形成填充满所述凹槽500的前置牺牲层(未示出)，所述前置牺牲层还覆盖所述介质层410表面及所述掩膜层220表面；去除所述介质层410表面及所述掩膜层220表面的前置牺牲层，使剩余所述前置牺牲层顶部与所述介质层410顶部齐平，形成所述牺牲层610。
本实施例中，采用低压力化学气相沉积工艺(LPCVD)形成所述前置牺牲层；所述低压力化学气相沉积工艺的工艺参数包括：温度为360℃至520℃，气压为0.03Torr至10Torr，工艺气体包括SiH4，所述SiH4的气体流量为30sccm至3000sccm。
本实施例中，采用化学机械研磨工艺去除所述介质层410表面及所述掩膜层220表面的前置牺牲层。
参考图10，刻蚀去除部分厚度的所述介质层410；在剩余所述介质层410顶部形成保护层420。
所述保护层420的作用为保护所述介质层410表面，后续在所述牺牲层610顶部形成覆盖层，当所述覆盖层的材料与所述介质层410的材料相同时，所述保护层420的材料与所述覆盖层的材料不同，所述保护层420可防止去除所述覆盖层的工艺环境对所述介质层410造成损伤。
本实施例中，所述保护层420的材料为氮化硅。在其他实施例中，所述保护层的材料还可以为碳化硅或氮化硼。
本实施例中，采用原子层沉积工艺形成所述保护层420；所述原子层沉积工艺的工艺参数包括：温度为200℃至600℃，气压为1mTorr至10mTorr，工艺气体包括SiH2Cl2及NH3，所述工艺气体的气体流量为1500sccm至4000sccm，循环次数为30至100。
若所述保护层420厚度过大，对工艺材料造成不必要的浪费；若所述保护层420厚度过小，所述保护层420不能有效发挥对所述介质层410的保护作用。本实施例中，所述保护层420的厚度为15nm～30nm。
参考图11，刻蚀去除部分厚度的所述牺牲层610；在剩余所述牺牲层610顶部形成覆盖层620。
本实施例中，所述伪栅210的材料与所述牺牲层610的材料相同，均为非晶硅，后续去除所述伪栅210的步骤先于去除所述牺牲层610的步骤，所述覆盖层620在去除所述伪栅210的步骤中可保护所述牺牲层610，避免所述牺牲层610受损。
所述覆盖层620的材料与所述伪栅210的材料不相同。本实施例中，所述覆盖层620的材料为氧化硅。在其他实施例中，所述覆盖层的材料还可以为氮氧化硅。
本实施例中，采用原子层沉积工艺形成所述覆盖层620。所述原子层沉积工艺的工艺参数包括：温度为350℃至800℃，气压为0.085Torr至10Torr，工艺气体包括SiH4及N2O，所述工艺气体的气体流量为30sccm至1800sccm。在其他实施例中，所述覆盖层的形成工艺还可以为流体化学气相沉积工艺。
若所述覆盖层620的厚度值过大，对工艺材料造成不必要的浪费；若所述覆盖层620的厚度过小，所述覆盖层620对所述牺牲层610的保护作用弱。本实施例中，所述覆盖层620的厚度为15nm～50nm。
需要说明的是，在其他实施例中，若所述伪栅的材料与所述牺牲层的材料不相同，则可不在所述牺牲层顶部形成所述覆盖层。
另外，在其他实施例中，若所述覆盖层的材料与所述介质层的材料不相同，则可省去在所述介质层顶部形成保护层的步骤。
参考图12，去除所述伪栅210(参考图11)，形成开口230。
在去除所述伪栅210之前，还去除所述掩膜层220(参考图11)。
本实施例中，所述保护层420的材料为氮化硅，所述掩膜层220的材料为氮化硅，所述保护层420材料的介电常数低于所述掩膜层220材料的介电常数，具体的，所述保护层420材料的介电常数大于或等于4且小于或等于5.6，所述掩膜层220材料的介电常数大于或等于7.5且小于或等于8.3。
去除所述掩膜层220的工艺对所述掩膜层220与所述保护层420的刻蚀选择比高，以防止所述保护层420在去除所述掩膜层220的工艺环境中受到损伤或被刻蚀去除。
本实施例中，去除所述掩膜层220的工艺对所述掩膜层220与所述保护层420的刻蚀选择比的范围为35～80。
参考图13，在所述开口230底部形成栅介质层710。
所述栅介质层710的材料为高k介质材料(介电常数大于3.9)。本实施例中，所述栅介质层710的材料为HfO2；在其他实施例中，所述栅介质层的材料还可以为HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或ZrO2。
本实施例中，所述栅介质层710的形成工艺为原子层沉积工艺。采用原子层沉积工艺形成的所述栅介质层710厚度均匀，且在所述开口230底部拐角处具有良好的台阶覆盖性。
参考图14，在所述栅介质层710表面形成填充满所述开口230的金属栅720。
本实施例中，所述金属栅720的材料为Cu。在其他实施例中，所述金属栅的材料还可以为W、Al或Ag。
前述在所述源漏掺杂区300上形成贯穿所述介质层410厚度的凹槽500，并形成填充满所述凹槽500的牺牲层610。由于形成所述凹槽500的步骤先于形成所述金属栅720的步骤，因此在形成所述金属栅720后，无需对所述金属栅720进行回刻蚀并在剩余所述金属栅720顶部形成硬掩膜层。从而可避免所述回刻蚀的工艺环境导致所述栅介质层710的质量下降，进而有利于增强所述栅介质层710的抗击穿性能。
参考图15及图16，去除所述牺牲层610(参考图14)，形成通孔510(参考图16)，所述通孔510露出所述源漏掺杂区300表面。
本实施例中，去除所述牺牲层610前，所述制造方法还包括去除所述牺牲层610顶部的所述覆盖层620(参考图14)。
本实施例中，参考图15，去除所述牺牲层610(参考图14)后，露出位于所述源漏掺杂区300表面的所述刻蚀停止层150顶部；参考图16，去除所述牺牲层610后，还包括：去除位于所述源漏掺杂区300表面的所述刻蚀停止层150(参考图15)，以露出所述源漏掺杂区300表面。
本实施例中，所述介质层410的材料为氧化硅，所述覆盖层620的材料为氧化硅，即所述覆盖层620的材料与所述介质层410的材料相同。由于所述介质层410的顶部具有保护层420，因而在去除所述覆盖层620的过程中，所述保护层420可保护所述介质层410表面，避免所述介质层410被刻蚀。
本实施例中，采用干法刻蚀工艺去除所述覆盖层620。所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氦气、氨气及三氟化氮，其中，氦气的气体流量为600sccm至2000sccm，氨气的气体流量为200sccm至500sccm，三氟化氮的气体流量为20sccm至200sccm，腔室压强为2Torr至10Torr，刻蚀气体通入时间为20s至100s。
本实施例中，采用干法刻蚀工艺去除所述牺牲层610。所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氢溴酸及氦气，其中，氢溴酸的气体流量为150sccm至500sccm，氦气的气体流量为100sccm至400sccm，腔室压强为3mTorr至10mTorr。
后续形成填充满所述通孔510的导电层，由于所述牺牲层610为易于去除的材料，可避免去除所述牺牲层610的工艺步骤对所述通孔510的侧壁造成损伤。
参考图17，在所述通孔510(参考图16)底部形成硅化金属层810。
所述硅化金属层810的作用为减小源漏掺杂区300表面的接触电阻。
形成硅化金属层810的工艺步骤包括：在所述保护层420顶部、所述金属栅720顶部、所述通孔510侧壁以及所述通孔510底部形成金属膜(未示出)；刻蚀去除所述保护层420顶部、所述金属栅720顶部和所述通孔510侧壁的金属膜，保留位于所述通孔510底部的金属膜；对所述金属膜进行退火处理，使所述金属膜转变为所述硅化金属层810。
本实施例中，所述金属膜的材料为Ti。在其他实施例中，所述金属膜的材料还可以为Ni或Co。
本实施例中，采用激光退火工艺对所述金属膜进行退火处理。在其他实施例中，所述退火处理的工艺还可以为脉冲电子束退火工艺或宽带非相干光源退火工艺。
对所述金属膜进行退火处理时，若所述退火处理的温度过高，对工艺成本造成不必要的浪费；若所述退火处理的温度过低，则无法触发所述金属膜的硅化反应，导致无法形成硅化金属层810。因而本实施例中，所述退火处理的温度为850～1000℃。
参考图18，在所述硅化金属层810表面形成填充满所述通孔510的导电层820。
本实施例中，所述导电层820的材料为W。在其他实施例中，所述导电层的材料还可以为Cu、Al或Ag。
形成所述导电层820的工艺步骤包括：在所述通孔510内形成导电膜(未示出)，所述导电膜还覆盖所述金属栅720顶部以及所述保护层420顶部，对所述导电膜顶部表面进行平坦化处理，去除高于金属栅720顶部和所述保护层420顶部的导电膜，形成所述导电层820。
先形成所述栅介质层710，后形成所述硅化金属层810，可避免所述硅化金属层810在形成所述栅介质层710的工艺环境中发生相变引起电阻增加，从而保证所述硅化金属层810满足电学性能需求。
本发明中，由于形成所述凹槽500的步骤先于形成所述金属栅720的步骤，因而在形成所述金属栅720后，无需对所述金属栅720进行回刻蚀，从而防止所述回刻蚀的工艺环境导致栅介质层710内陷阱电荷累积，保证栅介质层710的质量，改善半导体结构的电学性能。
参照图11，本发明还提供一种采用上述制造方法获得的半导体结构，包括：基底100，所述基底100上具有介质层410，所述介质层410上具有贯穿所述介质层410厚度的开口230；填充满所述开口230的伪栅210；位于所述开口230两侧的所述基底100内的源漏掺杂区300；位于所述介质层410内且贯穿所述介质层410厚度的牺牲层610，所述牺牲层610位于所述源漏掺杂区300上。
本实施例中，所述基底100包括衬底110和凸出于所述衬底110的鳍部120。所述鳍部120露出的所述衬底110上还具有隔离结构130，所述隔离结构130覆盖所述鳍部120的部分侧壁。所述隔离结构130用于隔离相邻鳍部。
本实施例中，所述隔离结构130的材料为氮氧化硅。在其他实施例中，所述隔离结构的材料还可以为氮化硅或氧化硅。
本实施例中，所述隔离结构130表面还具有覆盖所述鳍部120侧壁及所述侧墙140侧壁的刻蚀停止层150，且所述刻蚀停止层150还覆盖所述源漏掺杂区300表面，所述牺牲层610位于所述源漏掺杂区300顶部的所述刻蚀停止层150表面上。
所述伪栅210为后续形成金属栅占据空间位置。
本实施例中，所述伪栅210的材料为非晶硅。在其他实施例中，所述伪栅的材料还可以为多晶硅或非晶碳。
本实施例中，所述伪栅210顶部具有掩膜层220。所述掩膜层220可保护所述伪栅210。
本实施例中，所述掩膜层220的材料为氮化硅。在其他实施例中，所述掩膜层的材料还可以为氮氧化硅、碳化硅或氮化硼。
所述牺牲层610为后续形成导电层820占据空间位置，并且，所述牺牲层610可防止后续的工艺步骤对所述源漏掺杂区300表面造成污染。
所述牺牲层610为易去除材料。本实施例中，所述牺牲层610的材料为非晶硅。在其他实施例中，所述牺牲层的材料还可以为非晶锗或无定形碳。
本实施例中，所述伪栅210的材料与所述牺牲层610的材料相同，均为非晶硅，后续去除所述伪栅210的步骤先于去除所述牺牲层610的步骤，为防止去除所述伪栅210的步骤中所述牺牲层610受损，所述牺牲层610顶部具有覆盖层620。
本实施例中，所述覆盖层620的材料为氧化硅。在其他实施例中，所述覆盖层的材料还可以为氮氧化硅。
若所述覆盖层620的厚度值过大，对工艺材料造成不必要的浪费；若所述覆盖层620的厚度过小，所述覆盖层620对所述牺牲层610的保护作用弱。本实施例中，所述覆盖层620的厚度为15nm～50nm。
本实施例中，所述覆盖层620的材料与所述介质层410的材料相同，为防止后续去除所述覆盖层620对所述介质层410造成损伤，所述介质层410顶部具有保护层420，且所述保护层420的材料与所述覆盖层620的材料不同。
本实施例中，所述保护层420的材料为氮化硅。在其他实施例中，所述保护层的材料还可以为碳化硅或氮化硼。
所述保护层420的厚度适当，有助于所述保护层420对所述介质层410表面实施有效的保护。本实施例中，所述保护层420的厚度为15nm～30nm。
综上，后续对所述半导体结构进行工艺操作：去除伪栅210，形成开口；在开口底部形成栅介质层；在栅介质层表面形成填充满开口的金属栅；去除牺牲层610，形成通孔，所述通孔露出所述源漏掺杂区300表面；形成填充满通孔的导电层。由于形成所述金属栅前，所述源漏掺杂区300上已形成有牺牲层610，因此在形成所述金属栅后，无需回刻蚀金属栅并在金属栅顶部形成硬掩膜层，从而可防止所述回刻蚀的工艺环境导致栅介质层内陷阱电荷累积，进而增强栅介质层的抗击穿能力，改善半导体结构的电学性能。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (17)
1.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底部分表面上具有伪栅，所述伪栅两侧的所述基底内具有源漏掺杂区，且所述基底表面还形成有介质层，所述介质层覆盖所述伪栅侧壁；
在所述源漏掺杂区上形成贯穿所述介质层厚度的凹槽；
形成填充满所述凹槽的牺牲层；
在形成所述牺牲层之后，去除所述伪栅，形成开口；
在所述开口底部形成栅介质层；
在所述栅介质层表面形成填充满所述开口的金属栅；
形成金属栅后，去除所述牺牲层，形成通孔，所述通孔露出所述源漏掺杂区表面；
形成填充满所述通孔的导电层；
在去除所述伪栅前，刻蚀去除部分厚度的所述牺牲层；在剩余所述牺牲层顶部形成覆盖层；
所述伪栅顶部具有掩膜层；在形成所述覆盖层后且在去除所述伪栅前，去除所述掩膜层。
2.如权利要求1所述的半导体结构的制造方法，其特征在于，所述牺牲层的材料为非晶硅、非晶锗或无定形碳。
3.如权利要求1所述的半导体结构的制造方法，其特征在于，采用干法刻蚀工艺去除所述牺牲层。
4.如权利要求3所述的半导体结构的制造方法，其特征在于，所述干法刻蚀工艺的工艺参数包括：刻蚀气体包括氢溴酸及氦气，其中，氢溴酸的气体流量为150sccm至500sccm，氦气的气体流量为100sccm至400sccm，腔室压强为3mTorr至10mTorr。
5.如权利要求1所述的半导体结构的制造方法，其特征在于，所述覆盖层的材料为氧化硅或氮氧化硅。
6.如权利要求1所述的半导体结构的制造方法，其特征在于，所述覆盖层的厚度为15nm～50nm。
7.如权利要求1所述的半导体结构的制造方法，其特征在于，在形成所述金属栅后，采用干法刻蚀工艺去除所述覆盖层。
8.如权利要求1所述的半导体结构的制造方法，其特征在于，所述覆盖层的材料与所述介质层的材料相同，在刻蚀去除部分厚度的所述牺牲层前，所述制造方法还包括：刻蚀去除部分厚度的所述介质层；在剩余所述介质层顶部形成保护层，且所述保护层的材料与所述覆盖层的材料不同。
9.如权利要求8所述的半导体结构的制造方法，其特征在于，所述保护层的厚度为15nm～30nm。
10.如权利要求8所述的半导体结构的制造方法，其特征在于，所述保护层的材料为氮化硅、碳化硅或氮化硼。
11.如权利要求8所述的半导体结构的制造方法，其特征在于，所述掩膜层的材料为氮化硅、氮氧化硅、碳化硅或氮化硼。
12.如权利要求8所述的半导体结构的制造方法，其特征在于，所述保护层的材料为氮化硅，所述掩膜层的材料为氮化硅，且所述保护层材料的介电常数低于所述掩膜层材料的介电常数。
13.如权利要求12所述的半导体结构的制造方法，其特征在于，去除所述掩膜层的工艺对所述掩膜层与所述保护层的刻蚀选择比的范围为35～80。
14.一种采用权利要求1至13任一项所述的半导体结构的制造方法所形成的半导体结构，其特征在于，包括：
基底，所述基底上具有介质层，所述介质层上具有贯穿所述介质层厚度的开口；
填充满所述开口的伪栅；所述伪栅的顶部具有掩膜层；
位于所述开口两侧的所述基底内的源漏掺杂区；
位于所述介质层内且贯穿所述介质层厚度的牺牲层，所述牺牲层位于所述源漏掺杂区上。
15.如权利要求14所述的半导体结构，其特征在于，所述牺牲层的材料为非晶硅、非晶锗或无定形碳。
16.如权利要求14所述的半导体结构，其特征在于，所述牺牲层顶部具有覆盖层，所述覆盖层的厚度为15nm～50nm。
17.如权利要求16所述的半导体结构，其特征在于，所述覆盖层的材料与所述介质层的材料相同，所述介质层顶部具有保护层，且所述保护层的材料与所述覆盖层的材料不同，所述保护层的厚度为15nm～30nm。
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