KR102106958B1 - 반도체 디바이스 및 방법 - Google Patents

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Abstract

나노와이어 디바이스들 및 핀 디바이스들은 기판의 제 1 영역 및 제 2 영역에 형성된다. 디바이스들을 형성하기 위해, 제 1 재료 및 제 2 재료의 교번 층들이 형성되고, 내부 스페이서들은 제 1 재료의 층들에 인접하여 형성되고, 그 후 제 1 재료의 층이 제거되어, 제 2 영역 내의 제 1 재료의 층을 제거하지 않고 나노와이어들을 형성한다. 제 1 영역 내에 나노와이어 디바이스들을 그리고 제 2 영역 내에 핀 디바이스들을 형성하기 위해, 게이트 유전체들 및 게이트 전극들의 게이트 구조물들이 제 1 영역 및 제 2 영역 내에 형성된다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
이 출원은 "Semiconductor Device and Method"라는 제목으로 2017년 8월 31일자로 출원된 미국 가출원 제 62/552,737호의 우선권을 청구하며, 이 가출원은 전체가 참조로서 본 명세서에 통합된다.
반도체 디바이스들은 예를 들어 개인용 컴퓨터들, 휴대 전화들, 디지털 카메라들, 및 다른 전자 장비들과 같은 다양한 전자 애플리케이션들에서 사용된다. 반도체 디바이스들은 통상적으로 반도체 기판 위에서 절연층들 또는 유전체층들, 도전층들, 및 반도체 재료 층들을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 기판 상에서 회로 컴포넌트들 및 엘리먼트들을 형성함으로써 제조된다.
반도체 산업은 최소 피처 크기의 계속적인 감소에 의해 계속해서 다양한 전자 컴포넌트들(예컨대, 트랜지스터, 다이오드, 저항기, 캐패시터 등)의 집적 밀도를 향상시켜왔으며, 이것은 주어진 면적 내로 보다 많은 컴포넌트들이 집적되도록 해준다. 그러나, 최소 피처 사이즈들이 감소함에 따라, 처리되어야하는 부가적인 문제들이 발생한다.
본 개시물의 양상들은 첨부 도면들과 함께 판독될 때 아래의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았다는 것을 알아야 한다. 실제로, 다양한 피처들의 치수들은 논의의 명료성을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1a 내지 도 1b는 몇몇 실시예들에 따른 제 1 반도체 재료 및 제 2 반도체 재료의 교번(alternating) 층들의 형성을 예시한다.
도 2는 몇몇 실시예들에 따른 제 1 및 제 2 리세스의 형성을 예시한다.
도 3은 몇몇 실시예들에 따른 I/O 개구들의 형성을 예시한다.
도 4는 몇몇 실시예들에 따른 공통 스페이서의 형성을 예시한다.
도 5는 몇몇 실시예들에 따른 제 1 내부 스페이서들 및 제 2 내부 스페이서들의 형성을 예시한다.
도 6은 몇몇 실시예들에 따른 소스/드레인 영역들의 형성을 예시한다.
도 7은 몇몇 실시예들에 따른 층간 유전체의 형성을 예시한다.
도 8은 몇몇 실시예들에 따른 더미 게이트 전극의 제거를 예시한다.
도 9a 내지 도 9b는 몇몇 실시예들에 따른 제 1 재료의 제거를 예시한다.
도 10a 내지 도 10b는 몇몇 실시예들에 따른 제 2 재료의 제거를 예시한다.
도 11은 몇몇 실시예들에 따른 게이트 구조물의 형성을 예시한다.
도 12는 몇몇 실시예들에 따른 핀(fin)을 위한 단일의 제 1 재료를 이용하는 디바이스를 예시한다.
아래의 개시내용은 발명의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트들 및 배열들의 특정 예시들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 한정하는 것으로 의도된 것은 아니다. 예를 들어, 이후의 상세설명에서 제 2 피처 상의 또는 제 2 피처 위의 제 1 피처의 형성은 제 1 피처 및 제 2 피처가 직접적으로 접촉하여 형성되는 실시예를 포함할 수 있으며, 또한 제 1 피처 및 제 2 피처가 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제 1 피처와 제 2 피처 사이에서 형성될 수 있는 실시예를 포함할 수 있다. 또한, 본 개시물은 상이한 예들에서 도면 번호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이지, 그러한 반복 그 자체가 개시된 다양한 실시예들 및/또는 구성 사이의 관계를 설명하는 것은 아니다.
또한, "밑에", "아래에", "하부에", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에 예시되는 다른 엘리먼트(들) 또는 피처(들)에 대한 하나의 엘리먼트 또는 피처의 관계를 설명하기 위하여 설명의 용이성을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 부가하여 사용시 또는 동작시 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수 있거나(90도 또는 다른 배향으로 회전될 수 있음), 본 명세서에서 사용된 공간적으로 상대적인 디스크립터는 그에 따라 유사하게 해석될 수 있다.
실시예들은 이제 집적 회로들의 설계 및 동작에 사용하기 위한 쇼트 채널, 수평 게이트-올-어라운드 나노와이어 트랜지스터들 및 롱(long) 채널 비-나노와이어 핀 트랜지스터들의 통합과 관련하여 설명될 것이다. 그러한 실시예들은 제한된 공간 내를 채우는 것과 연관된 문제점들로 인해 롱 채널 디바이스들의 성능 저하를 피하는 것을 돕는다. 그러나, 실시예들은 다양한 방법으로 이용될 수 있으며, 본 명세서에 설명된 실시예들에 한정되도록 의도되지 않는다.
이제 도 1을 참조하면, 제 1 반도체 층(103), 제 2 반도체 층(105), 제 3 반도체 층(107), 제 4 반도체 층(109), 제 5 반도체 층(111), 제 6 반도체 층(113), 제 7 반도체 층(115) 및 제 8 반도체 층(117)이 반도체 기판(101) 상에 형성되는 실시예가 예시된다. 실시예에서, 반도체 기판(101)은 예를 들어, 실리콘 기판, 실리콘 게르마늄 기판, 게르마늄 기판, III-V족 재료 기판, 또는 예를 들어 고 대역 대 대역 터널링(BTBT, band-to-band tunneling)을 갖는 다른 반도체 재료들로 형성된 기판일 수 있다. 몇몇 실시예들에서, 반도체 기판(101)은 벌크 기판이다. 다른 실시예에서, 반도체 기판(101)은 SOI(Semiconductor-on-Insulator) 기판일 수 있다.
실시예에서, 반도체 기판(101)은 반도체 기판(101) 내에 다수의 상이한 영역들을 갖는다. 예를 들어, 일 실시예에서, 반도체 기판(101)은 코어 영역(102) 및 I/O 영역(104)을 갖는다. 코어 영역(102) 내에서, 제 1 디바이스(106) 및 제 2 디바이스(108)는 제 1 디바이스(106)가 제 2 디바이스(108)와 반대의 도전성을 갖도록 형성될 것이다. 예를 들어, 일 실시예에서, 제 1 디바이스(106)는 n-타입 디바이스일 수 있는 반면, 제 2 디바이스(108)는 p-타입 디바이스일 수 있다. 그러나, 디바이스들의 임의의 적합한 조합이 이용될 수 있다.
또한, I/O 영역(104)에서 제 3 디바이스(110)가 형성될 수 있다. 실시예에서, 제 3 디바이스(110)는 제 1 디바이스(106)와 유사한 도전성을 갖도록 형성된 finFET 디바이스일 수 있다. 예를 들어, 제 3 디바이스(110)는 n-타입 finFET일 수 있지만, 다른 실시예들에서 제 3 디바이스(110)는 p-타입 finFET일 수 있거나, 또는 제 3 디바이스(110)는 n-타입 디바이스 및 p-타입 디바이스 모두를 나타낼 수도 있다. 디바이스들의 임의의 적합한 조합이 이용될 수 있으며, 그러한 모든 조합들은 완전히 실시예의 범위 내에 포함되도록 의도된다. 또한, 제 1 디바이스(106), 제 2 디바이스(108), 및 제 3 디바이스(110)는 이 제조 스테이지에서 "디바이스들"로서 설명되지만, 이것은 이들 디바이스들이 완성된 디바이스들이라는 것을 의미하는 것이 아니라 오히려, 식별된 디바이스들 내의 구조물들이 궁극적으로 완성된 디바이스들을 형성하는데 사용될 것임을 의미하도록 의도된다.
제 1 반도체 층(103)은 코어 영역 및 I/O 영역(104) 모두에서 반도체 기판(101) 위에 형성된다. 실시예에서, 제 1 반도체 층(103)은 반도체 기판(101)과 함께 작동하여, 핀(122) 또는 제 1 나노와이어(901) 및 제 2 나노와이어(1001)(도 1a에는 예시되지 않았지만, 도 9 및 도 10과 관련하여 하기에 추가로 예시되고 설명됨) 중 어느 하나를 형성하는 것을 도울 수 있는 반도체 재료로부터 형성된다. 예를 들어, 제 1 반도체 층(103)은 실리콘 게르마늄(SixGe1-x, 여기서 x는 약 0.01 내지 약 0.99 범위임), 실리콘, 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 제한되는 것은 아니다.
그러나, 제 1 나노와이어(901) 및 제 2 나노와이어(1001)의 형성을 돕기 위해, 제 1 반도체 층(103)은 반도체 기판(101)과는 상이한 에칭 선택도를 갖는 상이한 재료이다. 예를 들어, 반도체 기판(101)이 실리콘인 실시예에서, 제 1 반도체 층(103)은 실리콘 게르마늄, 실리콘 탄화물, 갈륨 비화물, 인듐 갈륨 비화물, III-V족 화합물 반도체, II-VI족 화합물 반도체 등으로 형성된다. 그러나, 임의의 적합한 조합이 이용될 수 있다.
제 1 반도체 층(103)은 에피택셜 성장과 같은 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 일 실시예에서, 제 1 반도체 층(103)의 재료는 반도체 기판(101)의 노출된 재료로부터 성장될 수 있다. 성장 프로세스는 제 1 반도체 층(103)이 약 5 nm 내지 약 15 nm의 제 1 두께(T1)를 가질 때까지 계속될 수 있다. 그러나, 임의의 적합한 형성 프로세스 및 두께가 이용될 수 있다.
제 1 반도체 층(103)이 반도체 기판(101) 위에 형성되면, 제 2 반도체 층(105)은 제 1 반도체 층(103) 위에 형성될 수 있다. 실시예에서, 제 2 반도체 층(105)은 핀(122) 또는 제 1 나노와이어들(901) 및 제 2 나노와이어들(1001) 중 어느 하나의 형성을 돕기 위해 제 1 반도체 층(103) 및 반도체 기판(101)과 함께 작동할 수 있는 반도체 재료로 형성된다. 예를 들어, 제 2 반도체 층(105)은 실리콘, 실리콘 게르마늄(SixGe1-x, 여기서 x는 약 0.01 내지 약 0.99 범위임), 실리콘 탄화물, 순수한 또는 실질적으로 순수한 게르마늄, III-V족 화합물 반도체, II-VI족 반도체 등으로부터 형성될 수 있다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료들은 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만, 이들로 제한되는 것은 아니다.
그러나, 제 1 나노와이어(901) 및 제 2 나노와이어(1001)의 형성을 돕기 위해, 제 2 반도체 층(105)은 제 1 반도체 층(103)과는 상이한 에칭 선택도를 갖는 상이한 재료이다. 예를 들어, 제 1 반도체 층(103)이 실리콘 게르마늄인 실시예에서, 제 2 반도체 층(105)은 예컨대 실리콘인 것에 의해, 반도체 기판(101)과 동일한 재료로 형성된다. 그러나, 제 2 반도체 층(105)은 또한 제 1 반도체 층(103) 및 반도체 기판(101)과 상이한 재료로 형성될 수 있으며, 임의의 적합한 조합이 이용될 수 있다.
제 2 반도체 층(105)은 에피택셜 성장과 같은 성장 프로세스를 사용하여 형성될 수 있다. 예를 들어, 일 실시예에서, 제 2 반도체 층(105)의 재료는 제 1 반도체 층(103)의 노출된 재료로부터 성장될 수 있다. 성장 프로세스는 제 2 반도체 층(105)이 약 5 nm 내지 약 15 nm, 예컨대 약 10 nm의 제 2 두께(T2)를 가질 때까지 계속될 수 있다. 그러나, 임의의 적합한 형성 프로세스 및 두께가 이용될 수 있다.
제 3 반도체 층(107)은 제 1 반도체 층(103)과 유사한 재료 및 프로세스를 사용하여 제 2 반도체 층(105) 상에 형성될 수 있다. 예를 들어, 제 3 반도체 층(107)은 약 5 nm 내지 약 15 nm의 두께로 에피택셜 성장 프로세스를 사용하여 형성된 실리콘 게르마늄과 같은 재료일 수 있다. 그러나, 임의의 적합한 프로세스, 재료 및 두께가 이용될 수 있다.
제 4 반도체 층(109)은 제 2 반도체 층(105)과 유사한 재료 및 프로세스를 사용하여 제 3 반도체 층(107) 상에 형성될 수 있다. 예를 들어, 제 4 반도체 층(109)은 약 5 nm 내지 약 15 nm의 두께로 에피택셜 성장 프로세스를 사용하여 형성된 실리콘과 같은 재료일 수 있다. 그러나, 임의의 적합한 프로세스, 재료 및 두께가 이용될 수 있다.
제 5 반도체 층(111)은 제 1 반도체 층(103)과 유사한 재료 및 프로세스를 사용하여 제 4 반도체 층(109) 상에 형성될 수 있다. 예를 들어, 제 5 반도체 층(111)은 약 5 nm 내지 약 15 nm의 두께로 에피택셜 성장 프로세스를 사용하여 형성된 실리콘 게르마늄과 같은 재료일 수 있다. 그러나, 임의의 적합한 프로세스, 재료 및 두께가 이용될 수 있다.
제 6 반도체 층(113)은 제 2 반도체 층(105)과 유사한 재료 및 프로세스를 사용하여 제 5 반도체 층(111) 상에 형성될 수 있다. 예를 들어, 제 6 반도체 층(113)은 약 5 nm 내지 약 15 nm의 두께로 에피택셜 성장 프로세스를 사용하여 형성된 실리콘과 같은 재료일 수 있다. 그러나, 임의의 적합한 프로세스, 재료 및 두께가 이용될 수 있다.
제 7 반도체 층(115)은 제 1 반도체 층(103)과 유사한 재료 및 프로세스를 사용하여 제 6 반도체 층(113) 상에 형성될 수 있다. 예를 들어, 제 7 반도체 층(115)은 약 5 nm 내지 약 15 nm의 두께로 에피택셜 성장 프로세스를 사용하여 형성된 실리콘 게르마늄과 같은 재료일 수 있다. 그러나, 임의의 적합한 프로세스, 재료 및 두께가 이용될 수 있다.
제 8 반도체 층(117)은 제 2 반도체 층(105)과 유사한 재료 및 프로세스를 사용하여 제 7 반도체 층(115) 상에 형성될 수 있다. 예를 들어, 제 8 반도체 층(117)은 약 5 nm 내지 약 15 nm의 두께로 에피택셜 성장 프로세스를 사용하여 형성된 실리콘과 같은 재료일 수 있다. 그러나, 임의의 적합한 프로세스, 재료 및 두께가 이용될 수 있다.
제 1 반도체 층(103), 제 2 반도체 층(105), 제 3 반도체 층(107), 제 4 반도체 층(109), 제 5 반도체 층(111), 제 6 반도체 층(113), 제 7 반도체 층(115) 및 제 8 반도체 층(117)을 반도체 기판(101) 위에 형성함으로써, 교번하는 반도체 재료 층들이 형성되고, 제 1 재료 층들(예를 들어, 실리콘)이 제 2 재료 층들(예를 들어, 실리콘 게르마늄) 사이에 형성된다. 그러한 반도체 재료들의 스택은 I/O 영역(104) 내에 핀(122)을 형성하는데 사용될 수 있으며, 코어 영역(102) 내에 제 1 나노와이어(901) 및 제 2 나노와이어(1001)를 형성하는데 또한 이용될 수 있다.
제 1 반도체 층(103), 제 2 반도체 층(105), 제 3 반도체 층(107), 제 4 반도체 층(109), 제 5 반도체 층(111), 제 6 반도체 층(113), 제 7 반도체 층(115) 및 제 8 반도체 층(117)이 반도체 기판(101) 위에 형성되었으면, 제 1 반도체 층(103), 제 2 반도체 층(105), 제 3 반도체 층(107), 제 4 반도체 층(109), 제 5 반도체 층(111), 제 6 반도체 층(113), 제 7 반도체 층(115), 제 8 반도체 층(117), 및 반도체 기판(101) 각각은 핀(122)을 형성하기 위해 패터닝된다. 실시예에서, 층들은 제 8 반도체 층(117) 위에 제 2 포토레지스트(도 1a에 별도로 예시되지 않음)를 도포함으로써 패터닝될 수 있다. 그 후, 제 2 포토레지스트는 패터닝 및 현상되어, 제 8 반도체 층(117) 위에 마스크를 형성하고, 마스크는 제 2 포토레지스트의 패턴을 아래 놓인 층들로 전달하고 핀(122)을 형성하기 위한 이방성 에칭 프로세스와 같은 에칭 프로세스 동안 사용된다.
핀(122)의 형성 후에, 제 1 격리 영역들(135)이 형성될 수 있다. 실시예에서, 제 1 격리 영역들(135)은 산화물 재료, 고밀도 플라즈마(HDP, high-density plasma) 산화물 등과 같은 유전체 재료를 성막함으로써 형성된 얕은 트렌치 격리 영역들일 수 있다. 유전체 재료는 화학 기상 증착(CVD, chemical vapor deposition) 방법(예를 들어, HARP 프로세스), 고밀도 플라즈마 CVD 방법, 또는 다른 적합한 형성 방법 중 어느 하나를 사용하여, 옵션적인 세정 및 라이닝 이후에 형성될 수 있다.
게다가, 유전체 재료는 유전체 재료로 핀들(122) 사이의 공간들을 채우고 과도하게 채우도록 성막되고, 그 후 화학 기계적 연마(CMP, chemical mechanical polishing), 에칭, 이들의 조합 등과 같은 적합한 프로세스를 통해 과잉 재료를 제거한다. 실시예에서, 제거 프로세스는 마찬가지로 핀들(122) 위에 또한 위치되는 임의의 유전체 재료를 제거하여, 유전체 재료의 제거는 핀들(122)의 표면을 추가 프로세싱 단계들로 노출시킬 것이다.
일단 유전체 재료가 성막되면, 유전체 재료는 그 후 핀들(122)의 표면으로부터 리세스되버릴 수 있다. 리세싱은 핀들(122)의 상부면에 인접한 핀들(122)의 측벽들의 적어도 일부를 노출시키도록 수행될 수 있다. 반응성 이온 에칭, 건식 에칭, 화학적 산화물 제거, 건식 화학적 세정과 같은 다른 방법들이 사용될 수 있지만, 유전체 재료는 재료에 선택적인 에천트로 핀들(122)의 상부면을 침지시킴으로써 습식 에칭을 사용하여 리세스될 수 있다.
그러나, 당업자들이 인식할 수 있는 바와 같이, 상기 설명된 단계들은 유전체 재료를 채우고 리세스하는데 사용되는 전체 프로세스 흐름의 단지 일부일 수 있다. 예를 들어, 라이닝 단계들, 세정 단계들, 어닐링 단계들, 갭 충전 단계들, 이들의 조합들 등이 또한 유전체 재료를 형성하는데 이용될 수 있다. 잠재적인 프로세스 단계들 모두는 완전히 본 실시예의 범위 내에 포함되도록 의도된다. 또한, 제 1 격리 영역들(135)의 형성은 예컨대 제 1 반도체 층(103)의 형성 이전에 수행됨으로써, 제조 프로세스 내의 다른 지점들에서 수행될 수 있다. 그러한 모든 단계들 및 시간들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
도 1a는 또한 제 8 반도체 층(117) 위의 더미 게이트 유전체(119) 및 더미 게이트 전극(121)의 형성을 예시한다. 실시예에서, 더미 게이트 유전체(119)는 열 산화, 화학 기상 증착, 스퍼터링, 또는 게이트 유전체를 형성하기 위해 본 발명분야에서 알려지고 사용되는 임의의 다른 방법들에 의해 형성될 수 있다. 게이트 유전체 형성의 기술에 따라, 상단부 상의 더미 게이트 유전체(119) 두께는 측벽 상의 더미 유전체 두께와는 상이할 수 있다.
더미 게이트 유전체(119)는 약 3 옹스트롬 내지 약 100 옹스트롬 범위의, 예컨대 약 10 옹스트롬의 두께를 갖는 실리콘 이산화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있다. 더미 게이트 유전체(119)는 약 0.5 옹스트롬 내지 약 100 옹스트롬, 예컨대 약 10 옹스트롬 이하의 등가 산화물 두께를 갖는, 란탄 산화물(La2O3), 알루미늄 산화물(Al2O3), 하프늄 산화물(HfO2), 하프늄 산질화물(HfON), 또는 지르코늄 산화물(ZrO2), 또는 이들의 조합들과 같은 고 유전율(하이-k) 재료(예를 들어, 약 5보다 큰 비유 전율(relative permittivity)을 갖는)로 형성될 수 있다. 또한, 실리콘 이산화물, 실리콘 산질화물 및/또는 하이-k 재료들의 임의의 조합이 또한 더미 게이트 유전체(119)에 사용될 수 있다.
더미 게이트 전극(121)은 도전성 재료를 포함할 수 있으며, 폴리 실리콘, W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트 전극(121)은 화학 기상 증착(CVD), 스퍼터 증착, 또는 도전성 재료들을 성막하기 위해 본 기술분야에 알려지고 사용되는 다른 기법들에 의해 성막될 수 있다. 더미 게이트 전극(121)의 두께는 약 5 Å 내지 약 500 Å의 범위일 수 있다. 더미 게이트 전극(121)의 상부면은 비평면 상부면을 가질 수 있고, 더미 게이트 전극(121)의 패터닝 또는 게이트 에칭 이전에 평탄화될 수 있다. 이 때, 더미 게이트 전극(121)에 이온이 도입될 수도 있고 도입되지 않을 수도 있다. 이온들은 예를 들어 이온 주입 기법들에 의해 도입될 수 있다.
일단 더미 게이트 유전체(119) 및 더미 게이트 전극(121)이 형성되면, 더미 게이트 유전체(119) 및 더미 게이트 전극(121)이 패터닝될 수 있다. 실시예에서, 패터닝은 제 1 하드 마스크(123) 및 제 1 하드 마스크(123) 위의 제 2 하드 마스크(125)를 초기에 형성함으로써 수행될 수 있다. 제 1 하드 마스크(123)는 실리콘 산화물, 실리콘 질화물, 티타늄 질화물, 실리콘 산질화물, 또는 이들의 조합들 등과 같은 유전체 재료를 포함한다. 제 1 하드 마스크(123)는 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 원자 층 증착 등과 같은 프로세스를 사용하여 형성될 수 있다. 그러나, 임의의 다른 적합한 재료 및 형성 방법이 이용될 수 있다. 제 1 하드 마스크(123)는 약 20 Å 내지 약 3000 Å, 예컨대 약 20 Å의 두께로 형성될 수 있다.
제 2 하드 마스크(125)는 실리콘 질화물, 실리콘 산화물, 티타늄 질화물, 실리콘 산질화물, 이들의 조합들 등과 같은 별개의 유전체 재료를 포함한다. 제 2 하드 마스크(125)는 화학 기상 증착, 플라즈마 강화 화학 기상 증착, 원자 층 증착 등과 같은 프로세스를 사용하여 형성될 수 있다. 그러나, 임의의 다른 적합한 재료 및 형성 방법이 이용될 수 있다. 제 2 하드 마스크(125)는 약 20 Å 내지 약 3000 Å, 예컨대 약 20 Å의 두께로 형성될 수 있다.
일단 제 1 하드 마스크(123) 및 제 2 하드 마스크(125)가 형성되면, 제 1 하드 마스크(123) 및 제 2 하드 마스크(125)는 패터닝될 수 있다. 실시예에서, 제 1 하드 마스크(123) 및 제 2 하드 마스크(125)는, 제 1 하드 마스크(123) 및 제 2 하드 마스크(125) 위에 제 1 포토레지스트(개별적으로 예시되지 않음)를 초기에 배치하고 제 1 포토레지스트의 노출된 부분들의 물리적 특성들을 변경시키는 화학적 반응을 개시하기 위하여 제 1 포토레지스트를 패터닝된 에너지 소스(예를 들어, 광)에 노출시킴으로써, 패터닝될 수 있다. 노출된 영역과 노출되지 않은 영역 중 하나를 선택적으로 제거하기 위해 노출된 영역과 노출되지 않은 영역 사이의 변경된 물리적 특성을 이용하기 위하여, 제 1 현상액(또한 개별적으로 예시되지 않음)을 도포함으로써, 제 1 포토레지스트가 현상될 수 있다.
제 1 포토레지스트가 패터닝되면, 제 1 포토레지스트는 아래 놓인 제 1 하드 마스크(123) 및 제 2 하드 마스크(125)를 패터닝하기 위하여 마스크로서 사용될 수 있다. 실시예에서, 제 1 하드 마스크(123) 및 제 2 하드 마스크(125)는 예를 들어 제 1 포토 레지스트를 마스크로 하여 하나 이상의 반응성 이온 에칭 프로세스들을 사용하여 패터닝될 수 있다. 패터닝 프로세스는 더미 게이트 전극(121)이 제 1 하드 마스크(123) 아래에 노출될 때까지 계속될 수 있다.
제 1 하드 마스크(123) 및 제 2 하드 마스크(125)가 패터닝되면, 제 1 포토레지스트는 제 1 하드 마스크(123) 및 제 2 하드 마스크(125)로부터 제거될 수 있다. 실시예에서, 제 1 포토레지스트는 예를 들어 애싱 프로세스를 이용하여 제거될 수 있으며, 이에 의해 제 1 포토레지스트의 온도는 제 1 포토레지스트가 열분해를 경험할 때까지 상승되고, 하나 이상의 세정 프로세스를 사용하여 용이하게 제거될 수 있다. 그러나, 임의의 다른 적합한 제거 프로세스가 이용될 수 있다.
제 1 하드 마스크(123) 및 제 2 하드 마스크(125)가 패터닝되면, 일련의 스택들(129)을 형성하기 위해 더미 게이트 전극(121) 및 더미 게이트 유전체(119)가 패터닝될 수 있다. 실시예에서, 임의의 적절한 프로세스가 이용될 수 있으나, 더미 게이트 전극(121) 및 더미 게이트 유전체(119)는 반응성 이온 에칭과 같은 이방성 에칭 프로세스를 사용하여 패터닝된다.
도 1a는 또한 더미 게이트 전극(121) 및 더미 게이트 유전체(119) 위에 제 1 스페이서 층(127)의 형성을 예시한다. 제 1 스페이서 층(127)은 스택들(129)의 양면 상에 형성될 수 있다. 제 1 스페이서 층(127)은 이전에 형성된 구조물 상에 제 1 스페이서 층(127)을 블랭킷 증착함으로써 형성될 수 있다. 제 1 스페이서 층(127)은 SiN, 산질화물, SiC, SiON, SiOCN, SiOC, 산화물 등을 포함할 수 있고, 그러한 층을 형성하는데 이용되는 방법들, 예컨대 화학 기상 증착(CVD), 플라즈마 강화 CVD, 스퍼터링, 및 본 기술분야에 공지된 다른 방법들에 의해 형성될 수 있다.
일단 형성되면, 코어 영역(102) 내에서 제 1 스페이서 층(127)을 노출시키면서 I/O 영역(104) 내에 위치되는 제 1 스페이서 층(127)을 보호하기 위해 제 3 포토레지스트(도 1a에 별도로 예시되지 않음)가 형성될 수 있다. 일단 제 1 스페이서 층(127)이 I/O 영역(104)에서 보호되면, 코어 영역(102) 내의 스택들(129) 상에 제 1 스페이서들(131)을 형성하기 위하여 코어 영역(102) 내의 제 1 스페이서 층(127)이 에칭될 수 있다. 실시예에서, 제 1 스페이서들(131)은 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용하여 형성될 수 있다.
또한, 제 1 스페이서들(131)의 형성 동안, (I/O 영역(104) 내에서 제 8 반도체 층(117)을 노출시키지 않고) 제 8 반도체 층(117)은 코어 영역(102) 내에서 노출될 것이다. 이로써, 도 1a는 코어 개구들(133)을 형성하기 위한 제 8 반도체 층(117), 제 7 반도체 층(115), 제 6 반도체 층(113), 제 5 반도체 층(111), 제 4 반도체 층(109), 제 3 반도체 층(107), 제 2 반도체 층(105), 제 1 반도체 층(103), 및 반도체 기판(101)의 에칭을 추가로 예시한다. 실시예에서, 임의의 적합한 프로세스들이 이용될 수 있으나, 반도체 기판(101)에 대한 에칭은 반응성 이온 에칭과 같은 하나 이상의 이방성 에칭을 사용하여 수행될 수 있다.
실시예에서, 코어 개구들(133)은 약 10 nm 내지 약 40 nm의, 예컨대 약 20 nm의 제 1 폭(W1)을 갖도록 형성될 수 있다. 또한, 코어 개구들(133)은 반도체 기판(101) 내로 약 5 nm 내지 약 20 nm의, 예컨대 약 10 nm의 제 1 깊이(D1)로 연장되도록 형성될 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
일단 코어 개구들(133)이 형성되면, 제 3 포토레지스트가 제거될 수 있다. 실시예에서, 제 3 포토레지스트는 예를 들어 애싱 프로세스를 이용하여 제거될 수 있으며, 이에 의해 제 3 포토레지스트의 온도는 제 2 포토레지스트가 열분해를 경험할 때까지 상승되고, 하나 이상의 세정 프로세스를 사용하여 용이하게 제거될 수 있다. 그러나, 임의의 다른 적합한 제거 프로세스가 이용될 수 있다.
도 1b는 라인 B-B'를 통한 도 1a의 구조의 단면도를 예시한다. 알 수 있는 바와 같이, 핀(122)은 3 개의 측면들 상의 더미 게이트 유전체(119)에 의해 커버되어, 핀의 3 개의 측면들은 제조 프로세스에서 이 지점에서 보호된다. 도 1b는 추가로 다수의 핀들(122)이 더미 게이트 유전체(119) 및 더미 게이트 전극(121)에 의해 형성되고 커버될 수 있음을 예시한다.
도 2는 (도 2에 개별적으로 예시되지는 않으나, 도 5와 관련하여 이하에서 추가로 예시되고 논의되는) 제 1 내부 스페이서들(501)을 형성하기 위한 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111) 및 제 7 반도체 층(115)의 패터닝을 예시한다. 실시예에서, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111) 및 제 7 반도체 층(115)의 패터닝은 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 재료(예를 들어, 실리콘)를 크게 제거하지 않고, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111) 및 제 7 반도체 층(115)의 재료(예를 들어, 실리콘 게르마늄)에 선택적인 에천트를 이용한 습식 에칭을 사용하여 수행된다. 예를 들어, 제 1 반도체 층(103)이 실리콘 게르마늄이고 제 2 반도체 층(105)은 실리콘인 실시예에서, 습식 에칭은 염산(HCl)과 같은 에처트를 사용할 수 있다.
다른 실시예에서, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)의 패터닝은 건식 에칭 프로세스 또는 건식 에칭 프로세스와 습식 에칭 프로세스의 조합으로 수행될 수 있다. 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)을 패터닝하는 임의의 적합한 프로세스가 이용될 수 있으며, 그러한 모든 프로세스는 완전히 실시예들의 범위 내에 포함되도록 의도된다.
실시예에서, 습식 에칭 프로세스는 침지(dip) 프로세스, 스프레이 프로세스, 스핀-온 프로세스 등일 수 있다. 또한, 습식 에칭 프로세스는 약 400 ℃ 내지 약 600 ℃의 온도에서 수행될 수 있고, 약 100 초 내지 약 1000 초, 예컨대 약 300 초의 시간 동안 계속될 수 있다. 그러나, 임의의 적합한 프로세스 조건들 및 파라미터들이 이용될 수 있다.
제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115) 사이의 각각의 층에 제 1 리세스들(201)의 (111) 패싯 제한 표면(facet limited surface)들이 형성되도록, 에칭 프로세스는 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)을 리세스하도록 계속될 수 있다. 실시예에서, 제 1 리세스들(201)은 약 3 nm 내지 약 8 nm의, 예컨대 약 5 nm의 제 1 길이(L1)를 갖도록 리세스될 수 있다. 그러나, 임의의 적합한 치수가 이용될 수 있다.
또한, 에칭 프로세스가 코어 영역(102) 내에 제 1 리세스들(201)을 형성하는데 이용되는 동안, 제 1 스페이서 층(127)은 I/O 영역(104) 내의 구조들을 보호한다. 이로서, 제 1 리세스들(201) 중 어느 것도 I/O 영역(104) 내에 형성되지 않는다. 이는 핀(122)이 finFET 디바이스로서 사용하기에 적합하게 유지되게 한다.
게다가, 일단 제 1 리세스들(201)이 형성되면, 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113) 및 제 8 반도체 층(117) 내에 제 2 리세스들(203)이 형성될 수 있다. 실시예에서, 제 2 리세스들(203)은 제 1 리세스들(201)과 유사한 방식으로 형성될 수 있다. 예를 들어, 제 2 리세스들(203)은 TMAH 또는 NH3(용액)과 같은 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 재료(예를 들어, 실리콘)에 선택적인 에천트를 이용하는 습식 에칭 프로세스로 형성될 수 있다.
실시예에서, TMAH 또는 NH3를 사용하는 습식 에칭 프로세스는 침지 프로세스, 스프레이 프로세스, 스핀-온 프로세스 등일 수 있다. 또한, 습식 에칭 프로세스는 약 25 ℃ 내지 약 100 ℃의 온도에서 수행될 수 있고, 약 10 초 내지 약 200 초, 예컨대 약 30 초의 시간 동안 계속될 수 있다. 그러나, 임의의 적합한 프로세스 조건들 및 파라미터들이 이용될 수 있다.
다른 실시예에서, 제 1 리세스들(201) 및 제 2 리세스들(203)은 단일 습식 에칭 프로세스를 사용하여 형성되는 대신에, 건식 에칭 프로세스를 사용하여 형성될 수 있다. 또 다른 실시예에서, 습식 에칭 프로세스 및 건식 에칭 프로세스의 조합이 제 1 리세스들(201) 또는 제 2 리세스들(203)을 형성하는데 이용될 수 있다.
도 3은 일단 제 1 리세스들(201) 및 제 2 리세스들(203)이 코어 영역(102) 내에 형성되면, I/O 개구들(303)이 I/O 영역(104)에 형성될 수 있음을 예시한다. 실시예에서, I/O 영역(104) 내에서 제 1 스페이서 층(127)을 노출시키면서, 코어 영역(102) 내의 디바이스들을 보호하기 위해 제 4 포토레지스트(도 3에 별도로 예시되지 않음)가 형성될 수 있다. 일단 제 1 스페이서 층(127)이 I/O 영역(104)에서 노출되면, I/O 영역(104) 내의 스택들(129) 상에 제 2 스페이서들(301)을 형성하기 위하여 I/O 영역(104) 내의 제 1 스페이서 층(127)이 에칭될 수 있다. 실시예에서, 제 2 스페이서들(301)은 반응성 이온 에칭 프로세스와 같은 이방성 에칭 프로세스를 사용하여 형성될 수 있다.
또한, 제 2 스페이서들(301)의 형성 동안, 제 8 반도체 층(117)은 I/O 영역(104) 내에서 노출될 것이다. 이로써, 도 3은 I/O 개구들(303)을 형성하기 위한 제 8 반도체 층(117), 제 7 반도체 층(115), 제 6 반도체 층(113), 제 5 반도체 층(111), 제 4 반도체 층(109), 제 3 반도체 층(107), 제 2 반도체 층(105), 제 1 반도체 층(103), 및 반도체 기판(101)의 에칭을 추가로 예시한다. 실시예에서, 임의의 적합한 프로세스들이 이용될 수 있으나, 반도체 기판(101)에 대한 에칭은 반응성 이온 에칭과 같은 하나 이상의 이방성 에칭을 사용하여 수행될 수 있다.
실시예에서, I/O 개구들(303)은 약 10 nm 내지 약 100 nm의, 예컨대 약 30 nm의 제 2 폭(W2)을 갖도록 형성될 수 있다. 또한, I/O 개구들(303)은 반도체 기판(101) 내로 약 5 nm 내지 약 30 nm의, 예컨대 약 15 nm의 제 2 깊이(D2)로 연장되도록 형성될 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
일단 I/O 개구들(303)이 형성되면, 제 3 포토레지스트가 제거될 수 있다. 실시예에서, 제 4 포토레지스트는 예를 들어 애싱 프로세스를 이용하여 제거될 수 있으며, 이에 의해 제 4 포토레지스트의 온도는 제 4 포토레지스트가 열분해를 경험할 때까지 상승되고, 하나 이상의 세정 프로세스를 사용하여 용이하게 제거될 수 있다. 그러나, 임의의 다른 적합한 제거 프로세스가 이용될 수 있다.
도 4는 코어 영역(102) 및 I/O 영역(104) 모두 위의 공통 스페이서(401)의 성막을 예시한다. 실시예에서, k-값이 약 3.5 미만인 로우-k 재료들과 같은 임의의 적합한 재료가 이용될 수 있으나, 공통 스페이서(401)는 실리콘 질화물, 실리콘 산질화물과 같은 재료이다. 공통 스페이서(401)는 화학 기상 증착, 물리 기상 증착, 또는 원자 층 증착과 같은 성막 프로세스를 사용하여 약 3 nm 내지 약 10 nm, 예컨대 약 5 nm의 두께로 성막될 수 있다. 그러나, 임의의 적합한 두께 또는 성막 프로세스가 이용될 수 있다.
공통 스페이서(401)는 코어 영역(102) 및 I/O 영역(104) 모두 위에 공통 스페이서(401)를 성막함으로써, 코어 개구들(133) 및 I/O 개구들(303)의 측벽들을 라이닝할 뿐만 아니라, 코어 영역(102) 내에 형성된 제 1 리세스들(201) 및 제 2 리세스들(203) 내를 채울 것이다. 제 1 리세스들(201) 및 제 2 리세스들(203)을 채우는 것은 도 9a 및 도 10a를 참조하여 이하에서 추가로 설명되는 제 1 나노와이어들(901) 및 제 2 나노와이어들(1001)을 형성하는 것을 도울 것이다.
도 5는 제 1 리세스들(201)을 채우는 제 1 내부 스페이서들(501)을 남기고 또한 제 2 리세스들(203)을 채우는 제 2 내부 스페이서들(503)을 남기면서, 코어 영역(102) 및 I/O 영역(104) 모두로부터 공통 스페이서(401)를 제거하는 것을 예시한다. 실시예에서,공통 스페이서(401)의 제거는 예를 들어, 이방성 건식 에칭 프로세스, 예컨대 반응성 이온 에칭과 같은 에칭 프로세스를 사용하여 수행될 수 있다. 그러나, 제 1 내부 스페이서들(501) 및 제 2 내부 스페이서들(503)를 남기면서 공통 스페이서(401)를 제거하는 임의의 적합한 에칭 프로세스가 이용될 수 있다.
공통 스페이서(401)가 코어 영역(102) 및 I/O 영역(104) 모두로부터 제거되면, 공통 스페이서(401)로부터의 임의의 잔류 재료(예를 들어, 실리콘 질화물)는 습식 에칭 프로세스를 사용하여 층들(제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117))로부터 제거될 수 있다.
또한, 공통 스페이서(401)가 I/O 영역(104)으로부터 완전히 제거되는 동안, 제 1 내부 스페이서들(501)은 코어 영역(102) 내의 제 1 리세스들(201)을 채우도록 잔류할 것이고, 제 2 내부 스페이서들(503)은 코어 영역(102) 내의 제 2 리세스들(203)을 채우도록 잔류할 것이다. 이로써, 제 1 내부 스페이서들(501)은 제 1 리세스들(201)의 형상을 취할 것이고, 제 2 내부 스페이서들(503)은 제 2 리세스들(203)의 형상을 취할 것이다. 이로서, 제 1 내부 스페이서들(501)은 제 1 길이(L1) 및 제 1 두께(T1)를 갖도록 형성될 수 있다. 또한, 제 2 내부 스페이서들(503)은 제 1 길이(L1) 및 제 2 두께(T2)를 갖도록 형성될 수 있다. 그러나, 임의의 적합한 치수들이 이용될 수 있다.
도 6은 코어 영역(102) 및 I/O 영역(104) 모두 내의 제 1 에피택셜 소스/드레인 영역들(601) 뿐만 아니라 코어 영역(102) 내의 제 2 에피택셜 소스/드레인 영역들(603)의 형성을 예시한다. 실시예에서, 제 1 에피택셜 소스/드레인 영역들(601)은 예를 들어, 포토레지스트 또는 다른 마스킹 재료들로 제 2 디바이스(108)를 초기에 보호함으로써 형성될 수 있다. 일단 제 2 디바이스(108)가 보호되면, 제 1 에피택셜 소스/드레인 영역들(601)은 실리콘과 같은 재료로 선택적 에피택셜 프로세스와 같은 성장 프로세스를 사용하여 형성될 수 있다. 에피택셜 성장 프로세스는 실란, 디클로로실란, 게르만 등과 같은 프리커서들을 사용할 수 있으며, 약 5 분 내지 약 120 분, 예컨대 약 30 분 동안 계속될 수 있다.
일단 제 1 에피택셜 소스/드레인 영역들(601)이 형성되면, 제 1 디바이스(106) 및 제 3 디바이스(110)의 나머지 내에 도펀트들을 보완하기 위해 적절한 도펀트들을 주입함으로써, 도펀트들이 제 1 에피택셜 소스/드레인 영역들(601)에 주입될 수 있다. 예를 들어, 인(SiP를 형성하기 위해), 비소, 안티몬 등과 같은 n-타입 도펀트들이 NMOS 디바이스들을 형성하기 위해 주입될 수 있다. 이들 도펀트들은 스택들(129), 제 1 스페이서들(131), 및 제 2 스페이서들(301)을 마스크들로서 사용하여 주입될 수 있다. 본 기술분야의 당업자는 많은 다른 프로세스들, 단계들 등이 도펀트를 주입하는데 사용될 수 있음을 알 것임에 유념해야 한다. 예를 들어, 본 기술분야의 당업자는 특정 목적에 적합한 특정 형상 또는 특징을 갖는 소스/드레인 영역들을 형성하기 위해 스페이서들 및 라이너들의 다양한 조합들을 사용하여 복수의 주입들이 수행될 수 있음을 알 것이다. 이들 프로세스들 중 임의의 프로세스가 도펀트들을 주입하는데 사용될 수 있으며, 상기 설명은 본 발명을 상기 제시된 단계들로 제한하는 것을 의미하지 않는다.
또 다른 실시예에서, 제 1 에피택셜 소스/드레인 영역들(601)의 도펀트들은 제 1 에피택셜 소스/드레인 영역들(601)의 성장 동안 배치될 수 있다. 예를 들어, 인은 제 1 에피택셜 소스/드레인 영역들(601)이 형성될 때 인 시츄로(in situ) 배치될 수 있다. 제 1 에피택셜 소스/드레인 영역들(601) 내에 도펀트들을 배치하기 위한 임의의 적합한 프로세스가 이용될 수 있으며, 그러한 모든 프로세스들은 완전히 실시예들의 범위 내에 포함되도록 의도된다.
제 1 에피택셜 소스/드레인 영역들(601)이 형성되면, 제 2 에피택셜 소스/드레인 영역들(603)은 (예를 들어, 애싱과 같은 프로세스를 통해) 제 2 디바이스(108)로부터의 보호를 제거하고, 제 1 디바이스(106) 및 제 3 디바이스(110)를, 예를 들어 포토레지스트 또는 다른 마스킹 재료로 보호함으로써, 형성될 수 있다. 일단 제 1 디바이스(106) 및 제 3 디바이스(110)가 보호되면, 임의의 적합한 재료 또는 프로세스가 이용될 수 있지만, 제 2 에피택셜 소스/드레인 영역(603)은 에피택셜 성장과 같은 프로세스를 사용하여 실리콘 게르마늄과 같은 재료로 형성될 수 있다. 또한, 성장 프로세스 동안 또는 성장 프로세스 후에, 붕소(p-타입 디바이스를 위한)와 같은 도펀트들이 제 2 에피택셜 소스/드레인 영역(603) 내에 배치될 수 있다. 제 2 에피택셜 소스/드레인 영역(603)이 형성된 후에, 애싱과 같은 프로세스를 사용하여 제 1 디바이스(106) 및 제 3 디바이스(110)의 보호가 제거될 수 있다.
도 7은 제 1 디바이스(106), 제 2 디바이스(108), 및 제 3 디바이스(110) 위의 층간 유전체(ILD, inter-layer dielectric) 층(701)의 형성을 예시한다. 임의의 적합한 유전체들이 사용될 수 있으나, ILD 층(701)은 붕소 인 실리케이트 유리(BPSG)와 같은 재료를 포함할 수 있다. LPCVD와 같은 다른 프로세스들이 대안적으로 사용될 수 있으나, ILD 층(701)은 PECVD와 같은 프로세스를 사용하여 형성될 수 있다. ILD 층(701)은 약 100 Å 내지 약 3,000 Å의 두께로 형성될 수 있다. 일단 형성되면, 임의의 적합한 프로세스가 이용될 수 있지만, ILD 층(701)은 예를 들어 화학 기계적 연마 프로세스와 같은 평탄화 프로세스를 사용하여 제 1 스페이서들(131) 및 제 2 스페이서들(301)로 평탄화될 수 있다. 또한, 평탄화 프로세스는 제 1 하드 마스크(123) 상에서 정지하면서 제 2 하드 마스크(125)를 제거할 수 있다.
도 8은 더미 게이트 전극(121)의 제거 뿐만 아니라 제 1 하드 마스크(123)의 제거를 예시한다. 실시예에서, 제 1 하드 마스크(123)는 화학 기계적 연마 프로세스와 같은 평탄화 프로세스를 사용하여 제거되어, 제 1 하드 마스크(123)의 재료를 제거하고, 더미 게이트 전극(121)의 재료를 제 1 스페이서들(131) 및 제 2 스페이서들(301)의 재료로 평탄화한다. 그러나, 더미 게이트 전극(121)의 재료를 노출시키기 위해 제 1 하드 마스크(123)를 제거하는 임의의 적합한 방법이 이용될 수 있다.
일단 더미 전극(121)이 노출되면, 더미 게이트 전극(121)은 아래 놓이는 더미 게이트 유전체(119)를 노출시키기 위하여 제거될 수 있다. 실시예에서, 더미 게이트 전극(121)은 예를 들어, 더미 게이트 전극(121)의 재료에 선택적인 에천트들을 이용하는 하나 이상의 습식 또는 건식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적합한 제거 프로세스가 이용될 수 있다.
도 9a는, 일단 더미 게이트 유전체(119)가 노출되면, 제 1 디바이스(106)(예를 들어, n-타입 디바이스) 내의 더미 게이트 유전체(119)는 제 2 디바이스(108) 또는 제 3 디바이스(110) 내의 더미 게이트 유전체(119)를 제거하지 않고 제거될 수 있다. 실시예에서, 더미 게이트 유전체(119)는 포토레지스트 또는 다른 적절한 마스킹 재료와 같은 보호 재료를 제 2 디바이스(108) 및 제 3 디바이스(110) 위에 배치함으로써, 제 1 디바이스(106)로부터 제거될 수 있다. 일단 제 2 디바이스(108) 및 제 3 디바이스(110)가 보호되면, 임의의 적합한 에칭 프로세스가 이용될 수 있지만, 예를 들어 습식 에칭 프로세스를 사용하여 제 1 디바이스(106) 내의 더미 게이트 유전체(119)가 제거될 수 있다.
일단 더미 게이트 유전체(119)가 제 1 디바이스(106)로부터 제거되면, 제 2 디바이스(108) 및 제 3 디바이스(110) 위의 보호 재료는 제거될 수 있다. 보호 재료가 포토레지스트 재료인 실시예에서, 보호 재료는 애싱 프로세스(이에 의해 포토레지스트 재료의 분해가 일어날 때까지 포토레지스트의 온도가 상승하는) 또는 스트립핑 프로세스를 사용하여 제거될 수 있다. 그러나, 보호 재료를 제거하는 임의의 적합한 방법이 이용될 수 있다.
도 9a는 또한 일단 더미 게이트 유전체(119)가 제 1 디바이스(106)로부터 제거되면(이는 도 9b의 단면도에서 보여지는 바와 같이, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)의 측면들을 또한 노출시킴), 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)은 제 1 디바이스(106) 내의 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117) 사이로부터 제거될 수 있다는 것을 보여준다. 실시예에서, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111) 및 제 7 반도체 층(115)은 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 재료(예를 들어, 실리콘)를 크게 제거하지 않고, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)의 재료(예를 들어, 실리콘 게르마늄)을 사용하여 제거될 수 있다. 그러나, 임의의 적합한 제거 프로세스가 이용될 수 있다.
예를 들어, 제 1 반도체 층(103)의 재료가 실리콘 게르마늄이고 제 2 반도체 층(105)의 재료가 실리콘인 실시예에서, 제 1 반도체 층(103)의 제거는, 제 2 반도체 층(105)의 재료(예를 들어, 실리콘)를 크게 제거하지 않고 제 1 반도체 층(103)의 재료(예를 들어, 실리콘 게르마늄)를 선택적으로 제거하는 에천터를 사용하여 수행될 수 있다. 실시예에서, 에천트는 고온 HCl일 수 있다. 또한, 습식 에칭 프로세스는 약 400 ℃ 내지 약 600 ℃, 예컨대 약 560 ℃의 온도에서, 그리고 약 100 초 내지 약 600 초, 예컨대 약 300 초의 시간 동안 수행될 수 있다. 그러나, 임의의 적합한 에천트, 프로세스 파라미터들 및 시간이 이용될 수 있다.
제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111) 및 제 7 반도체 층(115)의 재료를 제거함으로써, 제 1 디바이스(106) 내의 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 제 8 반도체 층(117)의 재료는 제 1 내부 스페이서들(501)에 의해 서로 분리된 제 1 디바이스(106) 내의 제 1 나노와이어들(901)로 형성된다. 제 1 나노와이어들(901)은 일단 제 1 디바이스(106)가 완성되면 제 1 디바이스(106) 내의 제 1 에피택셜 소스/드레인 영역들(601)의 대향하는 영역들 사이에서 신장하는 제 1 디바이스(106)의 채널 영역들을 포함한다.
도 9b는 도 9a의 라인 B-B'를 따른 제 1 디바이스(106)의 단면도를 예시한다. 알 수 있는 바와 같이, 일단 더미 게이트 유전체(119)가 제거되면, 제 1 반도체 층(103), 제 2 반도체 층(105), 제 3 반도체 층(107), 제 4 반도체 층(109), 제 5 반도체 층(111), 제 6 반도체 층(113), 제 7 반도체 층(115), 및 제 8 반도체 층(117)의 측면들은 노출된다. 이로써, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)은 에천트에 노출되고, 제 1 나노와이어들(901)을 형성하기 위하여 다른 층들 사이로부터 제거될 수 있다.
도 10a는 일단 제 1 나노와이어들(901)이 제 1 디바이스(106)에 형성되면, 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 일부를 제 2 나노와이어들(108) 내의 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115) 사이로부터 제거함으로써, 제 2 나노와이어들(1001)이 제 2 나노와이어들(108) 내에 형성될 수 있다는 것을 예시한다.
실시예에서, 더미 게이트 유전체(119)는 포토레지스트 또는 다른 적절한 마스킹 재료와 같은 보호 재료를 제 1 디바이스(106) 및 제 3 디바이스(110) 위에 배치함으로써, 제 2 디바이스(108)로부터 제거될 수 있다. 일단 제 1 디바이스(106) 및 제 3 디바이스(110)가 보호되면, 임의의 적합한 에칭 프로세스가 이용될 수 있지만, 예를 들어 습식 에칭 프로세스를 사용하여 제 2 디바이스(108) 내의 더미 게이트 유전체(119)가 제거될 수 있다.
일단 더미 게이트 유전체(119)가 제 2 디바이스(108)로부터 제거되면, 제 1 디바이스(106) 및 제 3 디바이스(110) 위의 보호 재료는 제거될 수 있다. 보호 재료가 포토레지스트 재료인 실시예에서, 보호 재료는 애싱 프로세스(이에 의해 포토레지스트 재료의 분해가 일어날 때까지 포토레지스트의 온도가 상승하는) 또는 스트립핑 프로세스를 사용하여 제거될 수 있다. 그러나, 보호 재료를 제거하는 임의의 적합한 방법이 이용될 수 있다.
도 10a는, 일단 더미 게이트 유전체(119)가 제 2 디바이스(108)로부터(그리고 또한 도 10b에 예시된 바와 같이, 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 측면들로부터) 제거되면, 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)은 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)으로부터 제거될 수 있음을 또한 보여준다.
실시예에서, 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)은 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)의 재료(예를 들어, 실리콘 게르마늄)를 크게 제거하지 않고 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 재료(예를 들어, 실리콘)를 선택적으로 제거하는 습식 에칭 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적합한 프로세스가 사용될 수 있다.
예를 들어, 제 1 반도체 층(103)의 재료가 실리콘 게르마늄이고 제 2 반도체 층(105)의 재료가 실리콘인 실시예에서, 제 2 반도체 층(105)의 제거는, 제 1 반도체 층(103)의 재료(예를 들어, 실리콘 게르마늄)를 크게 제거하지 않고 제 2 반도체 층(105)의 재료(예를 들어, 실리콘)를 선택적으로 제거하는 에천터를 사용하여 수행될 수 있다. 실시예에서, 제 2 반도체 층(105)을 제거하기 위한 에천트는 테트라메틸암모늄 하이드록사이드(TMAH) 또는 암모늄 하이드록사이드 용액과 같은 에천트일 수 있다. 또한, 습식 에칭 프로세스는 약 25 ℃ 내지 약 100 ℃, 예컨대 약 30 ℃의 온도에서, 그리고 약 10 초 내지 약 200 초, 예컨대 약 60 초의 시간 동안 수행될 수 있다. 그러나, 임의의 적합한 에천트, 프로세스 파라미터들 및 시간이 이용될 수 있다.
반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 재료를 제거함으로써, 제 1 반도체 층(103), 제 3 반도체 층(107), 제 5 반도체 층(111), 및 제 7 반도체 층(115)의 재료는 제 1 내부 스페이서들(503)에 의해 서로 분리된 제 2 디바이스(108) 내의 제 2 나노와이어들(1001)로 형성된다. 제 2 나노와이어들(1001)은 일단 제 2 디바이스(108)가 완성되면 제 2 디바이스(108) 내의 제 2 에피택셜 소스/드레인 영역들(603)의 대향하는 영역들 사이에서 신장하는 제 2 디바이스(108)의 채널 영역들을 포함한다.
또한, 도 10a에서 알 수 있는 바와 같이, 제 1 나노 와이어(901) 및 제 2 나노 와이어(1001)는 코어 영역(102) 내의 제 1 디바이스(106) 및 제 2 디바이스(108)에 형성되는 반면, I/O 영역(104) 내의 제 3 디바이스(110) 내에 핀(122)은 그것이 제 1 에피택셜 소스/드레인 영역들(601) 사이의 반도체 기판(101)으로부터 연장됨에 따라 패터닝되지 않고 연속적이도록 유지된다.
도 10b는 도 10a의 라인 B-B'를 따른 제 2 디바이스(108)의 단면도를 예시한다. 알 수 있는 바와 같이, 일단 더미 게이트 유전체(119)가 제거되면, 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)의 측면들은 노출된다. 이로써, 반도체 기판(101), 제 2 반도체 층(105), 제 4 반도체 층(109), 제 6 반도체 층(113), 및 제 8 반도체 층(117)은 에천트에 노출되고, 제 2 나노와이어들(1001)을 형성하기 위하여 다른 층들 사이로부터 제거될 수 있다.
도 11a는 I/O 영역(104) 내의 제 3 디바이스(110) 내의 더미 게이트 유전체(119)의 제거, 및 제 1 디바이스(106), 제 2 디바이스(108), 및 제 3 디바이스(110) 각각 내의 게이트 유전체(1101)의 형성을 예시한다. 실시예에서, 임의의 적합한 에칭 프로세스가 이용될 수 있지만, 예를 들어 습식 에칭 프로세스를 사용하여 제 3 디바이스(110) 내의 더미 게이트 유전체(119)가 제거될 수 있다.
일단 더미 게이트 유전체(119)가 제 3 디바이스(110)로부터 제거되면, 게이트 유전체(1101)가 형성될 수 있다. 선택적으로, 게이트 유전체의 형성 이전에, 제 1 계면 층 및 제 2 계면 층(별도로 예시되지 않음)이 형성될 수 있다. 실시예에서, 임의의 적합한 재료가 이용될 수 있으나, 제 1 계면 층은 실리콘과 같은 계면 재료일 수 있다. 계면 재료는 원자 층 증착 또는 화학 기상 증착과 같은 성막 프로세스를 사용하여 약 약 20 Å미만의, 예컨대 약 10 Å의 0이 아닌 두께로 성막될 수 있다. 그러나, 임의의 적합한 방법 및 두께가 이용될 수 있다.
실시예에서, 임의의 적합한 재료가 이용될 수 있으나, 제 2 계면 층은 실리콘 산화물과 같은 버퍼 재료일 수 있다. 제 2 계면 층은 CVD, PVD 또는 심지어 산화와 같은 프로세스를 사용하여 약 1 Å 내지 약 20 Å, 예컨대 약 9 Å의 두께로 형성될 수 있다. 그러나, 임의의 적합한 프로세스 및 두께들이 이용될 수 있다.
실시예에서, 게이트 유전체(1101)는 원자 층 증착, 화학 기상 증착 등과 같은 프로세스를 통해 성막된 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, LaO, ZrO, Ta2O5 또는 이들의 조합들 등과 같은 하이-k 재료이다. 임의의 적합한 재료 및 두께가 이용될 수 있지만, 게이트 유전체(1101)는 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있다. 예시된 바와 같이, 게이트 유전체(1101)는 제 1 나노와이어들(901) 및 제 2 나노와이어들(1001) 주위를 감싸고, 따라서 각각 제 1 디바이스(106) 및 제 2 디바이스(108)의 채널 영역들을 형성한다.
일단 게이트 유전체(1101)가 형성되면, 게이트 전극(1103)은 (제 1 디바이스(106) 내에) 제 1 나노와이어들(901), (제 2 디바이스(108) 내에) 제 2 나노와이어들(1001), 및 (제 3 디바이스(110) 내에) 제 8 반도체 층(117) 모두 위에 가로놓이도록 형성될 뿐 아니라, (제 1 디바이스(106) 내에) 제 1 나노와이어들(901)을 둘러싸고 (제 2 디바이스(108) 내에) 제 2 나노와이어들(1001)을 둘러싼다. 실시예에서, 게이트 전극(1103)은 제 1 나노와이어들(901)과 제 2 나노와이어들(1001) 사이의 공간을 채우는 것을 허용하는 원자 층 증착(ALD)과 같은 컨포멀한 증착 방법을 사용하여 형성된다. 그러나, 임의의 적합한 재료 또는 형성 방법이 이용될 수 있다.
또 다른 실시예에서, 게이트 전극(1103)은 제 1 금속 포함 재료, 제 2 금속 포함 재료, 차단 재료, 및 제 1 핵형성 층과 같은, 각각 서로 순차적으로 인접하여 성막되는 다중 층을 포함할 수 있다. Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN, 다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등과 같은 다른 적합한 재료들이 또한 이용될 수 있으나, 제 1 금속 포함 재료는 게이트 유전체(1101)에 인접하여 형성될 수 있고, 실리콘으로 도핑된 티타늄 질화물(TSN)과 같은 금속성 재료로 형성될 수 있다. 제 1 금속 포함 재료가 TSN인 실시예에서, 화학 기상 증착, 스퍼터링 등과 같은 다른 적합한 프로세스들이 또한 사용될 수 있으나, 제 1 금속 포함 재료는 원자 층 증착과 같은 성막 프로세스를 사용하여 성막될 수 있다. 임의의 적합한 두께가 사용될 수 있으나, 제 1 금속 포함 재료는 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있다.
일단 제 1 금속 포함 재료가이 형성되면, 제 2 금속 포함 재료는 제 1 금속 포함 재료에 인접하여 형성될 수 있다. 실시예에서, 제 2 금속 포함 재료는 TiAl, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, TaN, Ru, Mo, WN과 같은 일함수 금속,다른 금속 산화물들, 금속 질화물들, 금속 실리케이트들, 전이 금속 산화물들, 전이 금속 질화물들, 전이 금속 실리케이트들, 금속들의 산질화물들, 금속 알루미네이트들, 지르코늄 실리케이트, 지르코늄 알루미네이트, 이들의 조합들 등으로 형성될 수 있다. 게다가, 임의의 적합한 성막 프로세스 또는 두께가 사용될 수 있으나, 제 2 금속 포함 재료는 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 성막 프로세스를 사용하여 약 5 Å 내지 약 200 Å의 두께로 성막될 수 있다.
차단 재료는 재료를 제 3 금속 포함 재료로부터 다른 영역들로 이동시키는 것을 막기 위해 사용될 수 있다. 실시예에서, 임의의 다른 적합한 재료가 사용될 수 있지만, 차단 재료는 티타늄 질화물과 같은 재료일 수 있다. 임의의 적합한 성막 프로세스 또는 두께가 사용될 수 있지만, 차단 재료는 원자 층 증착, 화학 기상 증착, 스퍼터링 등과 같은 프로세스를 사용하여 약 15 Å의 두께로 성막될 수 있다.
차단 재료가 성막된 후에, 제 1 핵형성 층은 제 3 금속 포함 재료의 제 1 핵형성을 허용하도록 형성된다. 게다가, 실시예에서, 제 1 핵형성 층은 불소가 구조물의 다른 부분들로 이동하는 것을 방지하도록 돕기 위해 불소가 없는 재료로 형성된다. 제 3 금속 포함 재료가 텅스텐인 특정 실시예에서, 제 1 핵형성 층은 불소가 없는 텅스텐(FFW)과 같은 재료일 수 있다.
제 3 금속 포함 재료는 더미 게이트 전극(121)의 제거에 의해 남겨진 개구의 나머지를 채운다. 제 3 금속 포함 재료는 W, Al, Cu, AlCu, W, Ti, TiAlN, TaC, TaCN, TaSiN, Mn, Zr, TiN, Ta, TaN, Co, Ni, 이들의 조합들 등과 같은 금속성 재료이며, 원자 층 증착, 스퍼터링 등과 같은 임의의 적합한 프로세스가 더미 게이트 전극(121)의 제거에 의해 남겨진 개구를 채우고 그리고/또는 과도하게 채우는데 사용될 수 있으나, 화학 기상 증착과 같은 성막 프로세스를 사용하여 성막될 수 있다. 특정 실시예에서, 임의의 적합한 재료, 성막 프로세스, 및 두께가 이용될 수 있지만, 제 3 금속 포함 재료는 약 5 Å 내지 약 500 Å의 두께로 성막될 수 있다. 특정 실시예에서, 제 3 금속 포함 재료는 화학 기상 증착 프로세스를 사용하여 형성될 수 있다. 임의의 적합한 프로세스 조건들이 이용될 수 있다.
일단 더미 게이트 전극(121)의 제거에 의해 남겨진 개구가 채워지면, 더미 게이트 전극(121)의 제거에 의해 남겨진 개구 외부에 있는 임의의 재료를 제거하기 위하여 재료들은 평탄화될 수 있다. 특정 실시예에서, 제거는 화학 기계적 연마와 같은 평탄화 프로세스를 사용하여 수행될 수 있다. 그러나, 임의의 적합한 평탄화 및 제거 프로세스가 이용될 수 있다.
도 11a는 또한, 일단 게이트 전극(1103)이 형성되면, ILD 층(701)을 관통하여 실리사이드 콘택들(1105) 및 콘택들(1107)이 형성되어 제 1 에피택셜 소스/드레인 영역(601) 및 제 2 에피택셜 소스/드레인 영역(603)에 전기적으로 연결되는 것을 예시한다. 실시예에서, 실리사이드 콘택들(1105) 및 콘택들(1107)은, 제 1 에피택셜 소스/드레인 영역(601) 및 제 2 에피택셜 소스/드레인 영역(603)을 노출시키기 위하여 ILD 층(701)을 관통하여 초기에 개구들(도 11a에 별도로 예시되지 않음)을 형성함으로써 형성될 수 있다. 개구들은 예를 들어, 적합한 포토리소그래피 마스킹 및 에칭 프로세스를 사용하여 형성될 수 있다.
실리사이드 콘택들(1105)은 콘택의 쇼트키 장벽 높이를 감소시키기 위해 티타늄, 니켈, 코발트, 또는 에르븀을 포함할 수 있다. 그러나, 백금, 팔라듐 등과 같은 다른 금속들이 또한 사용될 수 있다. 실리사이드화는 적절한 금속 층의 블랭킷 증착에 의해, 이어서 금속을 아래 놓인 노출된 실리콘과 반응시키는 어닐링 단계에 의해 수행될 수 있다. 미반응 금속은 그 후 예컨대, 선택적 에칭 프로세스로 제거된다. 실리사이드 콘택들(1105)의 두께는 약 5 nm 내지 약 50 nm일 수 있다.
실시예에서, 임의의 적합한 재료가 개구들을 채우고 그리고/또는 과도하게 채우기 위해 스퍼터링, 화학 기상 증착, 전기 도금, 무전해 도금 등과 같은 성막 프로세스를 사용하여 개구들 내에 성막될 수 있으나, 콘택들(1107)은 Al, Cu, W, Co, Ti, Ta, Ru, TiN, TiAl, TiAlN, TaN, TaC, NiSi, CoSi, 또는 이들의 조합들 등과 같은 도전성 재료일 수 있다. 일단 채워지거나 과도하게 채워지면, 개구들 외부의 임의의 성막된 재료는 화학 기계적 연마(CMP)와 같은 평탄화 프로세스를 사용하여 제거될 수 있다. 그러나, 임의의 적합한 재료 및 형성 프로세스가 이용될 수 있다.
코어 영역(102) 내에서 제 1 나노와이어들(901) 및 제 2 나노와이어들(1001)을 형성 및 이용함으로써, 채널이 100 nm 미만일 수 있는 쇼트 채널 디바이스들 높은 성능이 달성될 수 있다. 부가적으로, 본 명세서에 설명된 실시예들을 이용함으로써, 나노와이어들을 형성하는 불리한 점들(예를 들어, 게이트 구조물을 채우기 위한 보다 나쁜 프로세스 윈도우)은 I/O 영역(104) 내의 롱 채널 디바이스들로 회피될 수 있으며, 여기서 채널은 약 100 nm보다 클 수 있다.
도 12는 교번(alternating) 재료들의 적층된 층을 포함하는 제 3 디바이스(110) 대신에, 제 3 디바이스(110) 내의 핀(122)을 위한 단일 재료를 이용하는 또 다른 실시예를 예시한다. 이 실시예에서, 게이트 유전체(1101)의 성막 이전에, 제 8 반도체 층(117), 제 7 반도체 층(115), 제 6 반도체 층(113), 제 5 반도체 층(111), 제 4 반도체 층(109), 제 3 반도체 층(107), 제 2 반도체 층(105), 및 제 1 반도체 층(103)은 제 1 디바이스(106) 및 제 2 디바이스(108)가 예를 들어, 포토레지스트와 같은 보호 재료로 보호된 이후에 하나 이상의 에칭 프로세스를 사용하여 제거될 수 있다.
일단 제 8 반도체 층(117), 제 7 반도체 층(115), 제 6 반도체 층(113), 제 5 반도체 층(111), 제 4 반도체 층(109), 제 3 반도체 층(107), 제 2 반도체 층(105), 및 제 1 반도체 층(103)이 제거되면, 핀(122)은 단일 재료(1201)를 사용하여 재성장될 수 있다. 실시예에서, 단일 재료는 실리콘, 실리콘 게르마늄, III-V족 재료 등과 같은 반도체 재료일 수 있고, 형성 동안 도핑되거나, 그렇지 않으면 예를 들어, 주입 프로세스에서 나중에 도핑될 수도 있다. 일단 핀(122)이 재성장되면, 게이트 유전체(1101) 및 게이트 전극(1103)은 상기 설명된 바와 같이 형성될 수 있다.
실시예에서, 반도체 디바이스의 제조 방법은, 반도체 기판의 제 1 영역 및 제 2 영역 모두 위에, 제 1 재료를 포함하는 제 1 반도체 층을 형성하는 단계; 제 1 영역 및 제 2 영역 위에 제 2 반도체 층을 형성하는 단계; 제 2 반도체 층으로부터 나노와이어 채널을 형성하기 위하여 제 1 영역 위로부터 제 1 반도체 층을 제거하는 단계 ― 제 1 영역 위로부터 제 1 반도체 층을 제거하는 단계는 제 2 영역 위로부터 제 1 반도체 층을 제거하지 않음 ― ; 나노와이어 채널 주위에 제 1 게이트 전극을 형성하는 단계; 및 제 2 영역에서 제 1 반도체 층 및 제 2 반도체 층 위에 제 2 게이트 전극을 형성하는 단계를 포함한다. 실시예에서, 제 1 반도체 층을 제거하는 단계는, 적어도 부분적으로 습식 에칭 프로세스로 수행된다. 실시예에서, 방법은, 제 1 반도체 층을 제거하는 단계 이전에, 제 2 반도체 층에 인접한 소스/드레인 영역을 형성하는 단계를 포함한다. 실시예에서, 방법은, 제 1 반도체 층을 제거하는 단계 이전에, 제 1 반도체 층 내에 그리고 제 2 반도체 층과 반도체 기판 사이에 스페이서를 형성하는 단계를 포함한다. 실시예에서, 제 2 영역 내의 제 1 반도체 층 및 제 2 반도체 층은 finFET의 반도체 핀(fin)을 형성한다. 실시예에서, 제 1 반도체 층은 실리콘 게르마늄이다. 실시예에서, 제 2 반도체 층은 실리콘이다.
실시예에서, 반도체 디바이스의 제조 방법은, 실리콘 기판 위에 제 1 실리콘 게르마늄 층을 형성하는 단계; 제 1 실리콘 게르마늄 층 위에 제 1 실리콘 층을 형성하는 단계; 제 1 실리콘 게르마늄 층을 제 1 영역 및 제 2 영역으로 분리하기 위하여, 제 1 실리콘 게르마늄 층 및 제 1 실리콘 층을 관통하여 개구를 패터닝하는 단계; 제 1 실리콘 게르마늄 층을 관통하여 개구를 패터닝한 이후, 제 1 실리콘 게르마늄 층 내에 제 1 리세스를 형성하는 단계; 제 1 리세스를 유전체 재료로 채우는 단계; 제 1 실리콘 게르마늄 층의 제 2 영역을 제거하지 않고, 제 1 실리콘 게르마늄 층의 제 1 영역을 제거하는 단계; 및 제 1 실리콘 게르마늄 층의 제 1 영역 주위에 제 1 유전체 재료를, 그리고 제 1 실리콘 층 및 제 1 실리콘 게르마늄 층의 제 2 영역 모두 위에 제 2 유전체 재료를 동시에 형성하는 단계를 포함한다. 실시예에서, 방법은, 제 1 실리콘 게르마늄 층 위에 제 1 더미 게이트 유전체를 형성하는 단계; 및 제 1 실리콘 게르마늄 층 위에 제 2 더미 게이트 유전체를 형성하는 단계를 포함한다. 실시예에서, 방법은, 제 2 더미 게이트 유전체를 제거하지 않고, 제 1 실리콘 게르마늄 층의 제 1 영역에 인접한 제 1 더미 게이트 유전체를 제거하는 단계를 포함한다. 실시예에서, 방법은, 제 1 실리콘 층 주위에 제 1 게이트 전극을 형성하는 단계; 및 제 1 실리콘 층 및 제 1 실리콘 게르마늄 층의 제 2 영역 모두 위에 제 2 게이트 전극을 형성하는 단계를 포함한다. 실시예에서, 제 1 게이트 전극을 형성하는 단계 및 제 2 게이트 전극을 형성하는 단계는 동시에 수행된다. 실시예에서, 제 1 실리콘 게르마늄 층의 제 2 영역은 I/O 영역 내에 위치된다. 실시예에서, 제 1 실리콘 층 주위의 제 1 유전체 재료는 코어 영역 내에 위치된다.
실시예에서, 반도체 디바이스는, 코어 영역 및 I/O 영역을 갖는 반도체 기판; 코어 영역 내에 위치되는 제 2 나노와이어 위의 제 1 나노와이어; 제 2 나노와이어로부터 제 1 나노와이어를 분리시키는 제 1 내부 스페이서; 제 1 나노와이어와 제 2 나노와이어 사이에 위치되는 게이트 재료; 및 I/O 영역 내에 위치되는 채널을 포함하며, 채널은: 제 1 나노와이어를 갖는 제 1 평면 내에 위치되는 제 1 재료 ― 제 1 나노와이어는 제 1 재료를 포함함 ― ; 및 게이트 재료를 갖는 제 2 평면 내에 위치되는 제 2 재료 ― 제 1 평면은 제 2 평면과 평행하고, 제 2 재료는 제 1 재료와는 상이함 ― 를 포함한다. 실시예에서, 디바이스는 코어 영역 내에 제 4 나노와이어 위에 제 3 나노와이어를 더 포함하며, 제 3 나노와이어 및 제 4 나노와이어는 제 2 평면 내에 위치되고 제 2 재료를 포함한다. 실시예에서, 제 1 재료는 실리콘이다. 실시예에서, 제 2 재료는 실리콘 게르마늄이다. 실시예에서, 제 1 내부 스페이서는 실리콘 질화물을 포함한다. 실시예에서, 제 1 내부 스페이서는 제 1 방향으로 감소하는 두께를 갖는다.
전술한 내용은 본 기술분야의 당업자들이 본 개시물의 양상들을 더 잘 이해할 수 있도록 몇몇 실시예들의 피처들을 약술하였다. 본 기술분야의 당업자들은 본 명세서에서 소개한 실시예들의 동일한 목적들을 수행하고 그리고/또는 동일한 장점들을 달성하기 위한 다른 프로세스들 및 구조들을 설계하거나 또는 수정하기 위한 기초로서 본 개시내용을 자신들이 손쉽게 이용할 수 있다는 것을 인식해야 한다. 본 기술분야의 당업자들은 또한 이와 같은 등가적 구성들은 본 개시물의 사상과 범위를 벗어나지 않으며, 본 개시물의 사상과 범위를 벗어나지 않고 당업자들이 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있음을 알아야 한다.
실시예들
실시예 1. 반도체 디바이스의 제조 방법에 있어서,
반도체 기판의 제 1 영역 및 제 2 영역 모두 위에, 제 1 재료를 포함하는 제 1 반도체 층을 형성하는 단계;
상기 제 1 영역 및 상기 제 2 영역 위에 제 2 반도체 층을 형성하는 단계;
상기 제 2 반도체 층으로부터 나노와이어 채널을 형성하기 위하여 상기 제 1 영역 위로부터 상기 제 1 반도체 층을 제거하는 단계 ― 상기 제 1 영역 위로부터 상기 제 1 반도체 층을 제거하는 단계는 상기 제 2 영역 위로부터 상기 제 1 반도체 층을 제거하지 않음 ― ;
상기 나노와이어 채널 주위에 제 1 게이트 전극을 형성하는 단계; 및
상기 제 2 영역에서 상기 제 1 반도체 층 및 상기 제 2 반도체 층 위에 제 2 게이트 전극을 형성하는 단계
를 포함하는, 반도체 디바이스의 제조 방법.
실시예 2. 실시예 1에 있어서,
상기 제 1 반도체 층을 제거하는 단계는, 적어도 부분적으로 습식 에칭 프로세스로 수행되는 것인, 반도체 디바이스의 제조 방법.
실시예 3. 실시예 1에 있어서,
상기 제 1 반도체 층을 제거하는 단계 이전에, 상기 제 2 반도체 층에 인접한 소스/드레인 영역을 형성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 4. 실시예 1에 있어서,
상기 제 1 반도체 층을 제거하는 단계 이전에, 상기 제 1 반도체 층 내에 그리고 상기 제 2 반도체 층과 상기 반도체 기판 사이에 스페이서를 형성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 5. 실시예 1에 있어서,
상기 제 2 영역 내의 상기 제 1 반도체 층 및 상기 제 2 반도체 층은 finFET의 반도체 핀(fin)을 형성하는 것인, 반도체 디바이스의 제조 방법.
실시예 6. 실시예 1에 있어서,
상기 제 1 반도체 층은 실리콘 게르마늄인 것인, 반도체 디바이스의 제조 방법.
실시예 7. 실시예 6에 있어서,
상기 제 2 반도체 층은 실리콘인 것인, 반도체 디바이스의 제조 방법.
실시예 8. 반도체 디바이스의 제조 방법에 있어서,
실리콘 기판 위에 제 1 실리콘 게르마늄 층을 형성하는 단계;
상기 제 1 실리콘 게르마늄 층 위에 제 1 실리콘 층을 형성하는 단계;
상기 제 1 실리콘 게르마늄 층을 제 1 영역 및 제 2 영역으로 분리하기 위하여, 상기 제 1 실리콘 게르마늄 층 및 상기 제 1 실리콘 층을 관통하여 개구를 패터닝하는 단계;
상기 제 1 실리콘 게르마늄 층을 관통하여 개구를 패터닝한 이후, 상기 제 1 실리콘 게르마늄 층 내에 제 1 리세스를 형성하는 단계;
상기 제 1 리세스를 유전체 재료로 채우는 단계;
상기 제 1 실리콘 게르마늄 층의 제 2 영역을 제거하지 않고, 상기 제 1 실리콘 게르마늄 층의 제 1 영역을 제거하는 단계; 및
상기 제 1 실리콘 게르마늄 층의 제 1 영역 주위에 제 1 유전체 재료를, 그리고 상기 제 1 실리콘 층 및 상기 제 1 실리콘 게르마늄 층의 제 2 영역 모두 위에 제 2 유전체 재료를 동시에 형성하는 단계
를 포함하는, 반도체 디바이스의 제조 방법.
실시예 9. 실시예 8에 있어서,
상기 제 1 실리콘 게르마늄 층 위에 제 1 더미 게이트 유전체를 형성하는 단계; 및
상기 제 1 실리콘 게르마늄 층 위에 제 2 더미 게이트 유전체를 형성하는 단계
를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 10. 실시예 9에 있어서,
상기 제 2 더미 게이트 유전체를 제거하지 않고, 상기 제 1 실리콘 게르마늄 층의 제 1 영역에 인접한 상기 제 1 더미 게이트 유전체를 제거하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 11. 실시예 8에 있어서,
상기 제 1 실리콘 층 주위에 제 1 게이트 전극을 형성하는 단계; 및
상기 제 1 실리콘 층 및 상기 제 1 실리콘 게르마늄 층의 제 2 영역 모두 위에 제 2 게이트 전극을 형성하는 단계
를 더 포함하는, 반도체 디바이스의 제조 방법.
실시예 12. 실시예 11에 있어서,
상기 제 1 게이트 전극을 형성하는 단계 및 상기 제 2 게이트 전극을 형성하는 단계는 동시에 수행되는 것인, 반도체 디바이스의 제조 방법.
실시예 13. 실시예 8에 있어서,
상기 제 1 실리콘 게르마늄 층의 제 2 영역은 I/O 영역 내에 위치되는 것인, 반도체 디바이스의 제조 방법.
실시예 14. 실시예 8에 있어서,
상기 제 1 실리콘 층 주위의 상기 제 1 유전체 재료는 코어 영역 내에 위치되는 것인, 반도체 디바이스의 제조 방법.
실시예 15. 반도체 디바이스에 있어서,
코어 영역 및 I/O 영역을 갖는 반도체 기판;
상기 코어 영역 내에 위치되는 제 2 나노와이어 위의 제 1 나노와이어;
상기 제 2 나노와이어로부터 상기 제 1 나노와이어를 분리시키는 제 1 내부 스페이서;
상기 제 1 나노와이어와 상기 제 2 나노와이어 사이에 위치되는 게이트 재료; 및
상기 I/O 영역 내에 위치되는 채널
을 포함하며, 상기 채널은:
상기 제 1 나노와이어를 갖는 제 1 평면 내에 위치되는 제 1 재료 ― 상기 제 1 나노와이어는 상기 제 1 재료를 포함함 ― ; 및
상기 게이트 재료를 갖는 제 2 평면 내에 위치되는 제 2 재료 ― 상기 제 1 평면은 상기 제 2 평면과 평행하고, 상기 제 2 재료는 상기 제 1 재료와는 상이함 ―
를 포함하는 것인, 반도체 디바이스.
실시예 16. 실시예 15에 있어서,
상기 코어 영역 내에 제 4 나노와이어 위에 제 3 나노와이어를 더 포함하며, 상기 제 3 나노와이어 및 상기 제 4 나노와이어는 상기 제 2 평면 내에 위치되고 상기 제 2 재료를 포함하는 것인, 반도체 디바이스.
실시예 17. 실시예 15에 있어서,
상기 제 1 재료는 실리콘인 것인, 반도체 디바이스.
실시예 18. 실시예 17에 있어서,
상기 제 2 재료는 실리콘 게르마늄인 것인, 반도체 디바이스.
실시예 19. 실시예 15에 있어서,
상기 제 1 내부 스페이서는 실리콘 질화물을 포함하는 것인, 반도체 디바이스.
실시예 20. 실시예 15에 있어서,
상기 제 1 내부 스페이서는 제 1 방향으로 감소하는 두께를 갖는 것인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스의 제조 방법에 있어서,
    반도체 기판의 제1 영역 및 제2 영역 위에 제1 재료를 포함하는 제1 반도체 층을 형성하는 단계;
    상기 제1 영역 및 상기 제2 영역 위에 제2 반도체 층을 형성하는 단계;
    상기 제2 반도체 층으로부터 나노와이어 채널을 형성하도록 상기 제1 영역 위로부터 상기 제1 반도체 층을 제거하는 단계 ― 상기 제1 영역 위로부터 상기 제1 반도체 층을 제거하는 단계는 상기 제2 영역 위로부터 상기 제1 반도체 층을 제거하지 않음 ― ;
    상기 제2 영역 위로부터 상기 제1 반도체 층 및 상기 제2 반도체 층을 제거하는 단계 ― 상기 제2 영역 위로부터 상기 제1 반도체 층 및 상기 제2 반도체 층을 제거하는 단계는 상기 제1 영역 위로부터 상기 제1 반도체 층 및 상기 제2 반도체 층을 제거하지 않음 ― ;
    상기 제2 영역 위에 제3 반도체 층을 형성하는 단계;
    상기 나노와이어 채널 주위에 제1 게이트 전극을 형성하는 단계; 및
    상기 제2 영역에서 상기 제3 반도체 층 위에 제2 게이트 전극을 형성하는 단계
    를 포함하는, 반도체 디바이스의 제조 방법.
  2. 제1항에 있어서,
    상기 제1 반도체 층을 제거하는 단계는, 적어도 부분적으로 습식 에칭 프로세스로 수행되는 것인, 반도체 디바이스의 제조 방법.
  3. 제1항에 있어서,
    상기 제1 반도체 층을 제거하는 단계 이전에, 상기 제2 반도체 층에 인접한 소스/드레인 영역을 형성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  4. 제1항에 있어서,
    상기 제1 반도체 층을 제거하는 단계 이전에, 상기 제1 반도체 층 내에 그리고 상기 제2 반도체 층과 상기 반도체 기판 사이에 스페이서를 형성하는 단계를 더 포함하는, 반도체 디바이스의 제조 방법.
  5. 제1항에 있어서,
    상기 제2 영역 내의 상기 제3 반도체 층은 finFET의 반도체 핀(fin)을 형성하는 것인, 반도체 디바이스의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 반도체 층은 실리콘 게르마늄인 것인, 반도체 디바이스의 제조 방법.
  7. 제6항에 있어서,
    상기 제2 반도체 층은 실리콘인 것인, 반도체 디바이스의 제조 방법.
  8. 반도체 디바이스의 제조 방법에 있어서,
    실리콘 기판 위에 제1 실리콘 게르마늄 층을 형성하는 단계;
    상기 제1 실리콘 게르마늄 층 위에 제1 실리콘 층을 형성하는 단계;
    상기 제1 실리콘 게르마늄 층을 제1 영역 및 제2 영역으로 분리하도록 상기 제1 실리콘 게르마늄 층 및 상기 제1 실리콘 층을 관통하여 개구를 패터닝하는 단계;
    상기 제1 실리콘 게르마늄 층을 관통하여 개구를 패터닝하는 단계 이후, 상기 제1 실리콘 게르마늄 층 내에 제1 리세스를 형성하는 단계;
    상기 제1 리세스를 유전체 재료로 채우는 단계;
    상기 제1 실리콘 게르마늄 층의 제2 영역을 제거하지 않고, 상기 제1 실리콘 게르마늄 층의 제1 영역을 제거하는 단계;
    상기 제1 실리콘 층의 제1 영역을 제거하지 않고, 상기 제1 실리콘 게르마늄 층 및 상기 제1 실리콘 층의 제2 영역을 제거하는 단계;
    상기 실리콘 기판 위의 제2 영역 위에 단일 재료 층을 형성하는 단계; 및
    상기 제1 실리콘 게르마늄 층의 제1 영역 주위에 제1 유전체 재료를, 그리고 상기 단일 재료 층의 제2 영역 위에 제2 유전체 재료를 동시에 형성하는 단계
    를 포함하는, 반도체 디바이스의 제조 방법.
  9. 제8항에 있어서,
    상기 제1 실리콘 게르마늄 층 위에 제1 더미 게이트 유전체를 형성하는 단계; 및
    상기 제1 실리콘 게르마늄 층 위에 제2 더미 게이트 유전체를 형성하는 단계
    를 더 포함하는, 반도체 디바이스의 제조 방법.
  10. 반도체 디바이스에 있어서,
    코어 영역 및 I/O 영역을 갖는 반도체 기판;
    상기 코어 영역 내에 위치하는 제2 나노와이어 위의 제1 나노와이어 ― 상기 제1 나노와이어는 제1 재료를 포함함 ― ;
    상기 제2 나노와이어로부터 상기 제1 나노와이어를 분리시키는 제1 내부 스페이서;
    상기 제1 나노와이어 및 상기 제2 나노와이어 사이에 위치하는 게이트 재료; 및
    상기 I/O 영역 내에 위치되는 채널 ― 상기 채널은 상기 제1 나노와이어를 갖는 제1 평면 및 상기 게이트 재료를 갖는 제2 평면 모두에 위치하는 제2 재료를 포함하고, 상기 제1 평면은 상기 제2 평면과 평행하며, 상기 제2 재료는 상기 제1 재료와 상이함 ― ;
    을 포함하는 것인, 반도체 디바이스.
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Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109427779B (zh) * 2017-08-22 2021-07-13 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US10297508B2 (en) * 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US10720494B2 (en) * 2018-01-22 2020-07-21 Globalfoundries Inc. Field-effect transistors with airgaps
US10825919B2 (en) * 2019-02-21 2020-11-03 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating semiconductor devices having gate-all-around structure with inner spacer last process
KR20200145974A (ko) 2019-06-21 2020-12-31 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR20210018573A (ko) * 2019-08-05 2021-02-18 삼성전자주식회사 활성 영역 및 게이트 구조물을 갖는 반도체 소자
US11145765B2 (en) * 2019-09-26 2021-10-12 Taiwan Semiconductor Manufacturing Co., Ltd. Gate-all-around structure with self substrate isolation and methods of forming the same
US11417653B2 (en) * 2019-09-30 2022-08-16 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method for forming the same
US11393916B2 (en) * 2019-10-22 2022-07-19 Applied Materials, Inc. Methods for GAA I/O formation by selective epi regrowth
KR20210054354A (ko) 2019-11-05 2021-05-13 삼성전자주식회사 반도체 소자
US11664420B2 (en) * 2019-12-26 2023-05-30 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US11362096B2 (en) * 2019-12-27 2022-06-14 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US11404417B2 (en) * 2020-02-26 2022-08-02 Taiwan Semiconductor Manufacturing Co., Ltd. Low leakage device
US11695055B2 (en) 2020-03-03 2023-07-04 Taiwan Semiconductor Manufacturing Co., Ltd. Passivation layers for semiconductor devices
US11557659B2 (en) * 2020-04-29 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Gate all around transistor device and fabrication methods thereof
KR20220010843A (ko) 2020-07-20 2022-01-27 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11974441B2 (en) * 2020-08-13 2024-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Memory array including epitaxial source lines and bit lines
JP2022041076A (ja) * 2020-08-31 2022-03-11 株式会社Ｓｃｒｅｅｎホールディングス 基板処理方法および基板処理装置
US11791216B2 (en) * 2020-09-15 2023-10-17 Taiwan Semiconductor Manufacturing Co., Ltd. Nanostructure field-effect transistor device and method of forming
KR20220080770A (ko) * 2020-12-07 2022-06-15 삼성전자주식회사 반도체 소자
US11688797B2 (en) * 2021-01-04 2023-06-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and forming method thereof
US20220262925A1 (en) * 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Nano-Fet Semiconductor Device and Method of Forming
US20230018480A1 (en) * 2021-07-16 2023-01-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device structure and method for forming the same

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4922373B2 (ja) * 2009-09-16 2012-04-25 株式会社東芝 半導体装置およびその製造方法
US8183104B2 (en) * 2010-07-07 2012-05-22 Hobbs Christopher C Method for dual-channel nanowire FET device
DE112011105970B4 (de) * 2011-12-19 2020-12-03 Intel Corporation CMOS-Implementierung aus Germanium und lll-V-Nanodrähten und -Nanobändern in Gate-Rundum-Architektur
US9590089B2 (en) * 2011-12-30 2017-03-07 Intel Corporation Variable gate width for gate all-around transistors
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
US9853166B2 (en) * 2014-07-25 2017-12-26 International Business Machines Corporation Perfectly symmetric gate-all-around FET on suspended nanowire
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US9601569B1 (en) 2015-12-07 2017-03-21 Samsung Electronics Co., Ltd. Semiconductor device having a gate all around structure
KR102360333B1 (ko) * 2016-02-18 2022-02-08 삼성전자주식회사 반도체 장치
US9899416B2 (en) 2016-01-11 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor device and fabricating method thereof
KR102343470B1 (ko) 2016-01-28 2021-12-24 삼성전자주식회사 반도체 장치 및 이의 제조 방법
US10439039B2 (en) * 2016-03-25 2019-10-08 Qualcomm Incorporated Integrated circuits including a FinFET and a nanostructure FET
US9660028B1 (en) * 2016-10-31 2017-05-23 International Business Machines Corporation Stacked transistors with different channel widths
KR102564325B1 (ko) * 2017-01-04 2023-08-07 삼성전자주식회사 다수의 채널 영역을 가지는 반도체 장치
US10297508B2 (en) * 2017-08-31 2019-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method

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