KR102351679B1 - 랩 어라운드 콘택트 집적 방식 - Google Patents

랩 어라운드 콘택트 집적 방식 Download PDF

Info

Publication number
KR102351679B1
KR102351679B1 KR1020170114668A KR20170114668A KR102351679B1 KR 102351679 B1 KR102351679 B1 KR 102351679B1 KR 1020170114668 A KR1020170114668 A KR 1020170114668A KR 20170114668 A KR20170114668 A KR 20170114668A KR 102351679 B1 KR102351679 B1 KR 102351679B1
Authority
KR
South Korea
Prior art keywords
film
metal
dielectric film
recessed features
substrate processing
Prior art date
Application number
KR1020170114668A
Other languages
English (en)
Other versions
KR20180028045A (ko
Inventor
칸다바라 엔. 타필리
사토루 나카무라
수두 채
아키테루 고
가오루 마에카와
게릿 제이. 뢰싱크
Original Assignee
도쿄엘렉트론가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 도쿄엘렉트론가부시키가이샤 filed Critical 도쿄엘렉트론가부시키가이샤
Publication of KR20180028045A publication Critical patent/KR20180028045A/ko
Application granted granted Critical
Publication of KR102351679B1 publication Critical patent/KR102351679B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30608—Anisotropic liquid etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41791—Source or drain electrodes for field effect devices for transistors with a horizontal current flow in a vertical sidewall, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66787—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel
    • H01L29/66795—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a gate at the side of the channel with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/10—Applying interconnections to be used for carrying current between separate components within a device
    • H01L2221/1005—Formation and after-treatment of dielectrics
    • H01L2221/1052—Formation of thin functional dielectric layers
    • H01L2221/1057—Formation of thin functional dielectric layers in via holes or trenches
    • H01L2221/1063—Sacrificial or temporary thin dielectric films in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
    • H01L27/1211—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI combined with field-effect transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

발명의 실시형태들은 콘택트 형성 동안에 측벽 보호를 포함하는 랩 어라운드 콘택트 집적 방식을 제공한다. 하나의 실시형태에 따르면, 기판 처리 방법은 제 1 유전체막에서의 융기된 콘택트들, 및 제 1 유전체막 위의 제 2 유전체 막을 포함하는 기판을 제공하는 단계, 제 2 유전체 막 상에 금속 함유 막을 퇴적시키는 단계, 및 금속 함유 막에서 마스크 개구들을 에칭함으로써 패턴화된 금속 함유 막을 형성하는 단계를 포함한다. 방법은 패턴화된 금속 함유 막을 마스크로서 이용하여 융기된 콘택트들 위의 제 2 유전체 막에서 리세싱된 피처들을 이방성 에칭하는 단계 - 이방성 에칭하는 단계는 리세싱된 피처들의 측벽들 상에서의 패턴화된 금속 함유 막의 부분의 재퇴적에 의해 금속 함유 측벽 보호 막을 형성함 - 를 더 포함한다.

Description

랩 어라운드 콘택트 집적 방식{WRAP-AROUND CONTACT INTEGRATION SCHEME}
이 출원은 2016년 9월 7일자로 출원된 미국 특허 가출원 제62/384,494호에 관련되며 이에 대한 우선권을 주장하고, 그 전체 내용들은 참조로 본원에 편입된다.
본 발명은 반도체 제조 및 반도체 디바이스들의 분야에 관한 것으로, 더욱 상세하게는, 콘택트 형성 동안에 측벽 보호를 포함하는 랩 어라운드 콘택트(wrap-around contact; WAC) 집적 방식에 관한 것이다.
금속 옥사이드 반도체 전계 효과 트랜지스터(metal-oxide-semiconductor field-effect transistor; MOSFET)들의 현재 및 미래의 생성들은 금속 반도체 콘택트 저항을 동시에 최적화하면서, 기생 커패시턴스의 엄격한 제어를 요구한다. FinFET 구조들에서는, 콘택트 면적을 최대화하는 것이 핀(fin)을 둘러싸는 콘택트를 생성하거나 패시티드 에피택셜 콘택트(faceted epitaxial contact)들을 성장시킴으로써, 그리고 그 다음으로, 패시티드 에피택셜 콘택트 주위로 금속을 둘러쌈으로써 달성될 수 있다. FinFet 및 완전 공핍형 실리콘 온 절연체(fully depleted silicon-on-insulator; FDSOI)와 같은 초박형(ultra-thin) 트랜지스터 본체 구조들의 채택은 로직 제조를 위한 문제를 악화시켰다. FinFET 구조들에서 콘택트 저항을 감소시키기 위하여, 디바이스 메이커들은 증가된 면적을 갖는 금속 반도체 콘택트들을 허용하는 WAC 구조들을 구상하고 있다.
발명의 실시형태들은 콘택트 형성 동안에 측벽 보호를 포함하는 랩 어라운드 콘택트 집적 방식을 제공한다. 하나의 실시형태에 따르면, 기판 처리 방법은 제 1 유전체막에서의 융기된 콘택트들, 및 제 1 유전체막 위의 제 2 유전체 막을 포함하는 기판을 제공하는 단계, 제 2 유전체 막 상에 금속 함유 막을 퇴적시키는 단계, 및 금속 함유 막에서 마스크 개구(mask opening)들을 에칭함으로써 패턴화된 금속 함유 막을 형성하는 단계를 포함한다. 방법은 패턴화된 금속 함유 막을 마스크로서 이용하여 융기된 콘택트들 위의 제 2 유전체 막에서 리세싱된 피처(recessed feature)들을 이방성 에칭하는 단계 - 이방성 에칭하는 단계는 리세싱된 피처들의 측벽들 상에서의 패턴화된 금속 함유 막의 부분의 재퇴적에 의해 금속 함유 측벽 보호 막을 형성함 - 를 더 포함한다.
발명 및 그 부수적인 장점들의 다수의 더욱 완전한 인식은, 첨부한 도면들과 함께 고려될 때에 다음의 상세한 설명을 참조하여 동일한 사항이 더욱 양호하게 이해되기 때문에 용이하게 획득될 것이다.
도 1은 발명의 실시형태에 따라 기판을 처리하는 방법을 위한 공정 흐름도이고;
도 2a 내지 도 2j는 발명의 실시형태에 따라 기판을 처리하는 방법을 단면도들을 통해 개략적으로 도시하고;
도 3a는 발명의 실시형태에 따라 패턴화된 Al2O3 막의 단면 주사 전자 현미경(scanning electron microscopy; SEM) 이미지를 도시하고;
도 3b는 발명의 실시형태에 따라 리세싱된 피처들의 측벽들 상에 형성된 Al2O3 측벽 보호 막의 단면 SEM 이미지를 도시하고;
도 4a는 발명의 실시형태에 따라 리세싱된 피처의 측벽 상에 형성된 Al2O3 측벽 보호 막의 단면 SEM 이미지를 도시하고;
도 4b는 도 4a에서의 기판을 위한 C, N, O, F, Al, 및 Si에 대한 원소 주사들을 도시하고;
도 5a 내지 도 5d는 도 4a에서의 기판을 위한 Al, O, Si, 및 C에 대한 원소 맵들을 도시하고; 그리고
도 6은 발명의 실시형태에 따라 Al2O3 막을 에칭하기 위한 화학적 옥사이드 제거(chemical oxide removal; COR) 공정에 대한 실험 결과들을 도시한다.
도 1은 발명의 실시형태에 따라 기판을 처리하기 위한 방법에 대한 공정 흐름도(1)이고, 도 2a 내지 도 2i는 발명의 실시형태에 따라 기판을 처리하는 방법을 단면도들을 통해 개략적으로 도시한다.
방법은 단계 100에서, 제 1 유전체 막(200) 에서의 융기된 콘택트들(216), 및 제 1 유전체 막 (200) 위의 제 2 유전체 막(202)을 포함하는 기판(2)을 제공하는 것을 포함한다. 기판(2)은 제 1 유전체 막(200) 상의 에칭 정지 층(212), 및 제 1 유전체 막(200) 아래의 유전체 막(218)을 더 포함한다. 에칭 정지 층(212)은 제 2 유전체 막(202)에서의 리세싱된 피처들의 형성 동안에 에칭을 종결시키기 위하여 이용될 수도 있다. 일부 예들에서, 제 1 유전체 막(200)은 SiO2, SiON, SiN, 고 k(high-k) 재료, 저 k(low-k) 재료, 또는 초 저 k(ultra-low-k) 재료를 함유할 수도 있다. 일부 예들에서, 제 2 유전체 막(202)은 SiO2, SiON, SiN, 고 k 재료, 저 k 재료, 또는 초 저 k 재료를 함유할 수도 있다. 융기된 콘택트는 SiGe 또는 SiC를 포함할 수 있다. 에칭 정지 층(212)은 예를 들어, 고 k 재료, SiN, SiO2, 탄소(carbon; C), 또는 Si를 포함할 수도 있다.
공정 흐름도(1)는 단계 102에서, 제 2 유전체 막(202) 상에 금속 함유 막(208)을 퇴적시키는 것을 더 포함한다. 이것은 도 2b에서 개략적으로 도시되어 있다. 하나의 실시형태에 따르면, 금속 함유 막(208)은 원자 층 증착(atomic layer deposition; ALD)에 의해 등각적으로(conformally) 퇴적될 수도 있다. ALD는 진보된 융기되고 리세싱된 피처들 상에서 원자 레벨 두께 제어 및 우수한 등각성(conformality)을 갖는 매우 얇은 막들을 퇴적할 수 있다. 금속 함유 막(208)은 금속 옥사이드 막(metal oxide film), 금속 나이트라이드 막(metal nitride film), 금속 옥시나이트라이드 막(metal oxynitride film), 금속 실리케이트 막(metal silicate film), 및 그 조합으로 구성되는 그룹으로부터 선택될 수도 있다. 하나의 예에서, 금속 옥사이드 막은 Al2O3, HfO2, TiO2, ZrO2, Y2O3, La2O3, UO2, Lu2O3, Ta2O5, Nb2O5, ZnO, MgO, CaO, BeO, V2O5, FeO, FeO2, CrO, Cr2O3, CrO2, MnO, Mn2O3, RuO, 및 그 조합으로 구성되는 그룹으로부터 선택될 수도 있다. 일부 예들에서, 금속 함유 막(208)의 두께는 약 10 nm 내지 약 100 nm 사이, 약 10 nm 내지 약 50 nm 사이, 약 5 nm 내지 약 10 nm 사이, 약 10 nm 내지 약 30 nm 사이, 약 30 nm 내지 약 100 nm 사이, 약 50 nm 내지 약 100 nm 사이, 약 50 nm 미만, 또는 약 30 nm 미만일 수 있다.
하나의 예에서, 금속 함유 막(208)은 a) 금속 함유 전구체(metal-containing precursor)를 기판을 포함하는 공정 챔버 내로 펄스화함으로써, b) 공정 챔버를 비활성 기체로 퍼징(purging)함으로써, c) 산소 함유 전구체를 공정 챔버 내로 펄스화함으로써, d) 공정 챔버를 비활성 기체로 퍼징함으로써, 그리고 e) a) 내지 d)를 적어도 한번 반복함으로써, ALD를 이용하여 퇴적되는 금속 옥사이드 막을 포함할 수 있다.
공정 흐름도(1)는 단계 104에서, 금속 함유 막(208)에서 마스크 개구들(213)을 에칭함으로써 패턴화된 금속 함유 막(219)을 형성하는 것을 더 포함한다. 이것은 도 2c에서 개략적으로 도시되어 있다. 금속 함유 막(208)의 패턴화는 널리 공지된 리소그래피 및 에칭 공정을 이용하여 수행될 수도 있다. 하나의 예에서, 금속 함유 막(208)은 BCl3 기체 및 He 기체를 함유하는 플라즈마 여기된(plasma-excited) 공정 기체를 이용하여 패턴화될 수도 있는 Al2O3 막을 포함할 수 있다.
공정 흐름도(1)는 단계 106에서, 패턴화된 금속 함유 막(219)을 마스크로서 이용하여 융기된 콘택트들(216) 위의 제 2 유전체 막(202)에서 리세싱된 피처들(215)을 이방성 에칭하는 것을 더 포함하고, 여기서, 이방성 에칭하는 것은 리세싱된 피처들(215)의 측벽들(201) 상에서의 패턴화된 금속 함유 막(219)의 부분의 재퇴적에 의해 금속 함유 측벽 보호 막(214)을 형성한다. 이것은 도 2d에서 개략적으로 도시되어 있다.
리세싱된 피처들(215)은 예를 들어, 200 nm 미만, 100 nm 미만, 50 nm 미만, 25 nm 미만, 20 nm 미만, 또는 10 nm 미만인 폭(207)을 가질 수 있다. 다른 예들에서, 리세싱된 피처들(215)은 5 nm 내지 10 nm 사이, 10 nm 내지 20 nm 사이, 20 nm 내지 50 nm 사이, 50 nm 내지 100 nm 사이, 100 nm 내지 200 nm 사이, 10 nm 내지 50 nm 사이, 또는 10 nm 내지 100 nm 사이인 폭(207)을 가질 수 있다. 폭(207)은 또한, 임계 치수(critical dimension; CD)로서 지칭될 수 있다. 리세싱된 피처들(215)은 예를 들어, 25 nm, 50 nm, 100 nm, 200 nm, 또는 그보다 더 큰 깊이를 가질 수 있다.
발명들의 일부 실시형태들에 따르면, 리세싱된 피처들(215)의 에칭 동안에 형성되는 금속 함유 측벽 보호 막(214)은 기판(2)의 추가의 처리 동안에 제 2 유전체 막(202)의 측벽들(201)을 침식 또는 손상으로부터 보호하기 위하여 활용될 수도 있다. 추가의 처리는 리세싱된 피처들(215)로부터 에칭 잔류물을 제거하기 위한 하나 이상의 세정 공정들, 및/또는 리세싱된 피처들(215)의 폭(207)을 상당히 증가시키지 않으면서, 제 1 유전체 막(200)에서 콘택트 개구들을 에칭하기 위하여 수행될 수도 있는 하나 이상의 이방성 또는 등방성 에칭 공정들을 포함할 수 있다. 하나의 실시형태에 따르면, 금속 함유 측벽 보호 막(214)은 리세싱된 피처들(215)에서 변동되는 두께를 가질 수도 있거나, 전체 측벽들(201)을 커버하지 않을 수도 있다. 예를 들어, 금속 함유 측벽 보호 막(214)은 리세싱된 피처들(215)의 상부 근처보다 리세싱된 피처들(215)의 하부 근처에서 더 얇을 수도 있다. 하나의 예에서, 금속 함유 측벽 보호 막(214)은 리세싱된 피처들(215)의 하부 근처의 측벽들(201)로부터 누락될 수도 있거나 매우 얇을 수도 있다.
기판(2)의 추가의 처리는 에칭 정지 층(212)을 관통하여 에칭하고 제 1 유전체 막(200)에서 리세스(recess; 205)를 형성하기 위하여 이방성 에칭 공정을 이용하는 것을 포함할 수 있다. 이것은 도 2e에서 개략적으로 도시되어 있다. 하나의 예에서, 이방성 에칭 공정은 디지털 에칭 공정 또는 원자 층 에칭(atomic layer etching; ALE) 공정을 포함할 수 있다. 그 후에, 리세싱된 피처들(215)은 이방성 에칭 공정을 이용하여 제 1 유전체 막(200)에서 융기된 콘택트(216)로 확장될 수도 있다. 이것은 도 2f에서 개략적으로 도시되어 있다. 금속 함유 측벽 보호 막(214)은 이방성 에칭 공정들 동안에 측벽(201)의 에칭을 방지하거나 감소시키기 위한 적절한 두께 및 에칭 저항을 가질 수 있어서, 이에 따라, 리세싱된 피처들(215)에서 CD의 손실을 방지할 수 있다.
이방성 에칭 공정에 후속하여, 융기된 콘택트들(216)을 포함하는 콘택트 개구들(210)은 등방성 에칭 공정을 이용하여 리세싱된 피처들(215) 아래의 제 1 유전체 막(200)에서 형성될 수도 있다. 이것은 도 2g에서 개략적으로 도시되어 있다. 콘택트 개구들(210)은 리세싱된 피처들(215)의 폭(207)보다 더 큰 폭(211)을 가진다. 등방성 에칭 공정 동안, 금속 함유 측벽 보호 막(214)은 측벽(201)의 에칭을 방지하거나 감소시킨다. 일부 예들에서, 등방성 에칭 공정은 COR 공정, 또는 희석된 HF 용액(dilute HF solution; DHF)의 이용을 활용할 수 있다. COR 공정은 HF 및 NH3의 교대하는 기체 노출들과, 그 후에, 기판(2)으로부터의 에칭 부산물들을 제거하기 위한 열처리를 동시에 활용할 수 있다.
등방성 에칭 공정에 후속하여, 금속 함유 측벽 보호 막(214)은 기판(2)으로부터 제거될 수도 있다. 이것은 도 2h에서 개략적으로 도시되어 있다. 하나의 실시형태에 따르면, 패턴화된 금속 함유 막(219) 및 금속 함유 측벽 보호 막(214)은 ALE를 이용하여 제거될 수도 있다. 하나의 예에서, Al2O3 막은 ALE를 이용하여 트리메틸 아민(trimethyl amine; TMA) 및 HF에 의해 제거될 수도 있다. 또 다른 예에서, Al2O3 막은 플라즈마 여기된 BCl3 및 Ar을 이용하여 제거될 수도 있다. 그 후에, 콘택트 금속 층 및 장벽 층은 융기된 콘택트들(216) 상을 포함하여, 리세싱된 피처들(215)에서의 측벽들(201) 상에, 그리고 콘택트 개구들(210)에서의 표면들 상에 순차적으로 퇴적될 수도 있다. 콘택트 금속 층/장벽 층은 도 2i에서 층(221)으로서 개략적으로 도시되어 있다. 하나의 예에서, 콘택트 금속 층은 Ti 금속 층, Co 금속 층, 또는 Ni 금속 층을 포함할 수 있다. 하나의 예에서, 콘택트 금속 층은 Ti 금속 층을 포함할 수 있고, 장벽 층은 TiN 층을 포함할 수 있다. 그 후에, 리세싱된 피처들(215) 및 콘택트 개구들(210)은 금속(222)으로 충전될 수도 있다. 이것은 도 2j에서 개략적으로 도시되어 있다. 하나의 예에서, 금속은 Ru, Rh, Os, Pd, Ir, Pt, Ni, Co, W, 및 그 조합으로 구성되는 그룹으로부터 선택될 수도 있다.
도 3a는 발명의 실시형태에 따라 패턴화된 Al2O3 막의 단면 SEM 이미지를 도시한다. Al2O3 막은 Si 기판 상에 ALD에 의해 Al2O3 막을 퇴적함으로써, 그리고 그 후에, 패턴화된 포토레지스트 층과, BCl3 기체 및 He 기체를 함유하는 플라즈마 여기된 공정 기체를 이용하여, Al2O3 막에서 마스크 개구들을 에칭함으로써 형성되었다. 도 3b는 발명의 실시형태에 따라 리세싱된 피처들의 측벽들 상에 형성된 Al2O3 측벽 보호 막의 단면 SEM 이미지를 도시한다. 하나의 실시형태에 따르면, 리세싱된 피처들 및 Al2O3 측벽 보호 막은 도 3a에서의 구조를 BCl3 기체 및 플라즈마 여기된 Ar 기체 또는 He 기체에 교대로 노출함으로써 형성될 수도 있다.
도 4a는 발명의 실시형태에 따라 리세싱된 피처의 측벽 상에 형성된 Al2O3 측벽 보호 막의 단면 SEM 이미지를 도시한다. 도 4a에서의 막 구조는 상부로부터 하부로, Al2O3/SiO2/SiN/Si를 포함하였다. 단면 SEM 이미지의 화학적 조성을 결정하기 위한 원소 주사는 C, N, O, F, Al, 및 Si에 대한 원소 맵들을 생성하기 위하여 수평 라인(400)을 따라 좌측으로부터 우측으로 수행되었다. 결과들은 도 4b에서 도시되어 있고, 여기서, Al2O3 측벽 보호 막은 리세싱된 피처의 측벽들 상에 존재한다.
도 5a 내지 도 5d는 도 4a에서의 기판을 위한 Al, O, Si, 및 C에 대한 원소 맵들을 도시한다. 도 5a에서, Al2O3 측벽 보호 막은 원소 맵에서 명확하게 가시적이다.
도 6은 발명의 실시형태에 따라 Al2O3 막을 에칭하기 위한 COR 공정에 대한 실험 결과들을 도시한다. 트레이스들(130 및 134)은 COR 공정 전의 Al2O3 막 두께를 도시하고, 트레이스들(132 및 134)은 COR 공정 후의 Al2O3 막 두께를 도시한다. 결과들은 Al2O3 막들이 COR 공정 동안에 에칭되지 않았고, 그러므로, Al2O3는 예를 들어, 도 2g에서의 콘택트 개구들(210)을 형성하기 위하여 이용된 등방성 COR 에칭 공정 동안에 리세싱된 피처들의 측벽들 상에서 보호 막으로서 이용될 수도 있다는 것을 보여준다.
콘택트 형성 동안에 측벽 보호를 포함하는 랩 어라운드 콘택트 집적 방식을 수행하기 위한 방법들은 다양한 실시형태들에서 개시되었다. 발명의 실시형태들의 상기한 설명은 예시 및 설명의 목적들을 위하여 제시되었다. 그것은 철저하도록 하거나, 발명을 개시된 정확한 형태들로 제한하도록 의도된 것이 아니다. 이 설명 및 뒤따르는 청구항들은 오직 설명의 목적들을 위하여 이용되고 제한하는 것으로서 해석되지 않아야 되는 용어들을 포함한다. 관련 기술분야의 통상의 기술자들은 다수의 수정들 및 변화들이 상기 교시사항을 고려하여 가능하다는 것을 인식할 수 있다. 본 기술분야의 통상의 기술자들은 도면들에서 도시된 다양한 컴포넌트들에 대한 다양한 동등한 조합들 및 치환들을 알 것이다. 그러므로, 발명의 범위는 이 상세한 설명에 의해서가 아니라, 오히려, 그것에 첨부된 청구항들에 의해 제한되는 것으로 의도된다.

Claims (20)

  1. 기판 처리 방법으로서,
    제 1 유전체 막에서의 융기된 콘택트들, 및 상기 제 1 유전체 막 위의 제 2 유전체 막을 포함하는 기판을 제공하는 단계;
    상기 제 2 유전체 막 상에 금속 함유 막을 퇴적시키는 단계;
    상기 금속 함유 막에서 마스크 개구들을 에칭함으로써 패턴화된 금속 함유 막을 형성하는 단계; 및
    상기 패턴화된 금속 함유 막을 마스크로서 이용하여 상기 융기된 콘택트들 위의 상기 제 2 유전체 막에서 리세싱된 피처(feature)들을 이방성 에칭하는 단계
    를 포함하며,
    상기 이방성 에칭하는 단계는 상기 리세싱된 피처들의 측벽들 상에서의 상기 패턴화된 금속 함유 막의 일부분의 재퇴적에 의해 금속 함유 측벽 보호 막을 형성하는 것인, 기판 처리 방법.
  2. 제 1 항에 있어서,
    상기 제 2 유전체 막에서의 상기 리세싱된 피처들 아래의 상기 융기된 콘택트들을 노출시키는, 상기 제 1 유전체 막에서의 콘택트 개구들을 등방성 에칭하는 단계
    를 더 포함하며,
    상기 콘택트 개구들의 폭은 상기 금속 함유 측벽 보호 막에 의해 정의된 상기 리세싱된 피처들의 폭보다 더 큰 것인, 기판 처리 방법.
  3. 제 2 항에 있어서,
    상기 등방성 에칭하는 단계에 후속하여, 상기 기판으로부터 상기 패턴화된 금속 함유 막 및 상기 금속 함유 측벽 보호 막을 제거하는 단계
    를 더 포함하는, 기판 처리 방법.
  4. 제 2 항에 있어서,
    상기 콘택트 개구들을 등방성 에칭하는 단계 이전에, 상기 리세싱된 피처들을 상기 제 1 유전체 막에서의 상기 융기된 콘택트들로 확장하는 단계
    를 더 포함하는, 기판 처리 방법.
  5. 제 2 항에 있어서,
    상기 리세싱된 피처들에서, 그리고 상기 콘택트 개구들에서의 상기 융기된 콘택트들 상에서 콘택트 금속 층을 퇴적시키는 단계
    를 더 포함하는, 기판 처리 방법.
  6. 제 5 항에 있어서,
    상기 콘택트 금속 층은 Ti 금속 층, Co 금속 층, 또는 Ni 금속 층을 포함하는 것인, 기판 처리 방법.
  7. 제 5 항에 있어서,
    상기 콘택트 금속 층 상에 장벽 층을 퇴적시키는 단계
    를 더 포함하는, 기판 처리 방법.
  8. 제 7 항에 있어서,
    상기 장벽 층은 TiN 층을 포함하는 것인, 기판 처리 방법.
  9. 제 2 항에 있어서,
    상기 리세싱된 피처들 및 상기 콘택트 개구들을 금속으로 충전하는 단계
    를 더 포함하는, 기판 처리 방법.
  10. 제 9 항에 있어서,
    상기 금속은 Ru, Rh, Os, Pd, Ir, Pt, Ni, Co, W, 및 그 조합으로 구성되는 그룹으로부터 선택되는 것인, 기판 처리 방법.
  11. 제 9 항에 있어서,
    상기 충전하는 단계 이전에, 상기 리세싱된 피처들로부터 상기 금속 함유 측벽 보호 막을 제거하는 단계
    를 더 포함하는, 기판 처리 방법.
  12. 제 1 항에 있어서,
    상기 제 1 유전체 막, 상기 제 2 유전체 막, 또는 상기 제 1 유전체 막과 상기 제 2 유전체 막 둘 다는 SiO2를 포함하는 것인, 기판 처리 방법.
  13. 제 1 항에 있어서,
    상기 금속 함유 막은 금속 옥사이드 막(metal oxide film), 금속 나이트라이드 막(metal nitride film), 금속 옥시나이트라이드 막(metal oxynitride film), 금속 실리케이트 막(metal silicate film), 및 그 조합으로 구성되는 그룹으로부터 선택되는 것인, 기판 처리 방법.
  14. 제 13 항에 있어서,
    상기 금속 옥사이드 막은 Al2O3, HfO2, TiO2, ZrO2, Y2O3, La2O3, UO2, Lu2O3, Ta2O5, Nb2O5, ZnO, MgO, CaO, BeO, V2O5, FeO, FeO2, CrO, Cr2O3, CrO2, MnO, Mn2O3, RuO, 및 그 조합으로 구성되는 그룹으로부터 선택되는 것인, 기판 처리 방법.
  15. 제 1 항에 있어서,
    상기 융기된 콘택트들은 SiGe 또는 SiC를 포함하는 것인, 기판 처리 방법.
  16. 기판 처리 방법으로서,
    제 1 유전체 막에서의 융기된 콘택트들, 및 제 1 유전체 막 위의 제 2 유전체 막을 포함하는 기판을 제공하는 단계;
    상기 제 2 유전체 막 상에 Al2O3 막을 퇴적시키는 단계;
    상기 Al2O3 막에서 마스크 개구들을 에칭함으로써 패턴화된 Al2O3 막을 형성하는 단계;
    상기 패턴화된 Al2O3 막을 마스크로서 이용하여 상기 융기된 콘택트들 위의 상기 제 2 유전체 막에서 리세싱된 피처들을 이방성 에칭하는 단계 - 상기 이방성 에칭하는 단계는 상기 리세싱된 피처들의 측벽들 상에서의 상기 패턴화된 Al2O3 막의 일부분의 재퇴적에 의해 Al2O3 측벽 보호 막을 형성함 -; 및
    상기 제 2 유전체 막에서의 상기 리세싱된 피처들 아래의 상기 융기된 콘택트들을 노출시키는, 상기 제 1 유전체 막에서의 콘택트 개구들을 등방성 에칭하는 단계
    를 포함하며,
    상기 콘택트 개구들의 폭은 상기 Al2O3 측벽 보호 막에 의해 정의된 상기 리세싱된 피처들의 폭보다 더 큰 것인, 기판 처리 방법.
  17. 제 16 항에 있어서,
    상기 등방성 에칭하는 단계에 후속하여, 상기 기판으로부터 상기 패턴화된 Al2O3 막 및 상기 Al2O3 측벽 보호 막을 제거하는 단계
    를 더 포함하는, 기판 처리 방법.
  18. 제 16 항에 있어서,
    상기 콘택트 개구들을 등방성 에칭하는 단계 이전에, 상기 리세싱된 피처들을 상기 제 1 유전체 막에서의 상기 융기된 콘택트들로 확장하는 단계
    를 더 포함하는, 기판 처리 방법.
  19. 제 16 항에 있어서,
    상기 리세싱된 피처들에서, 그리고 상기 콘택트 개구들에서의 상기 융기된 콘택트들 상에서 콘택트 금속 층을 퇴적시키는 단계; 및
    상기 콘택트 금속 층 상에 장벽 층을 퇴적시키는 단계
    를 더 포함하는, 기판 처리 방법.
  20. 제 16 항에 있어서,
    상기 리세싱된 피처들 및 상기 콘택트 개구들을, Ru, Rh, Os, Pd, Ir, Pt, Ni, Co, W, 및 그 조합으로 구성되는 그룹으로부터 선택되는 금속으로 충전하는 단계
    를 더 포함하는, 기판 처리 방법.
KR1020170114668A 2016-09-07 2017-09-07 랩 어라운드 콘택트 집적 방식 KR102351679B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US201662384494P 2016-09-07 2016-09-07
US62/384,494 2016-09-07

Publications (2)

Publication Number Publication Date
KR20180028045A KR20180028045A (ko) 2018-03-15
KR102351679B1 true KR102351679B1 (ko) 2022-01-13

Family

ID=61281491

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170114668A KR102351679B1 (ko) 2016-09-07 2017-09-07 랩 어라운드 콘택트 집적 방식

Country Status (3)

Country Link
US (1) US10217670B2 (ko)
JP (1) JP6937197B2 (ko)
KR (1) KR102351679B1 (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2020041213A1 (en) * 2018-08-24 2020-02-27 Lam Research Corporation Metal-containing passivation for high aspect ratio etch
CN112292757B (zh) 2018-08-24 2024-03-05 铠侠股份有限公司 半导体装置及其制造方法
JP2020047838A (ja) 2018-09-20 2020-03-26 キオクシア株式会社 半導体デバイス
US11929280B2 (en) 2020-09-22 2024-03-12 Changxin Memory Technologies, Inc. Contact window structure and method for forming contact window structure
EP4002437B1 (en) * 2020-09-22 2023-08-02 Changxin Memory Technologies, Inc. Method of forming a contact window structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041365A (ja) 2004-07-29 2006-02-09 Toshiba Corp 半導体記憶装置とその製造方法
US20090091037A1 (en) 2007-10-03 2009-04-09 Solomon Assefa Methods for Fabricating Contacts to Pillar Structures in Integrated Circuits
US20110248326A1 (en) 2010-04-07 2011-10-13 International Business Machines Corporation Structure and method to integrate embedded dram with finfet
JP2013065672A (ja) 2011-09-16 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4707218A (en) 1986-10-28 1987-11-17 International Business Machines Corporation Lithographic image size reduction
JP2001156170A (ja) 1999-11-30 2001-06-08 Sony Corp 多層配線の製造方法
US20030064585A1 (en) 2001-09-28 2003-04-03 Yider Wu Manufacture of semiconductor device with spacing narrower than lithography limit
US20060049132A1 (en) 2004-09-07 2006-03-09 Nanya Technology Corporation Etchant composition and the use thereof
US20070202700A1 (en) * 2006-02-27 2007-08-30 Applied Materials, Inc. Etch methods to form anisotropic features for high aspect ratio applications
KR100827529B1 (ko) 2007-04-17 2008-05-06 주식회사 하이닉스반도체 다중채널을 갖는 반도체 소자 및 그의 제조 방법
US7671394B2 (en) 2007-10-17 2010-03-02 International Business Machines Corporation Embedded trench capacitor having a high-k node dielectric and a metallic inner electrode
US20090286402A1 (en) 2008-05-13 2009-11-19 Applied Materials, Inc Method for critical dimension shrink using conformal pecvd films
US20130115778A1 (en) 2011-11-04 2013-05-09 Applied Materials, Inc. Dry Etch Processes
DE102014202845A1 (de) 2014-02-17 2015-08-20 Robert Bosch Gmbh Verfahren zum Strukturieren eines Schichtaufbaus aus zwei Halbleiterschichten und mikromechanisches Bauteil
US9837304B2 (en) 2015-06-24 2017-12-05 Tokyo Electron Limited Sidewall protection scheme for contact formation

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006041365A (ja) 2004-07-29 2006-02-09 Toshiba Corp 半導体記憶装置とその製造方法
US20090091037A1 (en) 2007-10-03 2009-04-09 Solomon Assefa Methods for Fabricating Contacts to Pillar Structures in Integrated Circuits
US20110248326A1 (en) 2010-04-07 2011-10-13 International Business Machines Corporation Structure and method to integrate embedded dram with finfet
JP2013065672A (ja) 2011-09-16 2013-04-11 Toshiba Corp 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
JP2018041963A (ja) 2018-03-15
KR20180028045A (ko) 2018-03-15
US20180068899A1 (en) 2018-03-08
US10217670B2 (en) 2019-02-26
JP6937197B2 (ja) 2021-09-22

Similar Documents

Publication Publication Date Title
KR102351679B1 (ko) 랩 어라운드 콘택트 집적 방식
US11201059B2 (en) Device having work function metal stack and method of forming the same
US9837304B2 (en) Sidewall protection scheme for contact formation
TWI621266B (zh) 半導體元件及其製造方法
US11114347B2 (en) Self-protective layer formed on high-k dielectric layers with different materials
TWI659514B (zh) 半導體裝置及其製造方法
US11616132B2 (en) Semiconductor device and methods of manufacture
US10283417B1 (en) Self-protective layer formed on high-k dielectric layers with different materials
US20210257361A1 (en) Semiconductor device and manufacturing method thereof
US10381448B2 (en) Wrap-around contact integration scheme
CN106960875B (zh) 半导体装置及其制造方法
US7892929B2 (en) Shallow trench isolation corner rounding
TW201725722A (zh) 半導體裝置及其製造方法
US20220173222A1 (en) Semiconductor Device and Method of Manufacture
US20160126334A1 (en) Semiconductor structure and manufacturing method thereof
CN110729248B (zh) 一种堆叠纳米线或片cmos器件制备方法
TW202115866A (zh) 半導體裝置及其製造方法
CN105826264A (zh) 半导体器件的形成方法

Legal Events

Date Code Title Description
E701 Decision to grant or registration of patent right
GRNT Written decision to grant