JP2020047838A - 半導体デバイス - Google Patents

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Abstract

【課題】半導体デバイスの特性の向上を図る。【解決手段】本実施形態の半導体デバイスは、半導体基板９内に設けられたソース／ドレイン層１２と、ソース／ドレイン層１２間において半導体基板９上に設けられたゲート絶縁層１１と、ゲート絶縁層１１上のゲート電極１０と、ソース／ドレイン層１２上にそれぞれ設けられ、半導体基板９の表面に対して垂直方向において複数の第１の層１４１と１以上の第２の層１４２とが交互に積層された積層体を含む第１のコンタクト部１４と、第１のコンタクト部１４の側面及び上面に対向する第２のコンタクト部１５と、を含む。【選択図】図２

Description

本発明の実施形態は、半導体デバイスに関する。
半導体デバイスの特性の向上のために、半導体デバイスの構造及び材料が、研究されている。
特開２０１８−４１９６３号公報
半導体デバイスの特性を向上する。
実施形態の半導体デバイスは、半導体基板内に設けられた第１のソース／ドレイン層及び第２のソース／ドレイン層と、前記第１及び第２のソース／ドレイン層間において、前記半導体基板上に設けられたゲート絶縁層と、前記ゲート絶縁層上に設けられたゲート電極と、前記第１及び第２のソース／ドレイン層上にそれぞれ設けられ、前記半導体基板の表面に対して垂直方向において複数の第１の層と１以上の第２の層とが交互に積層された積層体を含む第１のコンタクト部と、前記第１のコンタクト部の側面及び上面に対向する第２のコンタクト部と、を含む。
実施形態の半導体デバイスの基本例を示す平面図。 実施形態の半導体デバイスの基本例を示す断面図。 実施形態の半導体デバイスの構造例を示す断面図。 実施形態の半導体デバイスを説明するための図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの製造方法を説明するための断面工程図。 実施形態の半導体デバイスの変形例を示す断面図。 実施形態の半導体デバイスの変形例を示す断面図。 実施形態の半導体デバイスの適用例を示す模式図。 実施形態の半導体デバイスの適用例を示す断面図。
［実施形態］
図１乃至図１７を参照して、実施形態の半導体デバイス及びその製造方法について、説明する。
以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号（例えば、ワード線ＷＬ、ビット線ＢＬ、各種の電圧及び信号など）を付された構成要素が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。
尚、各図は模式的なものであり、適宜誇張および省略して描かれている。例えば、各構成要素は実際よりも少なくかつ大きく描かれている。例えば、各図において、構成要素の寸法（例えば、層の厚さ）は、各図に示される大小関係及び寸法比に限定されない。また、図間において、構成要素の数および寸法比等は、必ずしも一致していない。
（１） 基本例
図１乃至図３を参照して、実施形態の半導体デバイスの基本例について説明する。
図１は、実施形態の半導体デバイスの基本例を示す上面図である。
図２は、図１のＩＩ−ＩＩ線に沿う断面を示す実施形態の半導体デバイスの断面図である。
本実施形態の半導体デバイスは、電界効果トランジスタ１である。
図１及び図２に示されるように、本実施形態の電界効果トランジスタ（以下では、単に、トランジスタともよぶ）１は、半導体基板９の半導体領域ＡＡ内に設けられている。半導体領域ＡＡは、半導体基板９内の絶縁層（以下では、素子分離層ともよぶ）９９に囲まれた領域内に設けられている。例えば、半導体基板９は、シリコン（Ｓｉ）基板である。例えば、絶縁層９９は、シリコン酸化物を含む層（膜）である。
図１及び図２の例において、電界効果トランジスタ１は、プレーナー構造のトランジスタである。
ゲート電極１０が、ゲート絶縁膜（絶縁層）１１を介して、半導体領域ＡＡ上に配置されている。ゲート電極１０は、Ｙ方向（ゲート幅方向、チャネル幅方向）に延在する。Ｙ方向におけるゲート電極１０の端部は、絶縁層９９上に設けられている。
ゲート電極１０は、多結晶シリコン、多結晶ゲルマニウム、導電性シリコン化合物（例えば、シリサイド）、導電性ゲルマニウム化合物（例えば、ジャーマナイド）、導電性化合物（例えば、窒化チタン又は窒化タンタル）、金属（例えば、タングステン又は銅）等の材料のうち少なくとも１つを含む。ゲート電極１０は、これらの材料の２以上を用いた積層構造を有していてもよい。
ゲート絶縁膜１１は、例えば、ＳｉＯ２のようなシリコンを主成分とする酸化物、及び、高誘電体材料（例えば、ハフニウム酸化物及びアルミニウム酸化物など）のうち、少なくとも１つを含む。ゲート絶縁膜１１は、これらの材料の２以上を用いた積層構造を有していてもよい。
電界効果トランジスタ１の２つのソース／ドレイン層１２（１２Ａ，１２Ｂ）は、半導体領域ＡＡ内に設けられている。２つのソース／ドレイン層１２は、チャネル領域を挟んで、Ｘ方向（ゲート長方向、チャネル長方向）に並ぶ。Ｚ方向（半導体基板９の表面に対して垂直方向）において、チャネル領域は、ゲート絶縁膜１１を挟んでゲート電極１０に対向する。チャネル領域は、半導体領域である。
ソース／ドレイン層１２は、電界効果トランジスタ１の導電型（ｎ型又はｐ型）に応じて、ｎ型又はｐ型の不純物（ドーパント）を含む。
例えば、半導体領域ＡＡがシリコン領域（シリコン層）である場合、リン（Ｐ）及びヒ素（Ａｓ）の少なくとも一方がｎ型ドーパントに用いられ、ホウ素（Ｂ）がｐ型ドーパントに用いられる。
尚、トランジスタ１がｎ型であるかｐ型であるかに応じて、半導体領域ＡＡは、ソース／ドレイン層１２に比較して低濃度のｐ型又はｎ型のドーパントを含む領域（ウェル領域）を含む。
ゲートコンタクト（コンタクト部、プラグ）１９が、ゲート電極１０上に設けられている。コンタクト１９は、例えば、チタン、タングステン、導電性チタン化合物などのうち少なくとも１つを含む。例えば、コンタクト１９は、バリアメタル（例えば、窒化チタン）と導電体（例えば、タングステン）との積層構造を有していてもよい。
第１のコンタクト（コンタクト部、プラグ）１４が、ソース／ドレイン層１２Ａ．１２Ｂ上に、それぞれ配置されている。
第１のコンタクトは、ピラー状の構造を有する。第１のコンタクト１４は、複数の層１４１，１４２を含む積層体である。
第１のコンタクト１４において、第１の層１４１と第２の層１４２とが、半導体基板９の表面（主面）に対して垂直方向（Ｚ方向）において、交互に積層されている。
図１及び図２の例において、第１のコンタクト１４は、３つの第１の層１４１と２つの第２の層１４２とを含む。尚、第１のコンタクト（積層体）１４１内において、第１の層１４１の数は、２以上であればよく、第２の層１４２は、１以上であればよい。
例えば、第１の層１４１の平面形状、及び、第２の層１４２の平面形状は、四角形状（例えば、長方形状）または円形状（又は楕円形状）である。
第１のコンタクト１４が半導体ピラーである場合、第１の層１４１の材料は、第２の層１４２の材料と異なる。例えば、第１及び第２の層１４１，１４２の材料の種類に関して、あるエッチング条件において第１の層１４１と第２の層１４２との間で比較的大きいエッチング選択比が確保可能な材料が、選択される。
例えば、第１及び第２の層１４１，１４２の材料は、半導体である。第１の層１４１の材料は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、シリコンゲルマニウム（ＳｉＧｅ）などの中から選択される。第２の層１４２の材料は、Ｓｉ、Ｇｅ及びＳｉＧｅのうち第１の層１４１の材料に対してエッチング選択比が確保される材料が選択される。
複数の第１の層１４１のうち最下層の第１の層１４１は、ソース／ドレイン層１２Ａ，１２Ｂ（半導体領域ＡＡ）に接触する。最下層の第１の層１４１は、半導体領域ＡＡ（ソース／ドレイン層１２）に連続する層でもよい。
複数の第２の層のうち最下層の第２の層１４２は、最下層の第１の層１４１と基板側から２番目の第１の層１４１との間に設けられている。
半導体基板９の表面に対して平行方向（Ｘ方向及び／又はＹ方向）における第２の層１４２の寸法Ｄ２は、半導体基板９の表面に対して平行方向における第１の層１４１の寸法Ｄ１より小さい。
但し、電界効果トランジスタの製造工程に応じて、図１及び図２における第２の層１４２の寸法Ｄ２が、第１の層１４１の寸法Ｄ１より大きくなる場合もある。
尚、第１及び第２の層１４１，１４２が、矩形状の平面形状を有する場合、半導体基板９の表面に対して平行方向における各層１４１，１４２の寸法の大小関係は、Ｘ方向、Ｙ方向、及び、導体基板９の表面に対して平行方向における矩形の対角線のうち少なくとも１つによって、設定される。
以下において、半導体基板９の表面に対して垂直方向（Ｚ方向）において、半導体基板９側を“下”とし、半導体基板９側（下側）の反対側を“上”とする。
以下において、Ｚ方向における第１の層１４１及び第２の層１４２における半導体基板側の面を、下面（又は底面）とよび、Ｚ方向における第１の層１４１及び第２の層１４２における半導体基板側の反対側の面を、上面とよぶ。第１の層１４１の上面は、Ｚ方向において第１の層１４１の下面に対向する。第２の層１４２の上面は、Ｚ方向において第２の層１４２の下面に対向する。
ある第２の層１４２を挟む２つの第１の層１４１に関して、一方の第１の層１４１の下面は、第２の層１４２の上面に接触し、他方の第１の層１４１の上面は、第２の層１４２の下面に接触する。
第２の層１４２下方の第１の層１４１の上面の一部、及び、第２の層１４２上方の第１の層１４１の下面の一部が、第２の層１４２に覆われること無しに、露出する。
このように、Ｘ方向及びＹ方向における第１の層１４１と第２の層１４２との間の寸法差に起因して、コンタクト１４は、第２の層１４２の位置において、窪み（溝）１４９を有する。
Ｚ方向において、第１のコンタクト１４の上面は、ゲート電極１０とゲート絶縁膜１１との界面（境界）より上側の位置（高い位置）に配置される。尚、Ｚ方向において、第１のコンタクト１４の上面は、ゲート電極１０の上面より上側の位置に配置されてもよい。
第２のコンタクト（コンタクト部、プラグ）１５は、第１のコンタクト１４の上面上及び側面上に設けられる。第１のコンタクト１４は、第２のコンタクト１５に覆われている。第２のコンタクト１５は、第１のコンタクト１４の上面及び側面に対向する。このように、第２のコンタクト１５は、第１のコンタクト１４の外周（上面及び側面）を囲んでいる。
第２のコンタクト１５は、第２の層１４２の位置における２つの第１の層１４１間のスペース（第１のコンタクト１４の窪み１４９）内に、設けられている。第２のコンタクト１５は、複数の突出部１５９を有する。突出部１５９は、第２の層１４２の位置に対応する部分において、半導体基板９表面に対して平行方向において、第１のコンタクト１４側に突出する。
これによって、第２のコンタクト１５は、第２の層１４２を挟む２つの第１の層１４１に対して、上側の第１の層１４１の下面の一部及び下側の第１の層１４１の上面の一部に接触する。それゆえ、第２のコンタクト１５と第１のコンタクト１４との間の対向面積は、増加する。
尚、第２の層１４２の寸法Ｄ２が、第１の層１４１の寸法Ｄ１より大きい場合、第２の層１４２の第1の層１４１に覆われない上面／下面が、第２のコンタクト１５の突出部１５９に対向する。この場合、第１のコンタクト１４の第２の層１４２に対応する部分において、窪み１４９が、第１のコンタクト１４内に設けられる。
第２のコンタクト１５の材料は、例えば、チタン（Ｔｉ）又はタングステン（Ｗ）などの金属、窒化チタン（ＴｉＮ）などの導電性化合物のうち少なくとも１つである。第２のコンタクト１５は、これらの材料の積層構造を有していてもよい。
第１及び第２のコンタクト１４，１５は、層間絶縁膜（図示せず）のコンタクトホール内に設けられている。
配線（導電層）１８が、コンタクト１５上及び層間絶縁膜上に、設けられている。配線１８は、コンタクト１４，１５，１９を介して、ソース／ドレイン層１２Ａ，１２Ｂ及びゲート電極１０に、それぞれ接続されている。
配線１８は、例えば、アルミニウム（Ａｌ）又は銅（Ｃｕ）のような金属層である。
図３は、本実施形態の電界効果トランジスタのコンタクト構造を説明するための模式図である。
図３において、本実施形態の電界効果トランジスタ１のコンタクトが、抽出して示されている。コンタクト１４（及びコンタクト１５）は、トランジスタ１のソース／ドレイン層１２上に設けられている。
本実施形態の電界効果トランジスタ１において、上述のように、第１のコンタクト１４は、第１の層１４１と第２の層１４２とがＺ方向において交互に積層された積層体である。コンタクト１４は、複数（例えば、３つ）の第１の層１４１と複数（例えば、２つ）の第２の層１４２とを含む。
ここで、第１の層１４１及び第２の層１４２は、円柱状の構造を有すると想定する。第１及び第２の層１４１，１４２は、円形状の平面形状を有する。
第１の層１４１の直径（Ｘ方向の最大寸法）は、“Ｄ１”と表記される。第２の層１４２の直径（Ｘ方向の最大寸法）は、“Ｄ２”と表記される。
第１の層１４１の膜厚（Ｚ方向における第１の層の寸法）は、“Ｔ１”と表記される。 第２の層１４２の膜厚（Ｚ方向における第２の層の寸法）は、“Ｔ２”と表記される。
直径Ｄ１は、直径Ｄ２より大きい。半導体基板の表面に対して平行方向における第１の層１４１と第２の層１４２との間の寸法差は、“Ｄ１−Ｄ２”である。
第１のコンタクト（積層体）１４の高さＨは、３×Ｔ１＋２×Ｔ２である。
Ｚ方向における第１の層１４１の上面の面積は、π×Ｄ１２／４である。第１の層１４１の下面の面積は、第１の層の上面の面積と実質的に同じ（理想的には同じ）である。
Ｚ方向における第２の層１４２の上面の面積は、π×Ｄ２２／４である。第２の層１４２の下面の面積は、第２の層１４２の上面の面積と実質的に同じ（理想的には同じ）である。
第２の層１４２の寸法Ｄ２が第１の層１４１との寸法Ｄ１より小さい場合、第１のコンタクト１４の積層体において、第１の層１４１の上面及び下面において、第２の層１４２に覆われない領域（部分）が存在する。
第１の層１４１における第２の層１４２に接触するある１つの面に関して、その面における第２の層１４２に覆われていない領域（第１の層１４１の露出面）１４８の面積は、π（Ｄ１２−Ｄ２２）／４となる。
第１の層１４１の上面／下面における第２の層１４２に覆われていない領域（部分）１４８は、第２のコンタクト１５（コンタクト１５の突出部１５９）に接触する。
この第１の層１４１の領域１４８と第２のコンタクト１５との間において、第１のコンタクト１４と第２のコンタクト１５との接触面積が、増加する。この接触面積は、積層体１４内における第１及び第２の層１４１，１４２の積層数に応じて、増加する。
図２及び図３のように、コンタクト（積層体）１４が、３つの第１の層１４１と、２つの第２の層１４２とを含む場合、積層体１４の窪み１４９に対応する部分における複数の第１の層１４１の露出面１４８の総面積は、π×（Ｄ１２−Ｄ２２）となる。
ここで、積層体１４の高さを、“Ｈ”と表記する。図２及び図３に示される例において、Ｈ＝３×Ｔ１＋２×Ｔ２となる。“Ｈ”の値は、積層体１４に含まれる第１及び第２の層１４１，１４２の数、第１の層１４１の膜厚Ｔ１、及び第２の層１４２の膜厚Ｔ２に応じて、変わる。
本実施形態において、窪み１４９を有するコンタクト１４と突出部１５９を有するコンタクト１５との間の接触面積（対向面積）は、３π×Ｔ１×Ｄ１＋２π×Ｔ２×Ｄ２＋π×Ｄ１２／４＋π×（Ｄ１２−Ｄ２２）となる。
例えば、２つのコンタクトに関して、一方のコンタクトの上面と他方のコンタクトの下面との間のみで、２つのコンタクトの接触面積が確保される。この場合において、コンタクトの直径をｄとすると、２つのコンタクトの接触面積は、π×ｄ２／４である。
このように、本実施形態において、第１のコンタクトを形成する第１の層１４１及び第２の層１４２の寸法差（Ｄ１−Ｄ２）に応じて、第１のコンタクト１４と第２のコンタクト１５との接触面積は、増加する。
したがって、本実施形態において、電界効果トランジスタは、配線とトランジスタ（例えば、コンタクトとトランジスタのソース／ドレイン層）との間の抵抗を低減できる。
この結果として、本実施形態の半導体デバイスは、特性を向上できる。
（２） 具体例
図４乃至図１４を参照して、実施形態の電界効果トランジスタ及びその製造方法の具体例について、説明する。
（ａ） 構造例
図４を用いて、実施形態の電界効果トランジスタの具体例の構造を説明する。
図４は、実施形態の電界効果トランジスタの具体例の構造を説明するための断面図である。
図４に示されるように、電界効果トランジスタ１は、ゲート電極１０、ソース／ドレイン層１２（１２Ａ，１２Ｂ）、及び、ゲート絶縁膜１１を有する。
上述のように、ゲート電極１０は、ゲート絶縁膜１１を介して、半導体領域ＡＡのチャネル領域上に設けられている。
ゲート電極１０は、積層構造を有する。ゲート電極１０は、２つの導電層１０１，１０２を含む。導電層１０１が、ゲート絶縁膜１１上に設けられている。導電層１０２は、導電層１０１上に設けられている。例えば、導電層１０１は、不純物（ドーパント）が添加された導電性ポリシリコン層である。導電層１０２は、例えば、シリサイド層である。
絶縁層５０が、シリサイド層１０２上に設けられている。
以下において、導電層１０１，１０２及び絶縁層５０を含む積層体は、ゲートスタック（又は、単に、ゲート電極）ともよばれる。
側壁絶縁層５２が、ゲートスタックの側面（Ｘ方向におけるゲートスタックの面）上に設けられている。例えば、側壁絶縁層５２の底部は、半導体領域ＡＡに接する。側壁絶縁層５２は、酸化シリコン層である。
絶縁層５３，５４が、ゲートスタック１０，５０を覆うように、絶縁層５２上に設けられている。
ソース／ドレイン層１２は、半導体領域ＡＡ内に設けられている。
電界効果トランジスタの導電型が、ｐ型である場合、ソース／ドレイン層１２Ａ，１２Ｂは、ホウ素（Ｂ）を含む不純物半導体領域（ｐ＋型半導体領域、ｐ＋型拡散層）である。この場合において、半導体領域ＡＡは、ヒ素（Ａｓ）及び／又はリン（Ｐ）を含む不純物半導体領域（ウェル領域）である。ソース／ドレイン層１２は、比較的高い濃度の導電性ドーパントを含む。半導体領域ＡＡは、比較的低い濃度の導電性ドーパントを含む。ｐ型トランジスタにおいて、導電層１０１は、ｐ型ポリシリコン層であることが望ましい。
尚、電界効果トランジスタの導電型が、ｎ型である場合、ソース／ドレイン層１２Ａ，１２Ｂは、Ａｓ及び／又はＰを含む不純物半導体領域であり、半導体領域ＡＡは、Ｂを含む不純物半導体領域（ｎ＋型半導体領域、ｎ＋型拡散層）である。ｎ型トランジスタにおいて、導電層１０１は、ｎ型ポリシリコン層であることが望ましい。
第１のコンタクト１４が、ソース／ドレイン層１２上に設けられている。
第１のコンタクト１４は、複数の第１の層１４１と複数の第２の層１４２とがＺ方向に交互に積層された構造を有する。図４の例において、４つの第１の層１４１、及び、３つの第２の層１４２が、コンタクト１４内に設けられている。
例えば、第１の層１４１は、シリコンゲルマニウム層（ＳｉＧｅ）である。第２の層１４２は、シリコン層（Ｓｉ層）である。第１及び第２の層１４１，１４２は、エピタキシャル層（結晶層）である。このように、一例としては、コンタクト１４は、半導体ピラーから形成される。尚、第１の層１４１にＳｉ層が用いられ、第２の層１４２にＳｉＧｅ層が用いられてもよい。
Ｘ方向（又はＹ方向）における第２の層１４２の寸法（直径）Ｄ２は、Ｘ方向（又はＹ方向）における第１の層１４１の寸法Ｄ１より小さい。例えば、寸法Ｄ１と寸法Ｄ２との比（Ｄ１／Ｄ２）は、１．１から３．０までの範囲に設定される。
第１の層１４１は、膜厚Ｔ１を有する。第２の層１４２は、膜厚Ｔ２を有する。第１の層１４１の膜厚Ｔ１は、第２の層１４２の膜厚Ｔ２と同じでもよいし、異なってもよい。複数の第１の層において、各層１４１の膜厚が異なる場合がある。複数の第２の層１４２において、各層１４２の膜厚が異なる場合がある。
複数の第１の層１４１において、各層１４１の寸法Ｄ１が、Ｚ方向における位置に応じて、異なる場合がある。例えば、積層体（コンタクト）１４内の複数の第１の層１４１のうち、最下層の第１の層１４１の寸法が、最上層の第１の層１４１の寸法以下である。これと同様に、複数の第２の層１４２において、各層１４２の寸法Ｄ２が、Ｚ方向における位置に応じて、異なる場合がある。例えば、積層体１４内の複数の第２の層１４２のうち、最下層の第２の層の寸法が、最上層の第２の層の寸法以下である。
コンタクト（積層体）１４は、第２の層に対応する部分において、窪み１４９を有する。
絶縁層７０が、ゲートスタック１０，５０を覆うように、半導体基板９上に設けられている。絶縁層７１，７２が、絶縁層７０上に、積層されている。絶縁層７０，７１，７２は、層間絶縁膜である。絶縁層７０，７１，７２に、酸化シリコン層、窒化シリコン層、及び酸窒化シリコン層などが、適宜用いられる。
第２のコンタクト１５は、絶縁層７０，７１，７２内のコンタクトホール内に設けられている。スペーサ層（絶縁層）６０が、第２のコンタクト１５と絶縁層７０，７１，７２との間に、設けられている。
コンタクトホール内において、第２のコンタクト１５は、第１のコンタクト１４に接続される。第２のコンタクト１５は、第１のコンタクト１４の上面及び側面に接触する。
第２のコンタクト１５は、第１のコンタクト１４の窪み１４９に対応する位置（第２の層１４２の位置）に、突出部１５９を有する。突出部１５９は、Ｚ方向において、２つの第１の層１４１の部分に挟まれている。これによって、第２のコンタクト１５は、窪み１４９内において、１つの第２の層１４２を挟む２つの第１の層１４１のうち一方の層１４２の下面、及び、他方の層１４１の上面に接触（対向）する。
例えば、第２のコンタクト１５とソース／ドレイン層１２との間に、スペーサ層６０が、設けられている。それゆえ、第２のコンタクト１５は、ソース／ドレイン層１２に接触しない。尚、製造工程に応じて、スペーサ層６０は、第２のコンタクト１５とソース／ドレイン層１２との間に、設けられない場合もある。
配線（金属層）１８が、第２のコンタクト１５及び絶縁層７２上に設けられている。
（ｂ） 製造方法
図４乃至図１４を参照して、本実施形態の電界効果トランジスタの製造方法について、説明する。図５乃至図１４のそれぞれは、本実施形態の電界効果トランジスタの製造方法の一例を示す断面工程図である。以下において、ｐ型の電界効果トランジスタ（例えば、ＭＯＳトランジスタ）の製造方法を示すが、ｎ型の電界効果トランジスタも実質的に同様の工程で形成される。
図５に示されるように、ゲート絶縁膜１１が、半導体基板９内の半導体領域ＡＡ上に、形成される。
半導体層１０１Ｘが、ゲート絶縁膜１１上に、形成される。半導体層１０１Ｘは、例えば、ポリシリコン層である。
導電層１０２Ｘが、半導体層１０１Ｘ上に、形成される。導電層は、例えば、シリサイド層である。シリサイド層は、以下のように、形成される。
ポリシリコン層１０１Ｘ上に、金属層（図示せず）が形成される。加熱処理が、ポリシリコン層１０１Ｘと金属層とに対して実行される。これによって、ポリシリコンと金属との化学反応により、シリサイド層１０２Ｘが、ポリシリコン層１０１上に、形成される。ポリシリコンと反応しなかった金属層は、除去されてもよいし、シリサイド層１０２Ｘ上に残存されてもよい。
絶縁層５０Ｘが、シリサイド層１０２Ｘ上に形成される。
マスク層（例えば、レジストマスク）８０が、絶縁層５０Ｘ上に形成される。マスク層８０は、フォトリソグラフィ及びエッチングによって、所定のゲートパターンを有するように、パターニングされる。
ゲートパターンを有するマスク層に基づいて、絶縁層５０Ｘ、シリサイド層１０２Ｘ及びポリシリコン層１０１Ｘが、例えば、ＲＩＥ（Reactive Ion Etching）によってエッチングされる。
これによって、図６に示されるように、ゲート電極１０が、ゲート絶縁膜１１上に形成される。
ゲート電極１０が形成された後、イオン注入が、ゲート電極１０をマスクに用いて、半導体領域ＡＡに対して実行される。例えば、ホウ素（Ｂ）が、イオン注入のイオン種に用いられる。
これによって、ソース／ドレイン層（拡散層）１２Ａ，１２Ｂが、ゲート電極１０に対して自己整合的に半導体領域ＡＡ内に形成される。ソース／ドレイン層１２（１２Ａ，１２Ｂ）は、ホウ素を含むｐ＋型半導体領域である。
ソース／ドレイン層１２Ａ，１２Ｂが形成された後、ゲートスタック１０，５０を覆うように、絶縁層（例えば、酸化シリコン層）５２Ｘが形成される。
絶縁層５２Ｘに対してエッチバックが施される。
これによって、図７に示されるように、側壁絶縁層５２が、ゲートスタック１０，５０の側面上に、自己整合的に形成される。
図８に示されるように、絶縁層５３及び絶縁層５４が、ゲートスタック１０，５０及びソース／ドレイン層１２を覆うように、半導体基板９上に順次形成される。尚、形成される絶縁層は、１層でもよい。
絶縁層７０が形成された後、絶縁層７０の上部は、ＣＭＰ（Chemical Mechanical Polishing）によって平坦化される。この後、絶縁層７１，７２が、絶縁層７０上に、順次形成される。これによって、層間絶縁膜が、トランジスタ１を覆うように、半導体基板９上に形成される。
図９に示されるように、マスク層（例えば、レジストマスク）８１が、絶縁層７２上に形成される。マスク層８１は、フォトリソグラフィ及びエッチングによって、所定の形状にパターニングされる。
これによって、開口パターン８１０が、コンタクトホールの形成予定領域において、マスク層８１内に形成される。
絶縁層７０，７１，７２が、マスク層８１のパターン８１０に基づいて、例えば、ＲＩＥによって、エッチングされる。これによって、コンタクトホール７００が、絶縁層７０，７１，７２内に形成される。ソース／ドレイン層１２Ａ，１２Ｂの上面が、コンタクトホール７００を介して、露出する。
例えば、コンタクトホール７００は、テーパー状の断面形状を有する。テーパー状のコンタクトホール７００において、Ｘ方向におけるコンタクトホール７００の底部側（基板側）の寸法は、コンタクトホール７００の上部側（Ｚ方向における基板側の反対側）の寸法より小さい。
図１０に示されるように、第１のスペーサ層（絶縁層）６０が、絶縁層７０，７１，７２上及びソース／ドレイン層１２上に形成される。第２のスペーサ層（絶縁層）６１が、第１のスペーサ層６０上に形成される。第１及び第２のスペーサ層６０，６１は、コンタクトホール７００内において、絶縁層７０，７１，７２の側壁を覆う。
第１のスペーサ層６０の材料は、第２のスペーサ層６１の材料と異なる。例えば、第１のスペーサ層６０は、窒化シリコン層であり、第２のスペーサ層６１は、酸化シリコン層である。但し、窒化シリコン層が、第２のスペーサ層６１に用いられ、酸化シリコン層が、第１のスペーサ層６０に用いられてもよい。
尚、スペーサ層６０，６１は、コンタクトホール７００がスペーサ層６０，６１によって埋まらないように、スペーサ層６０，６１の膜厚を制御して形成される。
図１０において、コンタクトホール内に、２層のスペーサ層６０，６１が、形成される例が示されている。但し、コンタクトホール内に形成されるスペーサ層の数は、１層でもよい。
図１１に示されるように、スペーサ層６０，６１が、異方性エッチング（例えば、ＲＩＥ）によって、ソース／ドレイン層１２Ａ，１２Ｂの上面から除去される。これによって、ソース／ドレイン層１２Ａ，１２Ｂの上面は、露出する。
スペーサ層６０，６１は、コンタクトホール７００内において、絶縁層７０，７１，７２の側面上に残存する。
積層体１４Ａが、複数の第１の層１４１Ａと複数の第２の層１４２ＡとがＺ方向において交互に積層されるように、ソース／ドレイン層１２上に形成される。第１の層１４１Ａが、ソース／ドレイン層１２に直接接触するように、形成される。
第１の層１４１Ａの材料は、第２の層１４２Ａの材料と異なる。第１及び第２の層１４１Ａ，１４２Ａの材料は、第１の層１４１Ａと第２の層１４２Ａとの間で所望のエッチング選択比が確保されるように、適宜選択される。
本例において、第１の層１４１Ａに、ＳｉＧｅ層が用いられ、第２の層１４２Ａに、Ｓｉ層が用いられる。
例えば、積層体１４Ａの最下層の第１の層（ＳｉＧｅ層）１４１Ａは、ソース／ドレイン層（例えば、Ｂがドープされたシリコン層）１２にエピタキシャル成長された層（エピタキシャル層、結晶層）である。第２の層（Ｓｉ層）１４２Ａは、第１の層１４１Ａ上にエピタキシャル成長された層である。また、最下層以外の第１の層１４１Ａは、第２の層１４２Ａ上にエピタキシャル成長された層である。
尚、Ｓｉ層が、第１の層１４１Ａに用いられ、ＳｉＧｅ層が、第２の層１４２Ａに用いられてもよい。第１の層としてのＳｉ層がソース／ドレイン層１２上に形成される場合、最下層のＳｉ層１４１Ａは、ソース／ドレイン層１２（シリコン基板９）に連続する層であってもよい。
積層体１４Ａ内の複数の第１の層１４１Ａにおいて、第１の層１４１Ａの膜厚の各々は、同じでもよいし、異なってもよい。積層体１４Ａ内の複数の第１の層１４１Ａにおいて、半導体基板９の表面に対して平行方向における第１の層１４１Ａの寸法Ｄ１の各々は、同じでもよいし、異なってもよい。積層体１４Ａ内の複数の第２の層１４２Ａにおいて、第２の層１４２Ａの膜厚の各々は、同じでもよいし、異なってもよい。積層体１４Ａ内の複数の第２の層１４２Ａにおいて、半導体基板９の表面に対して平行方向における第２の層１４２Ａの寸法Ｄ２の各々は、同じでもよいし、異なってもよい。
例えば、コンタクトホール７００の形状に応じて、積層体１４Ａは、テーパー状の断面形状を有する。テーパー状の積層体１４Ａにおいて、Ｚ方向における積層体１４Ａの下側の寸法が、Ｚ方向における積層体１４Ａの上側の寸法より小さい。
積層体１４Ａが形成された後、第２のスペーサ層が、エッチング（例えば、ウェットエッチング）によって、選択的に除去される。
図１２に示されるように、第２のスペーサ層の除去によって、空間（隙間）が、第１のスペーサ層６０と積層体１４Ａとの間に形成される。
尚、スペーサ層が１層である場合、１つのスペーサ層がコンタクトホール内から除去され、空隙が、積層体１４Ａと絶縁層７０との間に形成される。
図１３に示されるように、第１の層１４１及び第２の層１４２のうちいずれか一方のエッチバックのために、第１の層及び第２の層のうちいずれか一方（ここでは、第２の層）が、等方性エッチング（例えば、ウェットエッチング）によって、選択的にエッチングされる。
これによって、第２の層１４２の側面（層のＸ方向及びＹ方向の面）が、半導体基板９の表面に対して平行方向において後退する。尚、エッチングによって、第２の層１４２が消失しないように、及び、積層体１４のパターンの崩壊が生じないように、第２の層１４２に対するエッチングの条件（例えば、溶液の濃度、エッチング時間など）が、適宜調整される。
例えば、Ｓｉ層がエッチバックされる場合、Ｓｉ層が、ＫＯＨ溶液によって、選択的にエッチングされる。ＳｉＧｅ層がエッチバックされる場合、ＳｉＧｅ層が、ＨＦ、Ｈ２Ｏ２及びＣＨ３ＣＯＯＨの混合溶液によって、選択的にエッチングされる。尚、ＳｉＧｅ層がエッチバックされる場合、ＳｉとＧｅとの組成比の制御によって、所望のエッチング選択比が、Ｓｉ層とＳｉＧｅ層との間で確保されてもよい。例えば、Ｓｉ１−ｘＧｅｘ層におけるＧｅの組成比（ｘ）が、０．７より高ければ、ＮＨ４ＯＨとＨ２Ｏ２との混合溶液によって、ＳｉＧｅ層が選択的にエッチングされ得る。
このように、半導体基板９の表面に対して平行方向（Ｘ方向／Ｙ方向）における第１及び第２の層の寸法Ｄ１，Ｄ２に関して、第２の層（Ｓｉ層）１４２の寸法Ｄ２は、第１の層（ＳｉＧｅ層）１４１の寸法Ｄ１より小さくなる。
例えば、寸法Ｄ１と寸法Ｄ２との比（Ｄ１／Ｄ２）は、１．１から３．０までの範囲になるように、層の膜厚／寸法、及び／又は、エッチング条件が適宜設定されることが望ましい。
この結果として、側面に窪み１４９を有する第１のコンタクト部（積層体）１４が、ソース／ドレイン層１２にそれぞれ形成される。
図１４に示されるように、導電体（例えば、金属）１５Ａが、コンタクトホール内を埋め込むように、コンタクト１４上、スペーサ層６０上、及び、絶縁層７２上に形成される。
導電体１５Ａに対して、平坦化処理（例えば、ＣＭＰ処理）が、絶縁層７２の上面をストッパに用いて実行される。
これによって、図４に示されるように、第２のコンタクト１５が、コンタクトホール内に自己整合的に形成される。
第２のコンタクト１５は、第１のコンタクト１４の上面及び側面に接触する。
さらに、第２のコンタクト１５の突出部１５９は、第１のコンタクト１４の第２の層１４２に対応する位置（部分）において、下層側の第１の層１４１の上面及び上層側の第１層の１４１の下面に接触する。
このように、第２のコンタクト１５と第１のコンタクト１４との接触面積は、２つのコンタクトが一方のコンタクトの上面と他方のコンタクトの下面との間のみで接触する場合の２つのコンタクト間の接触面積に比較して、増大する。
この後、所定のパターンを有する金属層（配線）１８が、第２のコンタクト１５に接続されるように、絶縁層７２及びコンタクト１５上に形成される。
例えば、ゲート電極１０に対するコンタクト１９は、第２のコンタクト１５の形成と同時に実行されてもよいし、第２のコンタクト１５の形成と異なるタイミングで形成されてもよい。
以上のように、本実施形態の電界効果トランジスタが形成される。
（ｃ） まとめ
本実施形態の半導体デバイスにおいて、電界効果トランジスタ１のソース／ドレイン層１２に、第１のコンタクト１４と第２のコンタクト１５とが接続されている。
第１のコンタクト１４は、ソース／ドレイン層１２に直接接触する。第１のコンタクト１４は、第１の層１４１と第２の層１４２とが交互に積層された構造を有する。半導体基板９の表面に対して平行方向における第１及び第２の層１４１，１４２の寸法に関して、第２の層１４２の寸法Ｄ２は、第１の層１４１の寸法Ｄ１より小さい。
第２のコンタクト１５は、第１のコンタクト１４の上面（半導体基板９の表面に対して平行方向の面）及び側面（半導体基板９の表面に対して平行方向の面）に直接接触する。
また、第１の層１４１と第２の層１４２との寸法差によって、第１のコンタクト１４の側面に窪み１４９が生じる。この窪み１４９の部分において、コンタクト１５が、第１の層１４１の上面及び下面と接触する。
これによって、本実施形態において、第１のコンタクトと第２のコンタクトとの接触面積（対向面積）が増大する。この結果として、配線１８とソース／ドレイン層１２との間の抵抗（例えば、コンタクト間の接触抵抗）が、低減される。
配線とソース／ドレイン層との間の抵抗の低減によって、実施形態の電界効果トランジスタは、電界効果トランジスタにおけるドレイン電流の出力特性を向上させることができる。
以上のように、本実施形態の半導体デバイスは、デバイスの特性を向上できる。
（３） 変形例
図１５及び図１６を参照して、実施形態の電界効果トランジスタの変形例について、説明する。
図１５は、実施形態の電界効果トランジスタの変形例を示す断面図である。
図１５のトランジスタにおいて、第１のコンタクト１４Ｘの積層体において、第２の層１４２の数が、第１の層１４１の数と同じである。
この場合において、積層体１４Ｘの最上部の層は、第２の層１４２なる。半導体基板９の表面に対して平行方向（Ｘ方向／Ｙ方向）における積層体１４Ｘの最上部の寸法は、第２の層の寸法Ｄ２に対応する。
変形例のように、第１の層１４１と第２の層１４２との数が同じである場合、最上層の第２の層１４２の側面の面積が、第１のコンタクト１４Ｘと第２のコンタクト１５との接触面積として、加わる。
この結果として、本実施形態の電界効果トランジスタにおいて、第１のコンタクト１４Ｘと第２のコンタクト１５との接触抵抗（配線とソース／ドレイン層との間の接触抵抗）が低減される。
図１６は、実施形態の電界効果トランジスタの変形例を示す断面図である。
図１６のトランジスタにおいて、半導体基板９の表面に対して平行方向における第１及び第２の層１４１，１４２Ｚの寸法に関して、第２の層１４２Ｚの寸法は、第１の層１４１の寸法と同じである。
この場合において、第１のコンタクト１４Ｚは、窪みを有さない。第２のコンタクト１５Ｚは、突出部を有さない。
第２のコンタクト１５Ｚは、第１のコンタクト（積層体）１４Ｚの上面及び側面に対向及び接触する。第２の層１４２Ｚの寸法が第１の層１４１の寸法Ｄ１と同じである場合、第２のコンタクト１５Ｚと第１のコンタクト１４Ｚの間の接触面積は、５π×Ｈ×Ｄ１＋π×Ｄ１２／４である。
図１６の例においても、本実施形態の電界効果トランジスタは、配線とトランジスタとの間の接触抵抗を低減できる。
尚、図１６の例において、第１のコンタクト１４Ａは、１つの層（半導体層）によって形成されてもよい。
以上のように、本実施形態において、変形例の電界効果トランジスタは、電界効果トランジスタの特性を向上できる。
（４） 適用例
図１７及び図１８を参照して、実施形態の電界効果トランジスタの適用例について、説明する。
図１７は、本実施形態の電界効果トランジスタの適用例を説明するための模式図である。
図１７に示されるように、実施形態の電界効果トランジスタ１（１Ｐ，１Ｎ）は、例えば、半導体回路９００に適用される。
適用例の半導体回路９００は、例えば、半導体集積回路（例えば、プロセッサ）、半導体アナログ回路、メモリデバイス（例えば、ＮＡＮＤ型フラッシュメモリ、抵抗変化型メモリなど）、センシングデバイス（例えば、イメージセンサ）などから選択される。
本実施形態の複数のｎ型の電界効果トランジスタ１Ｎ、及び、本実施形態の複数のｐ型の電界効果トランジスタ１Ｐが、半導体基板９上に配置される。トランジスタ１Ｎ，１Ｐを含む回路Ｑ１が、半導体基板９上に形成される。
例えば、半導体基板９の表面に対して垂直方向（Ｚ方向）において、回路Ｑ２を含む層が、本実施形態のトランジスタ１Ｐ，１Ｎを含む回路Ｑ１を含む層の上方に積層される。回路Ｑ２は、複数のｎ型の電界効果トランジスタ２Ｎ及び複数のｐ型の電界効果トランジスタ２Ｐから形成される。
図１８は、本実施形態の電界効果トランジスタの適用例を説明するための断面図である。
図１８に示されるように、本実施形態の電界効果トランジスタにおいて、ｎ型トランジスタ１Ｎは、半導体基板９のｐ型半導体領域（ｐ型ウェル領域）ＡＡｐ上に設けられている。ｎ型トランジスタ１Ｎは、ｎ型のソース／ドレイン層１２ｎを有する、
ソース／ドレイン層１２ｎ上の第１のコンタクト（例えば、半導体ピラー）１４は、複数の第１の層１４１と複数の第２の層１４２との積層構造を有する。ｎ型トランジスタ１Ｎにおいて、第２のコンタクト１５は、第１のコンタクト１４の上面上及び側面上に設けられている。第２のコンタクト１５は、第１のコンタクト１４の上面及び側面を覆う。
また、本実施形態のｐ型トランジスタ１Ｐは、半導体基板９内のｎ型半導体領域（ｎ型ウェル領域）ＡＡｎ上に設けられている。ｐ型トランジスタ１Ｐは、ｐ型のソース／ドレイン層１２ｐを有する。
ｐ型トランジスタ１Ｐにおいて、ソース／ドレイン層１２ｐ上のコンタクト１４は、複数の第１の層１４１と複数の第２の層１４２との積層構造を有する。第２のコンタクト１５は、第１のコンタクト１４の上面及び側面を覆うように、第１のコンタクト１４の上面上及び側面上に設けられている。
尚、ｐ型トランジスタ１Ｐにおけるコンタクト１４の第１の層１４１の材料及び第２の層１４２の材料が、ｎ型トランジスタ１Ｎにおけるコンタクト１４の第１の層１４１の材料及び第２の層１４２の材料と異なっていてもよい。
上述のように、ｎ型及びｐ型のトランジスタ１Ｎ，１Ｐの積層構造のコンタクト１４において、半導体基板９の表面に対して平行方向における第２の層１４２の寸法は、半導体基板９の表面に対して平行方向における第１の層１４１の寸法より小さい。
これによって、上述のように、第１の層１４１と第２の層１４２の寸法差によって、第２のコンタクト１５と第１のコンタクト１４との接触面積は、大きくなる。
この結果として、回路Ｑ１及びトランジスタ１における、配線１８とソース／ドレイン層１２との間の抵抗を、小さくできる。
本実施形態のトランジスタ１Ｎ，１Ｐ及び半導体基板９の表面（上面）は、層間絶縁膜９０によって覆われる。
複数の電界効果トランジスタ２Ｎ，２Ｐが、Ｚ方向において層間絶縁膜９０上方に設けられている。トランジスタ２Ｎ，２Ｐは、Ｚ方向において本実施形態のトランジスタ１Ｎ，１Ｐの上方に積層されている。
トランジスタ２Ｎ，２Ｐは、層間絶縁膜９１上の半導体領域２００上に、形成される。例えば、半導体領域２００は、ＣＶＤ法などによって、層間絶縁膜９１上に形成された半導体層である。
ｎ型トランジスタ２Ｎは、半導体領域（例えば、ｐ型半導体層）２００内に、ソース／ドレイン層２２ｎを有する。ゲート電極２０が、ゲート絶縁膜２１を介して、２つのソース／ドレイン層２２ｎ間のチャネル領域上に設けられている。
ｐ型のトランジスタ２Ｐは、半導体領域（例えば、ｎ型半導体層）２０１内に、ソース／ドレイン層２２ｐを有する。ゲート電極２０が、ゲート絶縁膜２１を介して、２つのソース／ドレイン層２２ｎ間のチャネル領域上に設けられている。
ｎ型及びｐ型トランジスタ２Ｎ，２Ｐにおいて、コンタクト２４が、ソース／ドレイン層２２ｎ，２２ｐにそれぞれ接続される。コンタクト２４は、配線７６２に接続されている。
上層の回路Ｑ２のトランジスタ２Ｎ，２Ｐは、層間絶縁膜９１，９２内の複数のコンタクト７５２，７５９，７６１及び複数の配線７６０を用いて、下層の回路Ｑ１のトランジスタ（本実施形態のトランジスタ）１Ｎ，１Ｐに電気的に接続される。
これによって、所望の動作、機能及び処理を実行可能な半導体回路９００が、形成される。
尚、トランジスタ２Ｎ，２Ｐは、半導体基板９上に積層された別の半導体基板上に形成されてもよい。この場合において、複数の半導体基板（半導体チップ）が、接着層によって、接合される。各半導体基板の回路Ｑ１，Ｑ２及びトランジスタ１，２は、ＴＳＶ又は再配線層によって、電気的に接続される。
上述のように、本実施形態のトランジスタ１（１Ｎ，１Ｐ）において、２つのコンタクト１４，１５間の接触面積を、大きくできる。この結果として、本適用例の半導体回路において、トランジスタ１と配線１８との間の接触抵抗を、低減できる。
また、図１７及び図１８の半導体回路９００のように、層間絶縁膜９１上の素子２及び回路Ｑ２の形成のために、比較的高い温度の半導体プロセスが、半導体基板９上のトランジスタの形成後に実行された場合、ソース／ドレイン層中の不純物（例えば、ボロン）とコンタクトを形成する金属（例えば、チタン）との化学反応（例えば、結合及び／又は分解）によって、ソース／ドレイン層とコンタクトとの間の抵抗が、増加する場合がある。
本実施形態において、ソース／ドレイン層１２に接触するコンタクト１４は、半導体層１４１，１４２から構成されている。それゆえ、本実施形態の電界効果トランジスタ１を含む半導体回路９００において、加熱処理によるソース／ドレイン層１２の不純物（ドーパント）とコンタクトの金属との化学反応を抑制でき、その化学反応に起因する配線−トランジスタ間の抵抗の増加は、抑制される。
これによって、本実施形態の電界効果トランジスタ１を用いた半導体回路９００において、層間絶縁膜９０，９１上の素子２及び回路Ｑ２の形成のために、比較的高い温度の半導体プロセスが実行されたとしても、ソース／ドレイン層１２とコンタクト１４，１５との間の抵抗が増加するのを、抑制できる。
以上のように、本実施形態の電界効果トランジスタを含む半導体回路９００は、半導体回路の特性を向上できる。
（５） その他
実施形態において、半導体デバイスとして、プレーナー構造の電界効果トランジスタが例示されている。但し、プレーナー構造の以外のゲート構造を有する電界効果トランジスタに、本実施形態の半導体デバイスに用いられる上述のコンタクト１４，１５が、適用されてもよい。
また、実施形態の半導体デバイスにおいて、抵抗素子、容量素子などのような半導体層を用いた素子に、上述のコンタクト１４，１５の構造が、適用されてもよい。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１，１Ｎ，１Ｐ：電界効果トランジスタ、１０：ゲート電極、１１：ゲート絶縁膜、１２Ａ，１２Ｂ：ソース／ドレイン層、１４：第１のコンタクト、１４１：第１の層、１４２：第２の層、１５：第２のコンタクト。

Claims (7)

  1. 半導体基板内に設けられた第１のソース／ドレイン層及び第２のソース／ドレイン層と、
    前記第１及び第２のソース／ドレイン層間において、前記半導体基板上に設けられたゲート絶縁層と、
    前記ゲート絶縁層上に設けられたゲート電極と、
    前記第１及び第２のソース／ドレイン層上にそれぞれ設けられ、前記半導体基板の表面に対して垂直方向において複数の第１の層と１以上の第２の層とが交互に積層された積層体を含む第１のコンタクト部と、
    前記第１のコンタクト部の側面及び上面に対向する第２のコンタクト部と、
    を具備する半導体デバイス。
  2. 前記半導体基板の表面に対して平行方向における前記第２の層の寸法は、前記半導体基板の表面に対して平行方向における前記第１の層の寸法より小さい、
    請求項１に記載の半導体デバイス。
  3. 前記第２のコンタクト部の第１の部分は、前記第２の層に対応する位置において、２つの前記第１の層間に設けられている、
    請求項１又は２に記載の半導体デバイス。
  4. １以上の窪みが、前記第２の層に対応する位置において、前記第１のコンタクト部の側面に設けられている、
    請求項１に記載の半導体デバイス。
  5. 前記半導体基板の表面に対して平行方向における前記第２の層の寸法は、前記半導体基板の表面に対して平行方向における前記第１の層の寸法より大きい、
    請求項１に記載の半導体デバイス。
  6. 前記第１の層の材料は、前記第２の層の材料と異なる、
    請求項１乃至５のうちいずれか１項に記載の半導体デバイス。
  7. 前記第１の層は、第１の半導体層を含み、
    前記第２の層は、前記第１の半導体層と異なる第２の半導体層を含み、
    前記第２のコンタクト部は、金属及び導電性化合物のうち少なくとも一方を含む、
    請求項１乃至６のうちいずれか１項に記載の半導体デバイス。
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