JPH04284675A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH04284675A JPH04284675A JP3074498A JP7449891A JPH04284675A JP H04284675 A JPH04284675 A JP H04284675A JP 3074498 A JP3074498 A JP 3074498A JP 7449891 A JP7449891 A JP 7449891A JP H04284675 A JPH04284675 A JP H04284675A
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Landscapes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はフローティングゲートを
有する不揮発性メモリ（ＦＡＭＯＳ）を含む半導体装置
を製造する方法に関するものである。
有する不揮発性メモリ（ＦＡＭＯＳ）を含む半導体装置
を製造する方法に関するものである。
【０００２】
【従来の技術】不揮発性メモリにおいてはデータ保持特
性が信頼性上問題にされる。データ保持特性の信頼性を
向上させるためには、フローティングゲートの周りの絶
縁酸化膜の本質的な特性を向上する必要がある。また、
データ保持特性劣化の外的要因としては、水分の混入が
挙げられる。水分が混入すると層間絶縁膜のリンと反応
してリン酸が発生してそれが絶縁酸化膜を劣化させたり
、水分がメタルと反応したりする。また可動イオンが混
入することによっても絶縁酸化膜が劣化する。水分や可
動イオンの混入に対するバリアとして窒化酸化膜（Ｏｘ
ｉｎｉｔｒｉｄｅ）パッシベーションが有効であること
が知られている。一方、ハーフミクロンと称されるよう
な微細プロセスにおいては、ゲート酸化膜の絶縁信頼性
を向上させる手段として、ゲート酸化膜表面を窒化雰囲
気で熱処理する方法が報告されている（第３７回応用物
理学会２７ａ−ＳＢ−１４）。
性が信頼性上問題にされる。データ保持特性の信頼性を
向上させるためには、フローティングゲートの周りの絶
縁酸化膜の本質的な特性を向上する必要がある。また、
データ保持特性劣化の外的要因としては、水分の混入が
挙げられる。水分が混入すると層間絶縁膜のリンと反応
してリン酸が発生してそれが絶縁酸化膜を劣化させたり
、水分がメタルと反応したりする。また可動イオンが混
入することによっても絶縁酸化膜が劣化する。水分や可
動イオンの混入に対するバリアとして窒化酸化膜（Ｏｘ
ｉｎｉｔｒｉｄｅ）パッシベーションが有効であること
が知られている。一方、ハーフミクロンと称されるよう
な微細プロセスにおいては、ゲート酸化膜の絶縁信頼性
を向上させる手段として、ゲート酸化膜表面を窒化雰囲
気で熱処理する方法が報告されている（第３７回応用物
理学会２７ａ−ＳＢ−１４）。
【０００３】
【発明が解決しようとする課題】本発明は不揮発性メモ
リのスタックゲート部に外界からの又は層間絶縁膜から
の水分や可動イオンの侵入を防いでデータ保持特性を向
上させた不揮発性メモリを含む半導体装置の製造方法を
提供することを目的とするものである。本発明はまたそ
のようなデータ保持特性を向上させた不揮発性メモリと
、ゲート酸化膜の絶縁信頼性を向上させた周辺ＭＯＳト
ランジスタとを少ない工程数で製造する方法を提供する
ことを目的とするものである。
リのスタックゲート部に外界からの又は層間絶縁膜から
の水分や可動イオンの侵入を防いでデータ保持特性を向
上させた不揮発性メモリを含む半導体装置の製造方法を
提供することを目的とするものである。本発明はまたそ
のようなデータ保持特性を向上させた不揮発性メモリと
、ゲート酸化膜の絶縁信頼性を向上させた周辺ＭＯＳト
ランジスタとを少ない工程数で製造する方法を提供する
ことを目的とするものである。
【０００４】
【課題を解決するための手段】不揮発性メモリのスタッ
クゲート部に外界から又は層間絶縁膜から水分や可動イ
オンが侵入するのを防ぐために、本発明は（Ａ）不揮発
性メモリのスタックゲートを形成した後、スタックゲー
トを被う酸化膜を形成する工程、及び（Ｂ）窒化雰囲気
中で熱処理を施して前記酸化膜表面に窒化酸化膜を形成
する工程を含んでいる。
クゲート部に外界から又は層間絶縁膜から水分や可動イ
オンが侵入するのを防ぐために、本発明は（Ａ）不揮発
性メモリのスタックゲートを形成した後、スタックゲー
トを被う酸化膜を形成する工程、及び（Ｂ）窒化雰囲気
中で熱処理を施して前記酸化膜表面に窒化酸化膜を形成
する工程を含んでいる。
【０００５】また、不揮発性メモリと、ゲート酸化膜の
絶縁信頼性を向上させた周辺ＭＯＳトランジスタとを少
ない工程数で製造するために、本発明は（Ａ）不揮発性
メモリのスタックゲートを形成した後、周辺ＭＯＳトラ
ンジスタのゲート酸化膜とスタックゲートを被う酸化膜
を同時に形成する工程、（Ｂ）窒化雰囲気中で熱処理を
施してスタックゲートを被う前記酸化膜表面と前記ゲー
ト酸化膜表面に窒化酸化膜を形成する工程、及び（Ｃ）
周辺ＭＯＳトランジスタのゲート電極を形成する工程を
含んでいる。
絶縁信頼性を向上させた周辺ＭＯＳトランジスタとを少
ない工程数で製造するために、本発明は（Ａ）不揮発性
メモリのスタックゲートを形成した後、周辺ＭＯＳトラ
ンジスタのゲート酸化膜とスタックゲートを被う酸化膜
を同時に形成する工程、（Ｂ）窒化雰囲気中で熱処理を
施してスタックゲートを被う前記酸化膜表面と前記ゲー
ト酸化膜表面に窒化酸化膜を形成する工程、及び（Ｃ）
周辺ＭＯＳトランジスタのゲート電極を形成する工程を
含んでいる。
【０００６】
【実施例】図１と図２により一実施例を説明する。この
実施例は周辺部のＭＯＳトランジスタとしてＣＭＯＳを
含んだ半導体装置の例であり、図で左側はメモリ部を表
わし、右側には周辺部を表わす。 （Ａ）通常の方法に従ってＰ型シリコン基板２にＮウエ
ル４を形成し、素子分離用のフィールド酸化膜６を形成
し、ゲート酸化膜８を約２００〜３００Åの厚さに形成
する。メモリ部でゲート酸化膜８上にフローティングゲ
ート電極１０、その上の絶縁膜１２、さらにその上のコ
ントロールゲート電極１４を形成する。フローティング
ゲート電極１０、絶縁膜１２及びコントロールゲート電
極１４を含めてスタックゲートと称す。露出しているゲ
ート酸化膜８を除去した後、周辺部をレジストで被い、
メモリ部にはＮ型不純物を導入してソース領域１６とド
レイン領域１８を形成する。
実施例は周辺部のＭＯＳトランジスタとしてＣＭＯＳを
含んだ半導体装置の例であり、図で左側はメモリ部を表
わし、右側には周辺部を表わす。 （Ａ）通常の方法に従ってＰ型シリコン基板２にＮウエ
ル４を形成し、素子分離用のフィールド酸化膜６を形成
し、ゲート酸化膜８を約２００〜３００Åの厚さに形成
する。メモリ部でゲート酸化膜８上にフローティングゲ
ート電極１０、その上の絶縁膜１２、さらにその上のコ
ントロールゲート電極１４を形成する。フローティング
ゲート電極１０、絶縁膜１２及びコントロールゲート電
極１４を含めてスタックゲートと称す。露出しているゲ
ート酸化膜８を除去した後、周辺部をレジストで被い、
メモリ部にはＮ型不純物を導入してソース領域１６とド
レイン領域１８を形成する。
【０００７】（Ｂ）レジストを除去し、９２０〜１００
０℃のウェット酸化又はドライ酸化により膜厚が例えば
７０〜１５０Åのゲート酸化膜２０を形成する。このと
き、メモリ部のスタックゲート１５やソース・ドレイン
領域１６，１８も熱酸化膜２２で被われる。スタックゲ
ート１５やソース・ドレイン領域１６，１８には不純物
が導入されているので増速酸化が起こり、メモリ部を被
う酸化膜２２は周辺部のゲート酸化膜２０よりも厚く形
成される。
０℃のウェット酸化又はドライ酸化により膜厚が例えば
７０〜１５０Åのゲート酸化膜２０を形成する。このと
き、メモリ部のスタックゲート１５やソース・ドレイン
領域１６，１８も熱酸化膜２２で被われる。スタックゲ
ート１５やソース・ドレイン領域１６，１８には不純物
が導入されているので増速酸化が起こり、メモリ部を被
う酸化膜２２は周辺部のゲート酸化膜２０よりも厚く形
成される。
【０００８】（Ｃ）次に、窒化雰囲気（例えばＮＨ３雰
囲気）で熱処理を施す。熱処理温度は例えば１０００〜
１１００℃で、処理時間は６０〜３００秒とする。これ
により、周辺部のゲート酸化膜２０の表面とメモリ部の
酸化膜２２の表面には厚さが数十Å程度の窒化酸化膜２
４が形成される。
囲気）で熱処理を施す。熱処理温度は例えば１０００〜
１１００℃で、処理時間は６０〜３００秒とする。これ
により、周辺部のゲート酸化膜２０の表面とメモリ部の
酸化膜２２の表面には厚さが数十Å程度の窒化酸化膜２
４が形成される。
【０００９】（Ｄ）周辺部のゲート電極を形成するため
に、厚さが約３５００Åのポリシリコン膜を堆積し、抵
抗を下げるためにリンガラスを堆積してそのポリシリコ
ン膜にリンを導入し、その後リンガラスをエッチングに
より除去した後、写真製版とエッチングにより周辺部の
ゲート電極２６，２８を形成する。その後、通常の方法
に従い、周辺部のＮＭＯＳトランジスタのＬＤＤ構造の
低濃度不純物領域形成のためのＮ型拡散領域３０とＰＭ
ＯＳトランジスタのＬＤＤ構造の低濃度不純物領域形成
のためのＰ型拡散領域３２を写真製版とイオン注入によ
り形成する。ただし、ＰＭＯＳトランジスタについては
ＬＤＤ構造でなく、シングルドレイン構造でもよい。
に、厚さが約３５００Åのポリシリコン膜を堆積し、抵
抗を下げるためにリンガラスを堆積してそのポリシリコ
ン膜にリンを導入し、その後リンガラスをエッチングに
より除去した後、写真製版とエッチングにより周辺部の
ゲート電極２６，２８を形成する。その後、通常の方法
に従い、周辺部のＮＭＯＳトランジスタのＬＤＤ構造の
低濃度不純物領域形成のためのＮ型拡散領域３０とＰＭ
ＯＳトランジスタのＬＤＤ構造の低濃度不純物領域形成
のためのＰ型拡散領域３２を写真製版とイオン注入によ
り形成する。ただし、ＰＭＯＳトランジスタについては
ＬＤＤ構造でなく、シングルドレイン構造でもよい。
【００１０】（Ｅ）ＣＶＤ法によりシリコン酸化膜を膜
厚約１５００〜２５００Åの厚さに堆積し、エッチバッ
クを施すことにより各素子のゲート電極側面にサイドウ
ォール３４を形成する。このときのエッチバックにより
周辺部では活性領域の基板が露出する。メモリ部では活
性領域上には増速酸化により厚い酸化膜２２が形成され
ているため、このエッチバックによっても約５００〜１
０００Åの酸化膜が残る。
厚約１５００〜２５００Åの厚さに堆積し、エッチバッ
クを施すことにより各素子のゲート電極側面にサイドウ
ォール３４を形成する。このときのエッチバックにより
周辺部では活性領域の基板が露出する。メモリ部では活
性領域上には増速酸化により厚い酸化膜２２が形成され
ているため、このエッチバックによっても約５００〜１
０００Åの酸化膜が残る。
【００１１】（Ｆ）その後、周辺部のソース・ドレイン
領域形成のために、Ｎ型不純物注入、Ｐ型不純物注入を
行なって、活性領域３６，３８を形成し、ＭＯＳトラン
ジスタを形成する。
領域形成のために、Ｎ型不純物注入、Ｐ型不純物注入を
行なって、活性領域３６，３８を形成し、ＭＯＳトラン
ジスタを形成する。
【００１２】（Ｇ）次に、ポリシリコンゲート電極とメ
タル配線の間の層間絶縁膜として例えばＮＳＧ（不純物
を含まないシリコン酸化膜のＣＶＤ膜）４０とＢＰＳＧ
膜４２とを合計膜厚が約８０００Åになるように形成す
る。その後、層間絶縁膜にコンタクトホールを形成し、
メタル層を堆積し、写真製版とエッチングによりパター
ン化を施してメタル配線を形成する。さらにその後パッ
シベーション膜を形成する。
タル配線の間の層間絶縁膜として例えばＮＳＧ（不純物
を含まないシリコン酸化膜のＣＶＤ膜）４０とＢＰＳＧ
膜４２とを合計膜厚が約８０００Åになるように形成す
る。その後、層間絶縁膜にコンタクトホールを形成し、
メタル層を堆積し、写真製版とエッチングによりパター
ン化を施してメタル配線を形成する。さらにその後パッ
シベーション膜を形成する。
【００１３】実施例は三層ポリシリコンプロセスによっ
て不揮発性メモリと周辺部のＣＭＯＳとを形成する方法
を挙げているが、周辺部はＣＭＯＳでなくＮＭＯＳ構造
のものであってもよく、またメモリ部のみを製造する場
合に本発明を適用してもよい。
て不揮発性メモリと周辺部のＣＭＯＳとを形成する方法
を挙げているが、周辺部はＣＭＯＳでなくＮＭＯＳ構造
のものであってもよく、またメモリ部のみを製造する場
合に本発明を適用してもよい。
【００１４】
【発明の効果】本発明では従来の方法に窒化雰囲気での
熱処理工程を追加するだけでスタックゲートを窒化酸化
膜で被って外界からの水分や可動イオンの侵入を防いだ
データ保持特性の優れた不揮発性メモリを形成すること
ができる。また、本発明によりメモリ部と周辺部を同時
に形成する方法では、従来の方法に窒化雰囲気での熱処
理工程を加えるだけでデータ保持特性を向上させたメモ
リ部とゲート酸化膜の絶縁信頼性を向上させた周辺ＭＯ
Ｓトランジスタとを同時に形成することができる。
熱処理工程を追加するだけでスタックゲートを窒化酸化
膜で被って外界からの水分や可動イオンの侵入を防いだ
データ保持特性の優れた不揮発性メモリを形成すること
ができる。また、本発明によりメモリ部と周辺部を同時
に形成する方法では、従来の方法に窒化雰囲気での熱処
理工程を加えるだけでデータ保持特性を向上させたメモ
リ部とゲート酸化膜の絶縁信頼性を向上させた周辺ＭＯ
Ｓトランジスタとを同時に形成することができる。
【図１】一実施例の周辺部ゲート電極までを形成する工
程を示す工程断面図である。
程を示す工程断面図である。
【図２】一実施例のその後の工程を示す工程断面図であ
る。
る。
２ Ｐ型シリコン基板８
メモリ部のゲート酸化膜１０
フローティングゲート電極１４
コントロールゲート電極１５
スタックゲート２０ 周辺部のゲー
ト酸化膜２４ 窒化酸化膜
メモリ部のゲート酸化膜１０
フローティングゲート電極１４
コントロールゲート電極１５
スタックゲート２０ 周辺部のゲー
ト酸化膜２４ 窒化酸化膜
Claims (2)
- 【請求項１】 以下の工程（Ａ）及び（Ｂ）を含んで
フローティングゲートを有する不揮発性メモリを含む半
導体装置を製造する方法。 （Ａ）不揮発性メモリのスタックゲートを形成した後、
スタックゲートを被う酸化膜を形成する工程、（Ｂ）窒
化雰囲気中で熱処理を施して前記酸化膜表面に窒化酸化
膜を形成する工程。 - 【請求項２】 以下の工程（Ａ）から（Ｃ）を含んで
フローティングゲートを有する不揮発性メモリを含む半
導体装置を製造する方法。 （Ａ）不揮発性メモリのスタックゲートを形成した後、
周辺ＭＯＳトランジスタのゲート酸化膜とスタックゲー
トを被う酸化膜を同時に形成する工程、（Ｂ）窒化雰囲
気中で熱処理を施してスタックゲートを被う前記酸化膜
表面と前記ゲート酸化膜表面に窒化酸化膜を形成する工
程、（Ｃ）周辺ＭＯＳトランジスタのゲート電極を形成
する工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074498A JPH04284675A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3074498A JPH04284675A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04284675A true JPH04284675A (ja) | 1992-10-09 |
Family
ID=13549036
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3074498A Pending JPH04284675A (ja) | 1991-03-13 | 1991-03-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04284675A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0786593A (ja) * | 1993-06-24 | 1995-03-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
| JPWO2005041307A1 (ja) * | 2003-10-23 | 2007-04-05 | 富士通株式会社 | 半導体装置と半導体装置の製造方法 |
-
1991
- 1991-03-13 JP JP3074498A patent/JPH04284675A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6168980B1 (en) | 1992-08-27 | 2001-01-02 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for forming the same |
| JPH0786593A (ja) * | 1993-06-24 | 1995-03-31 | Semiconductor Energy Lab Co Ltd | 半導体装置およびその作製方法 |
| US6365467B1 (en) | 1998-12-30 | 2002-04-02 | Hyundai Electronics Industries Co., Ltd. | Method of forming gate oxide layer in semiconductor device |
| JPWO2005041307A1 (ja) * | 2003-10-23 | 2007-04-05 | 富士通株式会社 | 半導体装置と半導体装置の製造方法 |
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
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