CN110010608A - 存储器件及其形成方法 - Google Patents

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Abstract

本发明的实施例涉及一种包括衬底以及形成在衬底中的源极和漏极区的存储器件及其形成方法。存储器件包括形成在衬底上并且在源极和漏极区之间的栅极电介质。存储器件还包括形成在栅极电介质上的栅极结构，并且栅极结构具有平坦的顶面。该存储器件还包括具有第一、第二和第三间隔件的多间隔件结构。在栅极结构的侧壁与源极和漏极区中的一个的顶面上形成第一间隔件。在第一间隔件的侧壁上形成第二间隔件，第二间隔件的介电常数大于第一间隔件的介电常数。在第二间隔的侧壁和第一间隔件的水平表面上形成第三间隔件。

Description

存储器件及其形成方法
技术领域
本发明的实施例总体涉及半导体领域，更具体地，涉及存储器件及其形成方法。
背景技术
非易失性存储器通常用在诸如计算机的各种器件中。非易失性存储器是即使在没有通电的情况下也可以保留数据的存储器存储类型。非易失性存储器的实例包括闪存、可擦除可编程只读存储器(EPROM)和电可擦除可编程只读存储器(EEPROM)。非易失性存储器的功能包括编程、读取和擦除操作。
发明内容
根据本发明的一个方面，提供了一种存储器件，包括：衬底；源极和漏极区，形成在所述衬底中；栅极电介质，形成在所述衬底上并且在所述源极和漏极区之间；栅极结构，形成在所述栅极电介质上，其中，所述栅极结构具有平坦的顶面；以及多间隔件结构，包括：第一间隔件，形成在所述栅极结构的侧壁和所述源极和漏极区中的一个的顶面上；第二间隔件，形成在所述第一间隔件的侧壁上，其中，所述第二间隔件包括大于所述第一间隔件的介电常数的介电常数；以及第三间隔件，形成在所述第二间隔的侧壁和所述第一间隔件的水平表面上。
根据本发明的另一个方面，提供了一种多次可编程(MTP)存储器件，包括：衬底；源极区，形成在所述衬底中，其中，所述源极区包括顶面；栅极电介质，形成在所述衬底上；栅极结构，形成在所述栅极电介质上并且所述栅极结构包括侧壁；第一间隔件，形成在所述栅极结构的侧壁和所述源极区的顶面上；第二间隔件，形成在所述第一间隔件的侧壁上；第三间隔件，形成在所述第一间隔件上且与所述第二间隔件接触；以及第四间隔件，形成在所述第三间隔件上。
根据本发明的又一个方面，提供了一种用于形成存储器件的方法，包括：提供衬底，其中，所述衬底包括位于所述衬底中的源极和漏极区；在所述衬底上形成栅极电介质；在所述栅极电介质上形成栅极结构，其中，所述栅极结构包括侧壁；沉积第一子间隔层；在所述第一子间隔层上形成第二子间隔件；沉积第三子间隔层；在所述第三子间隔层上形成第四子间隔件；蚀刻所述第三子间隔层以在所述第一子间隔层和所述第二子间隔件上形成第三子间隔件；以及蚀刻所述第一子间隔层以在所述栅极结构的侧壁上并且在所述源极和漏极区上形成第一子间隔件。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。
图1是根据一些实施例的具有多间隔件结构的示例性存储器件的截面图。
图2-图6是根据一些实施例的具有多间隔件结构的示例性存储器件的截面图。
图7是根据一些实施例的用于形成多间隔件存储器件的示例性方法的流程图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为了便于描述，在此可以使用诸如“在…下方”、“在…下面”、“下部”、“在…之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。
本文所用的术语“标称”是指在产品或工艺的设计阶段期间设置的组件或工艺操作的特性或参数的期望值或目标值，以及期望值之上和/或下面的值的范围。值的范围可能归因于制造工艺或公差的轻微变化。
本文所用的术语“大致”表示给定量的值变化该值的±5％。
本文所用的术语“约”表示可以基于与主题半导体器件相关联的特定技术节点而变化的给定量的值。基于特定的技术节点，术语“约”可以指示给定量的值在例如该值的10％至30％内(例如，该值的±10％、±20％或±30％)变化。
非易失性存储器是即使在没有通电的情况下也可以保留数据的存储器存储类型。多次可编程(MTP)存储器是允许多次写入操作的非易失性存储器类型。MTP存储器单元可以包括晶体管、电容器、导线和其他合适的结构。互补金属氧化物半导体(CMOS)器件可用于形成MTP存储器单元。鳍式场效应晶体管(FinFET)和完全耗尽的平面绝缘体上硅(SOI)器件也可用于形成MTP存储器单元。
电流泄漏和数据保持是存储器单元结构的重要设计考虑因素。一些MTP存储器架构利用浮置的栅极晶体管作为存储元件。为了更好的数据保持、可靠性和待机泄漏电流，期望较低的栅极泄漏和亚阈值泄漏。在CMOSMTP器件中，可以在栅极结构的侧壁上形成间隔件。然而，穿过间隔件的栅极泄漏会影响数据保持性能。此外，栅极结构的未通过间隔件屏蔽的表面也可以导致整体栅极泄漏。
根据本发明的各个实施例描述了改进MTP存储器件中的数据保持的方法。栅电极边缘电容(fringing capacitance)的减小可以改进通过形成在栅极结构的侧壁上的间隔件的栅极泄漏。在一些实施例中，多层间隔件结构可以减小间隔件介电常数并且进而降低栅电极边缘电容。多层间隔件结构还可以减小栅极重叠电容，从而导致较低的栅极泄漏。此外，多层间隔件结构还可以在进一步的处理(例如，注入、蚀刻和其他工艺)期间屏蔽栅极结构，从而使得栅极结构的顶面大致平坦。平坦的顶面可以降低栅极泄漏并防止器件串扰，进而增强MTP存储器件中的数据保持。
图1至图6描述了根据本发明的各个实施例的具有改进的数据保持性能的示例性MTP存储器件的制造工艺。
图1是根据本发明的一些实施例的示例性MTP存储器单元的截面图。图1中的MTP存储器单元100可以使用CMOS晶体管形成，并且包括衬底110、源极区和漏极区120S和120D、栅极电介质130、栅极140、间隔件结构150和隔离结构160。间隔件结构可包括第一子间隔件152、第二子间隔件154、第三子间隔件156和第四子间隔件158。应当注意，示例性MTP存储器单元100的组件用于说明性目的并且未按比例绘制。
衬底110可以是诸如，例如掺杂有诸如硼的p型掺杂剂的硅材料的p型衬底。在一些实施例中，衬底110可以是诸如，例如掺杂有诸如磷或砷的n型掺杂剂的硅材料的n型衬底。在一些实施例中，衬底110可以包括锗、金刚石、化合物半导体、合金半导体、绝缘体上硅(SOI)结构、任何其他合适的材料和/或它们的组合。例如，化合物半导体可以包括碳化硅、砷化镓、磷化镓、磷化铟、砷化铟和/或锑化铟，并且合金半导体可以包括SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP。衬底110可具有在从约100μm至约3000μm的范围内的厚度。
可以在衬底110中形成一对源极和漏极端子。为了便于描述，将一对源极和漏极端子中的第一个称为源极区120S，并且将该对源极和漏极端子中的第二个称为漏极区120D。源极和漏极区120S和120D是可互换的并形成在衬底110中。可以对衬底110实施离子注入工艺以形成源极和漏极区120S和120D，并且可以使用任何合适的掺杂物质。例如，在注入工艺期间可以使用n型掺杂前体(例如，磷化氢(PH3))和/或其他n型掺杂前体，从而用于形成n型晶体管器件的n型源极和漏极区。源极和漏极区120S和120D可以是掺杂有磷的n型重掺杂的硅层(Si：P)。在一些实施例中，源极和漏极区120S和120D可以是掺杂有砷的n型掺杂的硅层。还可以包括用于形成n型掺杂的硅层的其他类型的掺杂剂。源极和漏极区120S和120D也可以是p型重掺杂的硅层。例如，源极和漏极区120S和120D可以重掺有硼。还可以包括用于形成p型掺杂的硅层的其他类型的掺杂剂，诸如镓或铟。
可以在衬底110上以及源极和漏极区120S和120D之间形成栅极电介质130。可以通过毯式沉积，然后进行图案化和蚀刻工艺来形成栅极电介质130。在一些实施例中，栅极电介质130可以是氧化硅层(例如，二氧化硅)。在一些实施例中，栅极电介质130可包括诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅或其他合适的高k材料的高k材料。在一些实施例中，高k介电层的介电常数高于约3.9。栅极电介质130可以包括多个层并且可以使用沉积工艺(诸如，例如化学汽相沉积(CVD)、等离子体增强的CVD(PECVD)、原子层沉积(ALD)、物理汽相沉积(PVD)、任何其他合适的工艺和/或它们的组合)来形成。在一些实施例中，栅极电介质130的厚度在约2nm和约4nm之间(例如，在2nm和4nm之间)。
用于形成栅极电介质130的示例性图案化工艺可包括在毯式沉积的栅极介电材料上方形成光刻胶层，将抗蚀剂暴露于其上具有图案的掩模或掩模版，实施曝光后烘焙工艺，以及使抗蚀剂显影以形成掩蔽层。在一些实施例中，掩蔽层可以是诸如氮化硅层、任何其他合适的层和/或它们的组合的硬掩模。可以使用例如反应离子蚀刻(RIE)工艺、湿蚀刻工艺、其他合适的工艺和/或它们的组合来蚀刻栅极介电材料的未被掩蔽层保护的表面区域。在蚀刻工艺之后，在衬底110上形成栅极电介质130，并且后续去除掩蔽层。
在栅极电介质130上形成栅极140。在一些实施例中，可以使用多晶硅或非晶硅材料形成栅极140。在一些实施例中，栅极140可以是牺牲栅极结构，诸如用于形成金属栅极结构的FinFET替换栅极工艺中的栅极结构。可以实施替换栅极工艺和相关的制造步骤，并且在图中没有示出。金属栅极结构可以包括用于金属栅极结构的阻挡层、栅极介电层、功函数层、填充金属层和/或其他合适的材料。在一些实施例中，金属栅极结构可以包括覆盖层、蚀刻停止层和/或其他合适的材料。如图1所示，在示例性MTP器件中，栅极140具有大致平坦的顶面，其中，栅极140的中心处的高度与在其侧壁处测量的栅极140的高度大致相同。例如，栅极140具有在中心处测量的高度H1和在侧壁处测量的高度H2，其中，高度比H2/H1可以大于0.95。
可以在栅极140的侧壁上并且在源极和漏极区120S和120D上形成多间隔件结构150。多间隔件结构150包括相应的第一、第二、第三和第四子间隔件152、154、156和158。应当注意，术语“子间隔件”用于清楚的目的，并且这里描述的子间隔件均可以认为是单个间隔件或每个都可以认为是多层间隔件的部分。多间隔件结构150提供各种方式来降低栅极泄漏并且进而改进MTP存储器件中的数据保持。用于栅极电介质的高k材料和低k介电侧壁间隔件结构的组合可以最小化或抑制边缘场的影响。此外，侧壁间隔件的低介电常数材料还可以降低MTP存储器单元的阈值电压的劣化。
可以使用沉积和回蚀刻技术形成子间隔件。例如，可以使用诸如，例如CVD、PECVD、ALD、PVD、任何其他合适的工艺和/或它们的组合的沉积工艺来沉积子间隔件材料层。在一些实施例中，可以以两个或多个步骤沉积子间隔件材料层，其中，第一步骤将间隔件材料层沉积在诸如侧壁的垂直表面上，并且第二步骤将间隔件材料层沉积在水平表面上。在毯式沉积工艺之后，可以使用一个或多个回蚀刻工艺来去除毯式子间隔件材料层的部分。剩余的间隔件材料层形成间隔件结构150的在栅极140的侧壁和源极和漏极区120S和120D的顶面上的子间隔件。在一些实施例中，可以使用一个或多个各向异性蚀刻工艺来形成子间隔件，从而使得蚀刻速度在垂直方向上比在水平方向上更快。水平方向可以沿着衬底110的顶面，并且垂直方向可以垂直于顶面。可以使用诸如氧化硅、氮氧化硅或氮化硅的介电材料形成间隔件结构150。在一些实施例中，第一介电材料可用于形成第一子间隔件152，并且具有比第一介电材料更高的介电常数的第二介电材料可用于形成第二子间隔件154。例如，使用氧化硅形成第一子间隔件152，并且使用氮化硅形成第二子间隔件154。氧化硅的介电常数为3.9，以及氮化硅的介电常数为7.5。在一些实施例中，可以使用氧化硅形成第三子间隔件156。在一些实施例中，可以使用氮化硅形成第四子间隔件158。
隔离结构160可以形成在衬底110中且位于MTP存储器件之间以避免串扰。例如，隔离结构160可以形成在衬底110中并且由诸如，例如氧化硅、旋涂玻璃、氮化硅、氮氧化硅、氟掺杂的硅酸盐玻璃(FSG)、低k介电材料、任何其他合适的绝缘材料和/或它们的组合的介电材料制成。在一些实施例中，隔离结构106可以是通过在衬底110中蚀刻沟槽而形成的浅沟槽隔离(STI)结构。可以用绝缘材料填充沟槽，接着进行化学机械抛光(CMP)和回蚀刻工艺。用于隔离结构160的其他制造技术是可能的。隔离结构160可以包括诸如，例如具有一个或多个衬垫层的结构的多层结构。隔离结构160也可以通过沉积增强的间隙填充层来形成，以最小化或消除间隙填充材料中的空隙和接缝。
通常在三个区域中发生MTP存储器件中的栅极泄漏。首先，栅极的顶面易受栅极和相邻器件之间的串扰的影响，特别是如果栅极的顶面是非平坦的并且从间隔件处突出。栅极的未被相邻的间隔件结构屏蔽的部分不能与其他器件充分电隔离，并且MTP存储器件易受相邻器件的串扰。第二，可能通过栅电极边缘电容发生栅极泄漏，其中，栅电极边缘电容是形成在栅极的侧壁和相应的相邻源极或漏极区之间的电容。栅电极边缘电容可表示为：
其中，Cgf是栅电极边缘电容；
k1是侧壁间隔件结构的介电常数；
β是为数值模拟添加的形状因子；
W是CMOS晶体管的沟道宽度(图1中未示出)；
Tox是栅极电介质的物理厚度；以及
Tg是栅电极的物理厚度。
第三，可能通过重叠(overlap)电容或栅极电介质边缘电容发生栅极泄漏，其中，该栅极电介质边缘电容是在栅极与源极和漏极区中的一个之间形成的电容。栅极电介质边缘电容使用栅极电介质和间隔件结构的部分作为电容器电介质。例如，可以通过使用栅极电介质的部分作为其电容器电介质的第一电容器和使用间隔件结构的部分作为其电容器电介质的第二电容器来形成栅极电介质边缘电容。第一电容器和第二电容器串联连接。因此，栅极电介质边缘电容可表示为：
其中，Cof是栅极电介质边缘电容；
k1是侧壁间隔件结构的介电常数；
kox是栅极电介质的介电常数；
γ是为数值模拟添加的形状因子；以及
W是CMOS晶体管的沟道宽度(图1中未示出)。
基于上述等式，在一些实施例中，可以通过减小侧壁间隔件结构的介电常数k1来减小栅电极边缘电容和栅极电介质边缘电容。
在形成各个子间隔件之后，栅极140具有大致平坦的顶面。在一些实施例中，栅极140在其中心处的高度与在其侧壁处测量的高度大致相同。在栅极结构没有从相邻的子间隔件结构处突出的情况下，可以降低栅极140和相邻器件之间的串扰和栅极泄漏。结果，改进了数据保持性能。
在一些实施例中，通过使用第三子间隔件156，可以减小间隔件结构的总介电常数。可以使用具有小于氮化硅的介电常数的材料来形成第三子间隔件156，以降低总介电常数，而不改变MTP存储器件中的间隔件结构的整体尺寸。例如，第三子间隔件156可以使用诸如氧化硅或二氧化硅(SiO2)的氧基材料形成。在一些实施例中，可以使用TEOS作为前体材料来沉积氧化硅层。氧基材料可具有约等于3.9的介电常数。因为栅电极边缘电容直接与间隔件结构的总介电常数成正比，所以降低介电常数可以减小栅电极边缘电容，并且进而改进数据保持性能。在一些实施例中，第四子间隔件158的侧壁可以是各种形状以适应器件设计需要。例如，如图1所示，第四子间隔件158可以具有大致水平的顶面和大致垂直的侧壁表面，其中，通过在垂直方向上具有更大的蚀刻速率的蚀刻工艺实现大致垂直的侧壁表面。在一些实施例中，第四子间隔件158可具有通过包括各向异性蚀刻工艺和各向同性蚀刻工艺两者的一个或多个蚀刻工艺实现的平滑弯曲的顶面。下面参考图6描述具有平滑弯曲的顶面的第四子间隔件的实例。
图2至图6示出根据本发明的一些实施例的具有多间隔件结构的部分制造的示例性MTP存储器件200的制造工艺。多间隔件结构的应用提供了减小的间隔件介电常数，并且进而降低了栅电极边缘电容和栅极电介质边缘电容。多层间隔件结构还可以在进一步的处理(例如，注入、蚀刻和其他工艺)期间屏蔽栅极结构，从而使得栅极结构的顶面大致平坦。栅极结构的平坦顶面可以降低栅极泄漏并防止器件串扰，这进而可以增强MTP存储器件中的数据保持。在一些实施例中，也可以使用图2至图6中描述的制造工艺制造上面在图1中描述的MTP存储器件100。
图2是根据本发明的一些实施例的在半导体层中形成源极和漏极区以及栅极结构之后的部分制造的MTP存储器件200的截面图。图2的部分制造的MTP存储器件200包括衬底210、源极和漏极区220S和220D、栅极电介质230、栅极240和隔离结构260。
如上图1所述，衬底210可以类似于衬底110。例如，衬底210可以是p型衬底或n型衬底。在一些实施例中，衬底210可以包括其他合适的材料或结构。可以为p型器件或n型器件制备衬底210。
源极和漏极区220S和220D可以类似于上图1所述的源极和漏极区120S和120D。在一些实施例中，源极和漏极区220S和220D可以是n型掺杂的硅层或p型掺杂的硅层。
栅极电介质230可以类似于如上图1所述的栅极电介质130。可以在衬底210上并且在源极和漏极区220S和220D之间形成栅极电介质230。可以通过毯式沉积，然后进行图案化和蚀刻工艺来形成栅极电介质230。在一些实施例中，栅极电介质230可以是高k材料，诸如氧化铪、氧化镧、氧化铝、氧化锆、氮化硅或其他合适的高k材料。例如，可以使用诸如，例如CVD、PECVD、ALD、PVD、任何其他合适的工艺和/或它们的组合的沉积工艺来沉积栅极电介质230。
栅极240可以类似于上图1所述的栅极140。在栅极电介质230上形成栅极240。在一些实施例中，可以使用多晶硅或非晶硅材料形成栅极240。在一些实施例中，栅极240可以是用于形成金属栅极结构的牺牲栅极结构。金属栅极结构可以包括覆盖层、蚀刻停止层和/或其他合适的材料。如图2所示，在后续处理步骤之前，栅极240具有大致平坦的顶面，其中，栅极的中心处的高度与在其侧壁处测量的高度大致相同。例如，栅极240具有在中心处测量的高度H3和在侧壁处测量的高度H4，并且高度比H4/H3大于0.95且小于或等于1。在上述比率内的H4/H3的较高的高度比提供了更平坦的栅极顶面，并且进而在栅极和相邻器件之间提供了减少的串扰。
图3是根据本发明的一些实施例在栅极的侧壁上并且在源极和漏极区的顶面上形成第一子间隔层之后的部分制造的MTP存储器件200的截面图。图3中的部分制造的MTP存储器件200包括衬底210、源极和漏极区域220S和220D、栅极电介质230、栅极240、第一子间隔层352*和隔离结构260。仅仅为了解释的目的，如果间隔组件是在图案化/蚀刻工艺之前沉积的材料层，则将星号添加到间隔组件的数字标签中。例如，第一子间隔层352*表示在后续的图案化/蚀刻工艺之前沉积的材料层，而第一子间隔件352表示在图案化和蚀刻第一子间隔层352*之后形成的间隔件。在一些实施例中，为了简明和说明性目的，将星号添加到数字标签中，即使该组件已经历了一些图案化和/或蚀刻步骤。
第一子间隔层352*是在栅极240的侧壁和顶面上并且还在源极和漏极区220S和220D的顶面上形成的间隔层。使用毯覆式沉积技术形成第一子间隔层352*。例如，在包括栅极240、源极和漏极区220S和220D以及其他暴露的结构的衬底上方毯式沉积间隔件材料。在一些实施例中，第一子间隔层352*是可以由例如氧化硅或二氧化硅(SiO2)形成的氧基层。在一些实施例中，可以使用正硅酸乙酯(TEOS)作为前体来沉积氧化硅层。在一些实施例中，可以使用诸如，例如热氧化沉积、湿化学氧化沉积、CVD、PECVD、ALD、PVD、任何其他合适的工艺和/或它们的组合的沉积工艺来沉积第一子间隔层352*。第一子间隔层352*可以是共形膜，并且具有在从至约(例如至)的范围内的厚度T1。在一些实施例中，第一子间隔层352*具有约的厚度T1。较大的T1厚度减小了栅极电介质边缘电容，并且进而减少了栅极和相邻器件之间的串扰。然而，较大的膜厚度也占据更有价值的器件空间。
图4是根据本发明的一些实施例的在第一子间隔层上形成第二子间隔层之后的部分制造的MTP存储器件200的截面图。图4中的部分制造的MTP存储器件200包括衬底210、源极和漏极区220S和220D、栅极电介质230、栅极240、第一子间隔层352*、第二子间隔件454和隔离结构260。
第二子间隔件454是形成在第一子间隔层352*(包括第一子间隔层352*的侧壁部分)上的间隔层。使用沉积和回蚀刻技术形成第二子间隔件454。例如，在衬底(包括第一子间隔层352*的暴露表面和任何其他结构)上方毯式沉积第二间隔件材料。在一些实施例中，可以使用氮化硅形成第二子间隔件454。例如，可以使用诸如，例如CVD、PECVD、ALD、PVD、任何其他合适的工艺和/或它们的组合的沉积工艺来沉积用于形成第二子间隔件454的第二子间隔层。在毯式沉积工艺之后，使用各向异性回蚀刻工艺来去除第二子间隔件材料的水平部分，以暴露第一子间隔层352*的形成在栅极240的顶面上的部分以及形成在源极和漏极区220S和220D上的部分。剩余的第二子间隔层在第一子间隔层352*的侧壁上形成第二子间隔件454。在一些实施例中，各向异性回蚀刻工艺可以是使用基于氯和/或氟的化学品的干蚀刻工艺。第二子间隔件454可以是共形膜，并且具有在从至约(例如，至)的范围内的厚度T2。在一些实施例中，第二子间隔件454具有约的厚度T2。类似于厚度T1，较大的T2厚度减小了栅极电介质边缘电容，并且进而在栅极和相邻器件之间提供了减少的串扰。然而，较大的膜厚度也占据更有价值的器件空间。栅极240的顶面可以与第二子间隔件454的顶面共面，因为第二子间隔件454的高度H5与栅极240的高度H3之间的比率(H5/H3)可以大于0.92并且小于或等于1。在上述范围内的H5/H3的较高的高度比可以减小栅电极边缘电容，并且进而在栅极和相邻器件之间提供减少的串扰。在一些实施例中，厚度T2和厚度T1之间的比率可以大于0.6且小于或等于4。在一些实施例中，可以将厚度T2沉积至足够的厚度，以在第一子间隔层352*的侧壁上提供均匀且共形的覆盖。
图5是根据本发明的一些实施例的在第一子间隔层和第二子间隔件上形成第三子间隔层之后的部分制造的MTP存储器件200的截面图。图5中的部分制造的MTP存储器件200包括衬底210、源极和漏极区220S和220D、栅极电介质230、栅极240、第一子间隔层352*、第二子间隔件454、第三子间隔层556*和隔离结构260。
第三子间隔层556*是形成在上图4所述的结构的暴露表面上的间隔层。例如，可以在位于源极和漏极区220S和220D上方以及栅极240上方的第一子间隔层352*的水平表面上形成第三子间隔层556*。也可以在第二子间隔件454的暴露的侧壁和顶面上形成第三子间隔层556*。在一些实施例中，可以使用与用于形成第一子间隔层352*的技术类似的毯式沉积技术形成第三子间隔层556*。例如，可以在暴露的第一子间隔层352*和第二子间隔件454以及其他暴露结构上毯式沉积第三子间隔层。在一些实施例中，相应的第一和第三子间隔层352*和556*的沉积技术可以是不同的。在一些实施例中，沉积技术可以是相同的。在一些实施例中，第三子间隔层556*是可以由例如氧化硅或二氧化硅(SiO2)形成的氧基层。在一些实施例中，可以使用正硅酸乙酯(TEOS)来沉积氧化硅层。在一些实施例中，可以使用诸如，例如热氧化沉积、湿化学氧化沉积、CVD、PECVD、ALD、PVD、任何其他合适的工艺和/或它们的组合的沉积工艺来沉积第三子间隔件材料。第三子间隔层556*可以是共形膜，并且具有在从至约(例如，至)的范围内的厚度T3。在一些实施例中，第三子间隔层556*具有约的厚度。第一子间隔层352*和第三子间隔层556*的形成在源极和漏极区220S和220D上的总厚度T4可以等于第三子间隔层556*的厚度T3和第一子间隔层352*的厚度T1的总和。在一些实施例中，T4可以在从至约(例如，至)的范围内。在一些实施例中，第三子间隔件556的厚度T3可以大于或等于第一子间隔件352的厚度T1。类似于厚度T1，较大的T3和T4厚度减小了栅极电介质边缘电容，并且进而在栅极和相邻器件之间提供了减少的串扰。然而，较大的膜厚度也占据更有价值的器件空间。在一些实施例中，厚度T3和T2之间的比率可以大于0.4且小于或等于2.4。在一些实施例中，第三子间隔层556*的厚度T3可以沉积至足够的厚度，以在先前沉积的子间隔层的暴露的水平和垂直表面提供均匀和共形的覆盖。
图6是根据本发明的一些实施例的在第三子间隔件556的侧壁和水平表面上形成第四子间隔层之后的部分制造的MTP存储器件200的截面图。图6中的部分制造的MTP存储器件200包括衬底210、源极和漏极区220S和220D、栅极电介质230、栅极240、第一子间隔层352*、第二子间隔件454、第三子间隔件556、第四子间隔件658和隔离结构260。
第四子间隔件658是形成在第三子间隔件556(包括第三子间隔件556的侧壁和水平部分)上的间隔层。类似于第二子间隔件454，使用沉积和回蚀刻技术形成第四子间隔件658。例如，为了形成第四子间隔件658，在衬底(包括至少第三子间隔件556、栅极240、源极和漏极区220S和220D以及其他暴露的结构)上方毯式沉积第四子间隔层。在一些实施例中，可以使用氮化硅形成第四子间隔件658。例如，可以使用诸如，例如CVD、PECVD、ALD、PVD、任何其他合适的工艺和/或它们的组合的沉积工艺来沉积间隔件材料。在毯式沉积工艺之后，使用各向异性回蚀刻工艺去除第四子间隔层的水平部分，并在第三子间隔层556*的侧壁和水平部分上形成第四子间隔件658。在第四子间隔层的各向异性回蚀刻工艺期间，第一子间隔层352*和第二子间隔层454被第三子间隔层556*覆盖并且免受蚀刻工艺的影响。因此，所沉积的第一子间隔层352*和第二子间隔件454的厚度或高度不受第四子间隔层的各向异性蚀刻工艺的影响。在一些实施例中，第四子间隔件658的厚度T5在从约至约(例如，至)的范围内。在一些实施例中，第四子间隔件658具有约的厚度T5。在一些实施例中，在形成第四子间隔件658之后，可以使用合适的蚀刻工艺去除相应的第一和第三子间隔层352*和556*的部分，从而暴露下面的源极和漏极区220S和220D的部分。在一些实施例中，可以使用一个或多个蚀刻工艺来形成第四子间隔件658。一个或多个蚀刻工艺可包括各向异性蚀刻工艺和各向同性蚀刻工艺两者。根据蚀刻工艺的所选蚀刻参数，可以基于器件需要调整第四子间隔件658的侧壁和顶面轮廓。例如，第四子间隔件658可具有大致水平的顶面和大致垂直的侧壁表面，类似于如图1所示的第四子间隔件158的相应表面。在一些实施例中，第四子间隔件658可具有大致均匀的弯曲表面(例如，在表面上的每个点处具有类似的曲率)。
在形成第四子间隔件658之后，使用蚀刻工艺分别去除第一和第三子间隔层352*和556*的部分。在一些实施例中，取决于所蚀刻的材料，回蚀刻工艺可以是使用基于氯和/或氟的化学品的各向异性蚀刻工艺。持续回蚀刻工艺直到暴露栅极240的顶面。在一些实施例中，回蚀刻工艺暴露源极区和漏极区220S和220D的部分。如图6所示，剩余的第一和第三子间隔层分别形成第一和第三子间隔件352和556。
子间隔件的厚度可以根据不同的器件设计需要或考虑而变化。在一些实施例中，第四子间隔件658相对于第二子间隔件454的厚度比(即，T5/T2)可以在3和8之间的范围内。在一些实施例中，第二子间隔件454和第四子间隔件658的总厚度(即，T2+T5)相对于第一子间隔件352和第三子间隔件556的总厚度(即，T1+T3)可以在从2至12之间的范围内。在一些实施例中，栅极240左侧的子间隔件的总厚度和栅极240右侧的子间隔件的总厚度可以不同或相同。在一些实施例中，栅极240左侧的总子间隔件厚度可以是栅极240右侧的总子间隔件厚度的5至10％。在一些实施例中，子间隔件的在栅极240一侧上的部分可以具有与相应子间隔件的形成在栅极240的另一侧上的部分不同的厚度。例如，一个或多个子间隔件可以在栅极240的左侧和右侧上具有不同的厚度。图6示出在栅极240的每侧上形成的四层子间隔件。在一些实施例中，如果需要，可以形成更多的子间隔件。例如，可以形成多于两个的氮化硅子间隔件和/或多于两个的氧化硅子间隔件。
参考图6，多间隔件结构650包括相应的第一、第二、第三和第四子间隔件352、454、556和658。应当注意，术语“子间隔件”用于清楚的目的，并且这里描述的子间隔件均可以认为是单个间隔件或每个都可以认为是多层间隔件的部分。多间隔件结构650提供各种方式来降低栅极泄漏并且进而改进MTP存储器件中的数据保持。用于栅极电介质和低k介电侧壁间隔件结构的高k材料的组合可以最小化或抑制边缘场的影响。此外，侧壁间隔件的低介电常数材料还可以减少MTP存储器单元的阈值电压的退化。
如图6所示，在处理各个间隔件材料和其他工艺之后，栅极240具有大致平坦的顶面。在一些实施例中，在相应的第二、第三和第四子间隔件454、556和658的后续处理期间，通过至少第一子间隔层352*保护栅极240的顶面。例如，在毯式沉积第一子间隔层352*之后，可以保护栅极240的顶面免受诸如等离子体工艺、湿化学工艺、干蚀刻工艺、离子注入工艺等的后续处理步骤。因此，在各个工艺之后，栅极240的高度和截面轮廓保持大致相同，并且可以屏蔽栅极240的顶部而不会从间隔件结构突出。栅极240具有大致平坦的顶面，其中，栅极的中心处的高度与在其侧壁处测量的高度大致相同。例如，栅极240具有在中心处测量的高度H3和在侧壁处测量的H4，并且高度比H4/H3大于0.95且小于或等于1。此外，在第四间隔件658的沉积和蚀刻期间，通过第三间隔件材料556*保护第二间隔件454。因此，在形成第四间隔件658之后，第二间隔件454的高度和截面轮廓保持大致相同。在没有从间隔件结构突出的情况下，栅极240与相邻器件之间的串扰降低并且栅极泄漏降低。结果，改进了数据保持性能。
在一些实施例中，通过使用第三子间隔件556，可以减小间隔件结构的总介电常数。例如，图1所示的结构使用氮化硅作为第一子间隔件152上的间隔件材料。如上所述，氮化硅的介电常数为7.5。可以使用具有小于氮化硅的介电常数的材料来形成第三子间隔件556，以降低总介电常数，而不改变MTP存储器件中的间隔件结构的整体尺寸。例如，第三子间隔件556可以使用诸如氧化硅或二氧化硅(SiO2)的氧基材料形成。在一些实施例中，可以使用TEOS作为前体材料来沉积氧化硅层。氧基材料可具有约等于3.9的介电常数。因为栅电极边缘电容与间隔件结构的总介电常数成正比，所以降低介电常数可以减小栅电极边缘电容，并且进而改进数据保持性能。
此外，除了在第二子间隔件454的垂直侧壁上形成第三子间隔件556之外，还在第一子间隔件352的水平表面上形成第三子间隔件556。因此，在栅极240与源极和漏极区220S和220D中的一个或两个之间形成具有较低的介电常数的第三子间隔件556。如上所述，可以通过栅极电介质边缘电容发生栅极泄漏，其中，栅极电介质边缘电容是与间隔件介电常数相关并且形成在栅极140与源极和漏极区120S和120D之间的电容。通过结合具有较低的介电常数的第三子间隔件556，可以减小栅极电介质边缘电容。因此，还可以降低栅极结构与源极和漏极区之间的栅极泄漏，并且进而提供改进的数据保持性能。
图7是根据本发明的一些实施例的用于形成具有多间隔件结构的MTP存储器件的示例性方法700的流程图。可以实施方法700中的其他操作并且可以以不同的顺序实施和/或改变方法700的操作。
在操作702处，根据本发明的一些实施例在半导体衬底中形成源极和漏极区以及栅极结构。半导体衬底可以是p型衬底或n型衬底。在一些实施例中，半导体衬底可包括其他合适的材料或结构。在一些实施例中，源极和漏极区可以是n型掺杂的硅层或p型掺杂的硅层。
可以在半导体衬底上并且在源极和漏极区之间形成栅极电介质。可以通过毯式沉积，然后进行图案化和蚀刻工艺形成栅极电介质。在一些实施例中，栅极电介质可以是高k材料。在栅极电介质上形成栅极。在一些实施例中，可以使用多晶硅或非晶硅材料形成栅极。在一些实施例中，栅极可以是用于形成金属栅极结构的牺牲栅极结构。栅极具有大致平坦的顶面，其中，栅极的中心处的高度与在其侧壁处测量的高度大致相同。分别在侧壁和中心处测量的高度之间的高度比大于0.95且小于或等于1。半导体衬底、源极和漏极区、栅极电介质和栅极的实例可以分别是如上参考图2所述的衬底210、源极和漏极区220S和220D、栅极电介质230和栅极240。
在操作704处，根据本发明的一些实施例，在栅极结构的暴露表面上并且还在源极和漏极区上毯式沉积第一子间隔层。在栅极侧壁和顶面上形成第一子间隔层。还在源极和漏极区的顶面上沉积第一子间隔层。可以使用合适的沉积技术形成第一子间隔层。在一些实施例中，第一子间隔层可以是使用正硅酸乙酯(TEOS)作为前体形成的氧基层。在一些实施例中，可以使用氧化硅或二氧化硅(SiO2)形成第一子间隔层。第一子间隔层可以是具有在从至约(例如至)的范围内的厚度的共形膜。在一些实施例中，第一子间隔层具有约的厚度。第一子间隔层的实例可以是如上参考图3所述的第一子间隔层352*。
在操作706处，根据本发明的一些实施例，在第一子间隔层的侧壁上形成第二子间隔件。在第一子间隔层(包括第一子间隔层的侧壁部分)上形成第二子间隔件。在一些实施例中，使用氮化硅形成第二子间隔件。第二子间隔件可以是具有在从至约(例如至)的范围内的厚度的共形膜。在一些实施例中，第二子间隔件具有约的厚度。栅极的顶面可以与第二子间隔件的顶面共面，因为栅极的中心高度与第二子间隔件的高度之间的比率大于0.92且小于或等于1。第二子间隔件的实例可以是如上参考图4所述的第二子间隔件454。
在操作708处，在第一子间隔层和第二子间隔件上沉积第三子间隔层。在一些实施例中，第三子间隔层556*是可以由例如氧化硅或二氧化硅(SiO2)形成的氧基材料。在一些实施例中，可以使用正硅酸乙酯(TEOS)来沉积氧化硅层。第三子间隔层可以形成具有在从至约(例如至)的范围内的厚度的共形膜。在一些实施例中，第三子间隔层具有约的厚度。形成在源极和漏极区上的第一子间隔层和第三子间隔层的总厚度可以在从至约(例如，至)的范围内。第三子间隔层的实例是如上参考图5所述的第三子间隔层556*。
在操作710处，在第三子间隔层(包括第三子间隔层的侧壁和水平部分)上形成第四子间隔件。在一些实施例中，使用氮化硅形成第四子间隔件。在一些实施例中，第四子间隔件的厚度在从约至约(例如，至)的范围内。在一些实施例中，第四子间隔件具有约的厚度。第四子间隔件的实例是如上参考图6所述的第四子间隔件658。
在操作712处，蚀刻第一和第三子间隔层以暴露栅极结构的顶面并分别形成第一子间隔件和第三子间隔件。例如，可以使用合适的回蚀刻工艺来去除第一子间隔层和第三子间隔层的部分。在一些实施例中，回蚀刻工艺可包括各向异性蚀刻工艺。持续回蚀刻工艺直到暴露栅极240的顶面。在一些实施例中，回蚀刻工艺可以暴露源极和漏极区的部分。第四子间隔件的厚度足以覆盖第一子间隔件和第三子间隔件的水平部分(例如，完全覆盖第三子间隔层的水平部分)。第一子间隔件和第三子间隔件的实例是如图6所示的第一和第三子间隔件352和556。
根据本发明的各个实施例描述了改进MTP存储器件中的数据保持的方法。栅电极边缘电容的减小可以降低通过间隔件的栅极泄漏。多层间隔件结构的实施提供了减小的间隔件介电常数，并且进而降低了栅电极边缘电容。多层间隔件结构还减小了栅极重叠电容或栅极介电电容，这导致较低的栅极泄漏。多层间隔件还可以在进一步的处理(例如，注入、蚀刻和其他工艺)期间屏蔽栅极结构，从而使得栅极结构的顶面大致平坦。相对于突出的顶面，平坦的顶面降低了栅极泄漏并且防止了器件串扰，这进而增强了MTP存储器件中的数据保持。
在一些实施例中，存储器件包括衬底以及形成在衬底中的源极和漏极区。存储器件还包括形成在衬底上并且在源极和漏极区之间的栅极电介质。存储器件还包括形成在栅极电介质上的栅极结构，并且栅极结构具有平坦的顶面。该存储器件还包括具有第一、第二和第三间隔件的多间隔件结构。在栅极结构的侧壁和源极和漏极区中的一个的顶面上形成第一间隔件。在第一间隔件的侧壁上形成第二间隔件，第二间隔件的介电常数大于第一间隔件的介电常数。在第二间隔件的侧壁和第一间隔件的水平表面上形成第三间隔件。
在一些实施例中，所述栅极结构具有在所述栅极结构的侧壁处测量的第一高度和在所述栅极结构的中心处测量的第二高度，其中，所述第二高度与所述第一高度的比率大于0.95且小于或等于1。
在一些实施例中，所述第一间隔件包括氧化硅。
在一些实施例中，所述第二间隔件包括氮化硅。
在一些实施例中，所述第一间隔件和第三间隔件的总厚度在和之间。
在一些实施例中，所述栅极结构具有在所述栅极结构的中心处测量的第一高度，并且所述第二间隔件具有第二高度，并且，所述第二高度与所述第一高度的比率大于0.92且小于或等于1。
在一些实施例中，所述第三间隔件包括氧化硅。
在一些实施例中，所述第三间隔件包括小于所述第二间隔件的介电常数的介电常数。
在一些实施例中，所述多间隔件结构还包括形成在所述第三间隔件上的第四间隔件，并且，所述第四间隔件包括大于所述第三间隔件的介电常数的介电常数。
在一些实施例中，所述第四间隔件包括氮化硅。
在一些实施例中，多次可编程(MTP)存储器件包括衬底和形成在衬底中的源极区。源极区包括顶面。MTP存储器件还包括形成在衬底上的栅极电介质和形成在栅极电介质上的栅极结构。栅极结构包括侧壁。MTP存储器件还包括第一、第二、第三和第四间隔件。在栅极结构的侧壁和源极区的顶面上形成第一间隔件。在第一间隔件的侧壁上形成第二间隔件。第三间隔件形成在第一间隔件上并与第二间隔件接触。在第三间隔件上形成第四间隔件。
在一些实施例中，所述第二间隔件与所述第一间隔件的厚度比在0.6和4之间。
在一些实施例中，所述第三间隔件与所述第二间隔件的厚度比在0.4和2.4之间。
在一些实施例中，所述第三间隔件包括氧化硅。
在一些实施例中，所述第四间隔件包括氮化硅。
在一些实施例中，一种用于形成存储器件的方法包括提供衬底并且在衬底中形成源极和漏极区。该方法还包括在衬底上形成栅极电介质并在栅极电介质上形成栅极结构。栅极结构包括侧壁。该方法还包括沉积第一子间隔层并且在第一子间隔层上形成第二子间隔件。沉积第三子间隔层。该方法还包括在第三子间隔层上形成第四子间隔件。该方法还包括蚀刻第三子间隔层以在第一子间隔层和第二子间隔件上形成第三子间隔件。蚀刻第一子间隔层以在栅极结构的侧壁上并且在源极和漏极区上形成第一子间隔件。
在一些实施例中，沉积所述第一子间隔层包括使用正硅酸乙酯(TEOS)作为前体沉积氧化硅层。
在一些实施例中，形成所述第二子间隔件包括在所述第一子间隔件的侧壁上沉积氮化硅材料。
在一些实施例中，沉积所述第三子间隔件包括使用正硅酸乙酯(TEOS)作为前体来沉积氧化硅层。
在一些实施例中，形成所述第四子间隔件包括沉积和蚀刻氮化硅材料。
应当理解，详细描述部分，而不是本发明的摘要，旨在用于解释权利要求。公开部分的摘要可以阐述所设想的一个或多个但不是全部的示例性实施例，因此不旨在限制所附权利要求。
上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种存储器件，包括：
衬底；
源极和漏极区，形成在所述衬底中；
栅极电介质，形成在所述衬底上并且在所述源极和漏极区之间；
栅极结构，形成在所述栅极电介质上，其中，所述栅极结构具有平坦的顶面；以及
多间隔件结构，包括：
第一间隔件，形成在所述栅极结构的侧壁和所述源极和漏极区中的一个的顶面上；
第二间隔件，形成在所述第一间隔件的侧壁上，其中，所述第二间隔件包括大于所述第一间隔件的介电常数的介电常数；以及
第三间隔件，形成在所述第二间隔的侧壁和所述第一间隔件的水平表面上。
2.根据权利要求1所述的存储器件，其中，所述栅极结构具有在所述栅极结构的侧壁处测量的第一高度和在所述栅极结构的中心处测量的第二高度，其中，所述第一高度与所述第二高度的比率大于0.95且小于或等于1。
3.根据权利要求1所述的存储器件，其中，所述第一间隔件包括氧化硅。
4.根据权利要求1所述的存储器件，其中，所述第二间隔件包括氮化硅。
5.根据权利要求1所述的存储器件，其中，所述第一间隔件和第三间隔件的总厚度在和之间。
6.根据权利要求1所述的存储器件，其中，所述栅极结构具有在所述栅极结构的中心处测量的第一高度，并且所述第二间隔件具有第二高度，并且，所述第二高度与所述第一高度的比率大于0.92且小于或等于1。
7.一种多次可编程(MTP)存储器件，包括：
衬底；
源极区，形成在所述衬底中，其中，所述源极区包括顶面；
栅极电介质，形成在所述衬底上；
栅极结构，形成在所述栅极电介质上并且所述栅极结构包括侧壁；
第一间隔件，形成在所述栅极结构的侧壁和所述源极区的顶面上；
第二间隔件，形成在所述第一间隔件的侧壁上；
第三间隔件，形成在所述第一间隔件上且与所述第二间隔件接触；以及
第四间隔件，形成在所述第三间隔件上。
8.根据权利要求7所述的多次可编程存储器件，其中，所述第二间隔件与所述第一间隔件的厚度比在0.6和4之间。
9.一种用于形成存储器件的方法，包括：
提供衬底，其中，所述衬底包括位于所述衬底中的源极和漏极区；
在所述衬底上形成栅极电介质；
在所述栅极电介质上形成栅极结构，其中，所述栅极结构包括侧壁；
沉积第一子间隔层；
在所述第一子间隔层上形成第二子间隔件；
沉积第三子间隔层；
在所述第三子间隔层上形成第四子间隔件；
蚀刻所述第三子间隔层以在所述第一子间隔层和所述第二子间隔件上形成第三子间隔件；以及
蚀刻所述第一子间隔层以在所述栅极结构的侧壁上并且在所述源极和漏极区上形成第一子间隔件。
10.根据权利要求9所述的方法，其中，沉积所述第一子间隔层包括使用正硅酸乙酯(TEOS)作为前体沉积氧化硅层。
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