JP2644414B2 - 集積回路の製造方法 - Google Patents
集積回路の製造方法Info
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28158—Making the insulator
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- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
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Description
【０００１】
【産業上の利用分野】本発明は、側壁スペーサ技術を用
いた半導体装置および集積回路に関する。
いた半導体装置および集積回路に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴ装置のゲート・ドレイン端
の付近の電界を減少させるために、低濃度ドープ領域を
前記ゲートの下に置き、高濃度ドープ領域を前記の低濃
度ドープ領域と前記のフィールド酸化物の間に置くＬＤ
Ｄ構造を使用することが一般におこなわれている。この
ようなＬＤＤ構造を実現するために通常用いられている
加工技術はＧ．ＭａｒｒおよびＧ．Ｅ．Ｓｍｉｔｈの米
国特許第４、０３８、１０７号に記載の、一般的な方法
に従うものである。すなわち、第一のイオン埋め込みを
行うためのソースおよびドレインの開口部を形成するス
テップと、ゲートスタックの側壁にスペーサーを形成
（例えば酸化によって）し、開口部の大きさを縮小し、
次いで第二のイオン埋め込みステップによって、大きさ
を縮小した開口部を通じて追加の不純物を埋め込むステ
ップを基本とするものである。前記のスペーサはその下
の領域に実質的な埋め込みが行われるのを防ぎ、よって
低濃度ドープ領域を保存する役割を果たす。
の付近の電界を減少させるために、低濃度ドープ領域を
前記ゲートの下に置き、高濃度ドープ領域を前記の低濃
度ドープ領域と前記のフィールド酸化物の間に置くＬＤ
Ｄ構造を使用することが一般におこなわれている。この
ようなＬＤＤ構造を実現するために通常用いられている
加工技術はＧ．ＭａｒｒおよびＧ．Ｅ．Ｓｍｉｔｈの米
国特許第４、０３８、１０７号に記載の、一般的な方法
に従うものである。すなわち、第一のイオン埋め込みを
行うためのソースおよびドレインの開口部を形成するス
テップと、ゲートスタックの側壁にスペーサーを形成
（例えば酸化によって）し、開口部の大きさを縮小し、
次いで第二のイオン埋め込みステップによって、大きさ
を縮小した開口部を通じて追加の不純物を埋め込むステ
ップを基本とするものである。前記のスペーサはその下
の領域に実質的な埋め込みが行われるのを防ぎ、よって
低濃度ドープ領域を保存する役割を果たす。
【０００３】
【発明が解決しようとする課題】スペーサ技術はデザイ
ンルールが１．２５μｍおよび０．８μｍ技術において
大変一般的になってきたが、この技術では通常一つの四
分円弧形のスペーサは前記のゲートスタックと前記基板
の両者に隣接する一つのＬ字形ベース層と、前記のＬ字
形ベース層の脚の間に設けられる充填層からなってい
る。これらのデザインルールでは、前記のベース層に単
層酸化物を使用し、前記の充填層用に堆積酸化物を使用
することが多くの用途にとって適切である。しかし、デ
ザインルールが１μｍをはるかに下回る時、（例えば
０．５μｍあるいは０．３５μｍ）多くの問題が生じ
る。すなわち（１）前記のスペーサがきわめて薄くなる
とその誘電性および前記スペーサ材のＳｉ／ＳｉＯ2界
面サブストラクチャーがますます重要になって来る。こ
の誘電性の問題は前記のベース層が形成される側壁の表
面が通常ポリシリコン面であり、単結晶シリコン面では
ないためさらに複雑になる。（２）前記のベース層を成
長させるのに用いる熱酸化ステップ中でゲートの端部に
はよく知られているマイクロバーズビーク（図１０に１
０で示す）が形成される。このバーズビークそのものは
前記ゲートの端部の局在電場を減少させるため有益であ
る。しかし、このバーズビークが大きくなりすぎると、
ゲート酸化物の厚みが均一でなくなる。その結果、前記
のＦＥＴのしきい電圧特性が悪化し、ソース／ドレイン
直列抵抗が増加する。よって、しきい電圧と直列抵抗の
制御機能を向上するためそれぞれのトランジスタの設計
に応じてこのバーズビークを調節することが望ましい。
（３）ウエハーを湿式化学エッチング（例えばサリサイ
ドプロセスを行う前に）によって洗浄する際、前記のス
ペーサのかなりの部分がエッチングで除去されてしま
い、その下のゲートレベル欠陥（ＧＬＤ：例えばポリシ
リコンゲートスタックからシリコン粒子が顔を出す）を
露呈することもある。後続の加工中に、珪化物が露出し
たＧＬＤ上に形成され、装置の不良や性能の低下を引き
起こすこともある。従って、そのようなエッチングによ
る除去から前記のスペーサを守ることが強く望まれる。
ンルールが１．２５μｍおよび０．８μｍ技術において
大変一般的になってきたが、この技術では通常一つの四
分円弧形のスペーサは前記のゲートスタックと前記基板
の両者に隣接する一つのＬ字形ベース層と、前記のＬ字
形ベース層の脚の間に設けられる充填層からなってい
る。これらのデザインルールでは、前記のベース層に単
層酸化物を使用し、前記の充填層用に堆積酸化物を使用
することが多くの用途にとって適切である。しかし、デ
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０．５μｍあるいは０．３５μｍ）多くの問題が生じ
る。すなわち（１）前記のスペーサがきわめて薄くなる
とその誘電性および前記スペーサ材のＳｉ／ＳｉＯ2界
面サブストラクチャーがますます重要になって来る。こ
の誘電性の問題は前記のベース層が形成される側壁の表
面が通常ポリシリコン面であり、単結晶シリコン面では
ないためさらに複雑になる。（２）前記のベース層を成
長させるのに用いる熱酸化ステップ中でゲートの端部に
はよく知られているマイクロバーズビーク（図１０に１
０で示す）が形成される。このバーズビークそのものは
前記ゲートの端部の局在電場を減少させるため有益であ
る。しかし、このバーズビークが大きくなりすぎると、
ゲート酸化物の厚みが均一でなくなる。その結果、前記
のＦＥＴのしきい電圧特性が悪化し、ソース／ドレイン
直列抵抗が増加する。よって、しきい電圧と直列抵抗の
制御機能を向上するためそれぞれのトランジスタの設計
に応じてこのバーズビークを調節することが望ましい。
（３）ウエハーを湿式化学エッチング（例えばサリサイ
ドプロセスを行う前に）によって洗浄する際、前記のス
ペーサのかなりの部分がエッチングで除去されてしま
い、その下のゲートレベル欠陥（ＧＬＤ：例えばポリシ
リコンゲートスタックからシリコン粒子が顔を出す）を
露呈することもある。後続の加工中に、珪化物が露出し
たＧＬＤ上に形成され、装置の不良や性能の低下を引き
起こすこともある。従って、そのようなエッチングによ
る除去から前記のスペーサを守ることが強く望まれる。
【０００４】
【課題を解決するための手段】本発明の目的は、側壁ス
ペーサの前記のベース層が複合多層誘電体、好ましくは
多層酸化物からなる半導体装置または集積回路を提供す
ることにある。本発明の他の目的は、第一酸化物層を成
長させ、前記の第一酸化物層上に酸素透過性誘電層を形
成し、酸化性種が前記の酸素透過性誘電層と前記第一の
酸化物層とを透過するようにさせ、第一の酸化物層と前
記の側壁との間に第二酸化物層を成長させることによっ
て、前記多層誘電体ベース層を形成する半導体装置また
は集積回路の製法を提供することである。
ペーサの前記のベース層が複合多層誘電体、好ましくは
多層酸化物からなる半導体装置または集積回路を提供す
ることにある。本発明の他の目的は、第一酸化物層を成
長させ、前記の第一酸化物層上に酸素透過性誘電層を形
成し、酸化性種が前記の酸素透過性誘電層と前記第一の
酸化物層とを透過するようにさせ、第一の酸化物層と前
記の側壁との間に第二酸化物層を成長させることによっ
て、前記多層誘電体ベース層を形成する半導体装置また
は集積回路の製法を提供することである。
【０００５】本発明の製造方法は、特にＭＯＳＦＥＴ技
術において有用である、好ましい実施例においては、一
つの耐エッチング性キャップ層を前記の誘電層（これ自
身も好ましくは堆積酸化物である）上に形成する。後者
は前記第二酸化物層の成長の間にち密化される。
術において有用である、好ましい実施例においては、一
つの耐エッチング性キャップ層を前記の誘電層（これ自
身も好ましくは堆積酸化物である）上に形成する。後者
は前記第二酸化物層の成長の間にち密化される。
【０００６】使用する特定のサブミクロンデザインルー
ルによって、またその装置の使用目的によって、前記の
ベース層はＬ字形でもよく、また四分円弧形の充填材を
前記Ｌ字形ベース層の脚の間のスペースを埋めるのに使
用してもよい。
ルによって、またその装置の使用目的によって、前記の
ベース層はＬ字形でもよく、また四分円弧形の充填材を
前記Ｌ字形ベース層の脚の間のスペースを埋めるのに使
用してもよい。
【０００７】
【実施例】図７に本発明の一実施例を示す。半導体装置
２０は構造特徴２４の側壁上に形成されたスペーサ２２
を含む。各スペーサ２２は複合多層ベース層（２２．１
−２２．３）、オプショナルな耐エッチング性層２２．
４およびオプショナルな充填材領域２２．５からなる。
前記ベース層は前記の特徴の側壁に設けられた第二酸化
物層２２．１と、この第二酸化物層２２．１に隣接して
設けられた第一酸化物層２２．２と、この第一酸化物層
２２．２上に設けられた酸素透過性誘電体層２２．３か
らなっている。いくつかの用途で好まれる実施例におい
ては、耐エッチングキャップ層２２．４が誘電体層２
２．３上に設けられている。前記のデザインルールおよ
び各用途に応じて、前記のスペーサにはＬ字形層２２．
４の脚の間に設けられる四分円弧形の酸化物充填領域２
２．５が含まれてもよい。
２０は構造特徴２４の側壁上に形成されたスペーサ２２
を含む。各スペーサ２２は複合多層ベース層（２２．１
−２２．３）、オプショナルな耐エッチング性層２２．
４およびオプショナルな充填材領域２２．５からなる。
前記ベース層は前記の特徴の側壁に設けられた第二酸化
物層２２．１と、この第二酸化物層２２．１に隣接して
設けられた第一酸化物層２２．２と、この第一酸化物層
２２．２上に設けられた酸素透過性誘電体層２２．３か
らなっている。いくつかの用途で好まれる実施例におい
ては、耐エッチングキャップ層２２．４が誘電体層２
２．３上に設けられている。前記のデザインルールおよ
び各用途に応じて、前記のスペーサにはＬ字形層２２．
４の脚の間に設けられる四分円弧形の酸化物充填領域２
２．５が含まれてもよい。
【０００８】具体例において、装置２０はＭＯＳＦＥＴ
であり、構造特徴２４はゲートスタックで、ゲート誘電
体２４．１を含み、フィールド酸化物（ＦＯＸ）領域２
６間に設けられる。「基板」という用語には単結晶半導
体またはその上に一つ以上の層（たとえばエピタキシャ
ル層および／または多結晶層）が形成されている単結晶
半導体が含まれる。簡単のために電気的接触を前記のソ
ース、ドレイン、ゲートに作る為に一般に用いられる、
よく知られているメタライゼーションおよび／または珪
化物領域に関しては省略した。
であり、構造特徴２４はゲートスタックで、ゲート誘電
体２４．１を含み、フィールド酸化物（ＦＯＸ）領域２
６間に設けられる。「基板」という用語には単結晶半導
体またはその上に一つ以上の層（たとえばエピタキシャ
ル層および／または多結晶層）が形成されている単結晶
半導体が含まれる。簡単のために電気的接触を前記のソ
ース、ドレイン、ゲートに作る為に一般に用いられる、
よく知られているメタライゼーションおよび／または珪
化物領域に関しては省略した。
【０００９】シリコンＭＯＳＦＥＴの好ましい実施例に
おいて、基板３０は単結晶シリコンであり、ゲートスタ
ック２４はポリシリコンからなり、ゲート誘電体２４．
１は酸化珪素からなり、第二酸化物層２２．１と第一酸
化物層２２．２は熱的に成長させた酸化珪素であり、酸
素透過性層２２．３はＴＥＯＳ（すなわちテトラエチル
オルトシリケートソース）からＣＶＤ法で形成した酸化
珪素層からなり、耐エッチング性層２２．４は窒化珪素
などの耐エッチング材からなり、酸化物充填領域２２．
５’はＴＥＯＳからなる。ＴＥＯＳという用語はそのい
くつかのバリエーションと等価体、例えばＢＰＴＥＯＳ
（ホウ素およびリンドープのＴＥＯＳ）を含む。さらに
好ましい実施例では、成長した酸化物層２２．１と２
２．２および堆積した酸化物層２２．３は１９８９年７
月２５日付でR.H.Doklan,E.P.Martin,P.K.Roy,S.F.Shiv
e、K.Shinhaらに認可された米国特許第４、８５１、３
７０号に記載されている型の成長−堆積−成長法によっ
て製造された低欠陥密度酸化物である。
おいて、基板３０は単結晶シリコンであり、ゲートスタ
ック２４はポリシリコンからなり、ゲート誘電体２４．
１は酸化珪素からなり、第二酸化物層２２．１と第一酸
化物層２２．２は熱的に成長させた酸化珪素であり、酸
素透過性層２２．３はＴＥＯＳ（すなわちテトラエチル
オルトシリケートソース）からＣＶＤ法で形成した酸化
珪素層からなり、耐エッチング性層２２．４は窒化珪素
などの耐エッチング材からなり、酸化物充填領域２２．
５’はＴＥＯＳからなる。ＴＥＯＳという用語はそのい
くつかのバリエーションと等価体、例えばＢＰＴＥＯＳ
（ホウ素およびリンドープのＴＥＯＳ）を含む。さらに
好ましい実施例では、成長した酸化物層２２．１と２
２．２および堆積した酸化物層２２．３は１９８９年７
月２５日付でR.H.Doklan,E.P.Martin,P.K.Roy,S.F.Shiv
e、K.Shinhaらに認可された米国特許第４、８５１、３
７０号に記載されている型の成長−堆積−成長法によっ
て製造された低欠陥密度酸化物である。
【００１０】本明細書ではＬＤＤ（軽ドープドレイン）
ＭＯＳＦＥＴ装置に使用する複合多層スペーサについて
記載するものの、本発明はまた例えばスペーサが絶縁層
分離に用いられるようなその他の用途にも適している。
後者には珪化物ＭＯＳＦＥＴ（図８−９）においてゲー
トをソース／ドレインから分離することやＥＰＲＯＭで
の導電多結晶またはアモルファスシリコンレベルの分離
が含まれる。
ＭＯＳＦＥＴ装置に使用する複合多層スペーサについて
記載するものの、本発明はまた例えばスペーサが絶縁層
分離に用いられるようなその他の用途にも適している。
後者には珪化物ＭＯＳＦＥＴ（図８−９）においてゲー
トをソース／ドレインから分離することやＥＰＲＯＭで
の導電多結晶またはアモルファスシリコンレベルの分離
が含まれる。
【００１１】さらに詳しく述べると，例えば本発明の上
記実施例に従う、０．５μｍ（またはそれ以下）のデザ
インルールでのＬＤＤ ＭＯＳＦＥＴの製造は、図１に
３０で示される適した単結晶シリコン基板を用いて行わ
れる。当該分野でよく知られた技法を用いてポリシリコ
ンゲートスタック２４をＦＯＸ領域２６間に形成する。
ゲート酸化物層２４．１はゲートスタック２４を基板３
０から分離する。酸化物層２５はまた前記スペーサとソ
ース／ドレイン領域が後に形成されるべき場所を被覆す
る。酸化物層２５を除去し、具体例で言えば１００：１
のＨＦの水溶液を用いた湿式化学エッチングによって、
図２に示すようにゲートスタック２４の下部を少しカッ
トする。
記実施例に従う、０．５μｍ（またはそれ以下）のデザ
インルールでのＬＤＤ ＭＯＳＦＥＴの製造は、図１に
３０で示される適した単結晶シリコン基板を用いて行わ
れる。当該分野でよく知られた技法を用いてポリシリコ
ンゲートスタック２４をＦＯＸ領域２６間に形成する。
ゲート酸化物層２４．１はゲートスタック２４を基板３
０から分離する。酸化物層２５はまた前記スペーサとソ
ース／ドレイン領域が後に形成されるべき場所を被覆す
る。酸化物層２５を除去し、具体例で言えば１００：１
のＨＦの水溶液を用いた湿式化学エッチングによって、
図２に示すようにゲートスタック２４の下部を少しカッ
トする。
【００１２】図１の酸化物層２５を除去する前に、ｎ−
チャンネル装置に対しては適したｎ−形不純物を（例え
ばＰやＡｓを線量約２Ｅ１３−６Ｅ１３で）、ｐ−チャ
ンネル装置に対しては適したｐ−形不純物を（例えばＢ
Ｆ2ソースからのＢを線量約５Ｅ１３−８Ｅ１４で）酸
化物層２５を通じてその下の基板３０の上部表面へ埋め
込む。続く成長−堆積−成長過程での加熱により不純物
が押し込まれ、比較的浅い、低ドープ領域２８．１が形
成される。
チャンネル装置に対しては適したｎ−形不純物を（例え
ばＰやＡｓを線量約２Ｅ１３−６Ｅ１３で）、ｐ−チャ
ンネル装置に対しては適したｐ−形不純物を（例えばＢ
Ｆ2ソースからのＢを線量約５Ｅ１３−８Ｅ１４で）酸
化物層２５を通じてその下の基板３０の上部表面へ埋め
込む。続く成長−堆積−成長過程での加熱により不純物
が押し込まれ、比較的浅い、低ドープ領域２８．１が形
成される。
【００１３】前記の複合多層ベース層を形成する成長−
堆積−成長プロセスにおける第一のステップは、図３に
示す、約７００−９００℃の温度で酸素雰囲気での酸化
物層２２．２の熱的成長ステップである。ここでは酸化
物層２２．２を約３０−１５０オングストロームに成長
するのが適当である。図４に示すように、第二のステッ
プは酸素透過性ＴＥＯＳ層２２．３を、例えば約３０−
１５０オングストロームの厚みによく知られたＣＶＤ法
でテトラエチルオルトシリケートをソースとして使用し
（例えば約０．２−０．３ｔｏｒｒで約６００−６３０
℃で）堆積することである。そのほかの酸素透過絶縁
体、例えばシリコンオキシナイトライドなども層２２．
３に使用できる。図５に示すように、第三のステップは
酸化物層２２．１をポリシリコンスタック２４と第一酸
化物層２２．２の間で熱的に（例えば約３０−１００オ
ングストロームの厚みに）成長させることである。この
成長は大気圧または加圧下（例えば約５−１０ａｔｍ）
で、昇温（例えば約７００−９００℃、高温であれば熱
酸化過程が急速に行われる）し熱酸化を行う事により行
われる。米国特許第４，８５１，３７０号によれば、酸
素はＴＥＯＳ層２２．３と酸化物層２２．２の両方を通
過し、酸化物層２２．１を成長させる。この成長ステッ
プは堆積したＴＥＯＳ層２２．３をち密化する。前記の
成長、堆積酸化物層は互いにアラインメントの取れてい
ない構造欠陥を持ちストレスシンク、欠陥トラップとし
て作用する界面を形成する。さらに、前記の酸化物２
２．１は高誘電性（例えば、漏れ電流、破壊強度、およ
び破壊充電量の点で）を持ち、ポリシリコンゲートスタ
ックとストレスとガス吸収のない界面を形成する。
堆積−成長プロセスにおける第一のステップは、図３に
示す、約７００−９００℃の温度で酸素雰囲気での酸化
物層２２．２の熱的成長ステップである。ここでは酸化
物層２２．２を約３０−１５０オングストロームに成長
するのが適当である。図４に示すように、第二のステッ
プは酸素透過性ＴＥＯＳ層２２．３を、例えば約３０−
１５０オングストロームの厚みによく知られたＣＶＤ法
でテトラエチルオルトシリケートをソースとして使用し
（例えば約０．２−０．３ｔｏｒｒで約６００−６３０
℃で）堆積することである。そのほかの酸素透過絶縁
体、例えばシリコンオキシナイトライドなども層２２．
３に使用できる。図５に示すように、第三のステップは
酸化物層２２．１をポリシリコンスタック２４と第一酸
化物層２２．２の間で熱的に（例えば約３０−１００オ
ングストロームの厚みに）成長させることである。この
成長は大気圧または加圧下（例えば約５−１０ａｔｍ）
で、昇温（例えば約７００−９００℃、高温であれば熱
酸化過程が急速に行われる）し熱酸化を行う事により行
われる。米国特許第４，８５１，３７０号によれば、酸
素はＴＥＯＳ層２２．３と酸化物層２２．２の両方を通
過し、酸化物層２２．１を成長させる。この成長ステッ
プは堆積したＴＥＯＳ層２２．３をち密化する。前記の
成長、堆積酸化物層は互いにアラインメントの取れてい
ない構造欠陥を持ちストレスシンク、欠陥トラップとし
て作用する界面を形成する。さらに、前記の酸化物２
２．１は高誘電性（例えば、漏れ電流、破壊強度、およ
び破壊充電量の点で）を持ち、ポリシリコンゲートスタ
ックとストレスとガス吸収のない界面を形成する。
【００１４】前記熱酸化物層２２．１と２２．２の厚み
並びに前記ち密化条件は図５に示す前記バーズビーク１
０’の大きさを調節するために簡単に調整することが出
来る。つまり、前記のバーズビークの大きさは酸化物層
２２．１と２２．２の成長に要する時間に関係する。本
発明では先行技術で用いられているものよりはるかに薄
い熱酸化物が使用される（図１０の酸化物層１１）た
め、ゲートスタック２４の熱酸化並びに基板３０の熱酸
化は前記の下部カット領域にそれほどくいこまない（従
って前記のバーズビークはより小さい）。
並びに前記ち密化条件は図５に示す前記バーズビーク１
０’の大きさを調節するために簡単に調整することが出
来る。つまり、前記のバーズビークの大きさは酸化物層
２２．１と２２．２の成長に要する時間に関係する。本
発明では先行技術で用いられているものよりはるかに薄
い熱酸化物が使用される（図１０の酸化物層１１）た
め、ゲートスタック２４の熱酸化並びに基板３０の熱酸
化は前記の下部カット領域にそれほどくいこまない（従
って前記のバーズビークはより小さい）。
【００１５】本発明の方法で実現された前記のより薄い
熱酸化物はいくつかそのほかにも有利な点をもたらす。
（１）前記のゲート端部の下に埋め込まれたソース／ド
レインの横方向の拡散が減少する、また（２）逆ショー
トチャンネル効果（ゲートの下の埋め込みチャンネルの
拡散に関係する）もまた減少する。後者に関しては、プ
ロシーディングズ・オヴ・ＩＥＤＭ、６３２−６５３頁
（１９８７年）のＭ．Ｏｒｌｏｗｓｋｉらの記述を参照
されたい。
熱酸化物はいくつかそのほかにも有利な点をもたらす。
（１）前記のゲート端部の下に埋め込まれたソース／ド
レインの横方向の拡散が減少する、また（２）逆ショー
トチャンネル効果（ゲートの下の埋め込みチャンネルの
拡散に関係する）もまた減少する。後者に関しては、プ
ロシーディングズ・オヴ・ＩＥＤＭ、６３２−６５３頁
（１９８７年）のＭ．Ｏｒｌｏｗｓｋｉらの記述を参照
されたい。
【００１６】上記に述べた複合酸化物ベース層２２．
１，２２．２，２２．３の形成後、図５に示すように、
オプショナルな耐エッチング性層２２．４を公知の技法
によってＴＥＯＳ層上に堆積してもよい。具体例として
は、耐エッチング性層２２．４は約２００−６００オン
グストロームの窒化珪素などの耐湿式エッチング材から
なる。ＧＬＤが問題になる場合、耐エッチング性層２
２．４は前記のベース層構造を、続く湿式化学エッチン
グ液（例えば洗浄過程で用いられるＨＦの様な）の攻撃
から守り、それによってＧＬＤが露出する可能性を減少
させる。ＧＬＤの露出を防ぐことは、特に珪化物プロセ
スやサリサイドプロセスがコンタクトを作るのに用いら
れる場合、重要である。というのも珪化物は窒化珪素で
はなくＧＬＤ（通常シリコン粒子）上に形成される傾向
があるからである。したがって、珪化物の欠乏が生じる
確率は大きく減少すると予想できる。さらに、前記窒化
物層が前記のベース層構造を覆い、前記ポリシリコンゲ
ートスタックがさらに酸化されることを実質的に防ぐの
で、前記バーズビーク１０’がさらに成長することも抑
制される。
１，２２．２，２２．３の形成後、図５に示すように、
オプショナルな耐エッチング性層２２．４を公知の技法
によってＴＥＯＳ層上に堆積してもよい。具体例として
は、耐エッチング性層２２．４は約２００−６００オン
グストロームの窒化珪素などの耐湿式エッチング材から
なる。ＧＬＤが問題になる場合、耐エッチング性層２
２．４は前記のベース層構造を、続く湿式化学エッチン
グ液（例えば洗浄過程で用いられるＨＦの様な）の攻撃
から守り、それによってＧＬＤが露出する可能性を減少
させる。ＧＬＤの露出を防ぐことは、特に珪化物プロセ
スやサリサイドプロセスがコンタクトを作るのに用いら
れる場合、重要である。というのも珪化物は窒化珪素で
はなくＧＬＤ（通常シリコン粒子）上に形成される傾向
があるからである。したがって、珪化物の欠乏が生じる
確率は大きく減少すると予想できる。さらに、前記窒化
物層が前記のベース層構造を覆い、前記ポリシリコンゲ
ートスタックがさらに酸化されることを実質的に防ぐの
で、前記バーズビーク１０’がさらに成長することも抑
制される。
【００１７】前記の窒化物層２２．４の使用にかかわら
ず、図６に示すように、オプショナルな共形誘電体層２
２．５（例えば約１５００−２０００オングストローム
のち密化ＴＥＯＳ）を前記のウエファー上に形成しても
よい。このウエファーはついで図７に示すように、よく
知られたプラズマエッチング技法を用いて異方的にエッ
チングされ、スペーサー２２隣接ゲートスタック２４を
規定する部分を除いた全ての層２２．２，２２．３，２
２．４および２２．５を除去する。四分円弧形の充填領
域２２．５’がこのエッチング過程で形成される。
ず、図６に示すように、オプショナルな共形誘電体層２
２．５（例えば約１５００−２０００オングストローム
のち密化ＴＥＯＳ）を前記のウエファー上に形成しても
よい。このウエファーはついで図７に示すように、よく
知られたプラズマエッチング技法を用いて異方的にエッ
チングされ、スペーサー２２隣接ゲートスタック２４を
規定する部分を除いた全ての層２２．２，２２．３，２
２．４および２２．５を除去する。四分円弧形の充填領
域２２．５’がこのエッチング過程で形成される。
【００１８】前記のスペーサが形成された後、比較的高
いエネルギーの不純物埋め込みと押し込みが図７に示す
ようなＬＤＤ ＭＯＳＦＥＴのより高いドープ領域２
８．２を形成する。具体例として、ｎ−チャンネル装置
では線量約２−８１０15のＡｓイオンが埋め込みに用い
られ、ｐ−チャンネル装置では線量約２−８１０15のＢ
Ｆ2をソースとしたＢの埋め込みが行われる。高濃度ド
ープ領域２８．２は低濃度ドープ領域２８．１よりもド
ープが深いのであるが、いくつかの装置ではその逆も正
しいことがある。
いエネルギーの不純物埋め込みと押し込みが図７に示す
ようなＬＤＤ ＭＯＳＦＥＴのより高いドープ領域２
８．２を形成する。具体例として、ｎ−チャンネル装置
では線量約２−８１０15のＡｓイオンが埋め込みに用い
られ、ｐ−チャンネル装置では線量約２−８１０15のＢ
Ｆ2をソースとしたＢの埋め込みが行われる。高濃度ド
ープ領域２８．２は低濃度ドープ領域２８．１よりもド
ープが深いのであるが、いくつかの装置ではその逆も正
しいことがある。
【００１９】ゲート、ソースおよびドレインに対して当
該分野でよく知られたメタライゼーション技法を用いて
コンタクト（図示せず）を形成する。
該分野でよく知られたメタライゼーション技法を用いて
コンタクト（図示せず）を形成する。
【００２０】図６の共形誘電体層２２．５の使用が望ま
しくない、または不可能であるような用途においては、
誘電体層２２．３の厚みは前記のベース層に望ましい
（例えば増加させた）厚みを与えるべく調節してもよ
い。この場合、前記の充填材領域が形成されないため、
前記のベース層そのものがスペーサ全体を形成すること
になる。図８にこのアプローチを示す。そこに示されて
いる前記の複合スペーサは図５に示されるタイプの構造
を異方エッチングすることにより生じるものである。当
該分野でよく知られている、これに続く珪化物またはサ
リサイドプロセスによって珪化物ソース／ドレインコン
タクト３１と珪化物ゲートコンタクト３２が作られる
が、窒化物部分２２．４上には珪化物が形成しないた
め、これらのコンタクトは互いに分離される。
しくない、または不可能であるような用途においては、
誘電体層２２．３の厚みは前記のベース層に望ましい
（例えば増加させた）厚みを与えるべく調節してもよ
い。この場合、前記の充填材領域が形成されないため、
前記のベース層そのものがスペーサ全体を形成すること
になる。図８にこのアプローチを示す。そこに示されて
いる前記の複合スペーサは図５に示されるタイプの構造
を異方エッチングすることにより生じるものである。当
該分野でよく知られている、これに続く珪化物またはサ
リサイドプロセスによって珪化物ソース／ドレインコン
タクト３１と珪化物ゲートコンタクト３２が作られる
が、窒化物部分２２．４上には珪化物が形成しないた
め、これらのコンタクトは互いに分離される。
【００２１】特に、窒化物キャップを用いた本発明の実
施例は、一つのトランジスタのゲートランナーの端と他
のトランジスタのドレインの一部が一つの窓によって露
出される「併合窓」コンタクト設計に応用することもで
きる。この場合、前記の窒化物は前記のランナーの端の
露出スペーサの下の層を前記の窓開けエッチングの際に
侵食から守る役割を果たす。前記のスペーサを守り、前
記のコンタクトメタライゼーションが直接前記の浅い、
低濃度ドープ領域と接触することを防ぐ。
施例は、一つのトランジスタのゲートランナーの端と他
のトランジスタのドレインの一部が一つの窓によって露
出される「併合窓」コンタクト設計に応用することもで
きる。この場合、前記の窒化物は前記のランナーの端の
露出スペーサの下の層を前記の窓開けエッチングの際に
侵食から守る役割を果たす。前記のスペーサを守り、前
記のコンタクトメタライゼーションが直接前記の浅い、
低濃度ドープ領域と接触することを防ぐ。
【００２２】
【発明の効果】以上に述べたように、本発明は側壁スペ
ーサのベース層が複合多層誘電体、好ましくは多層酸化
物から成る半導体装置または集積回路、およびその製法
であり、しきい電圧と直列抵抗の制御機能が向上し、ス
ペーサの湿式化学エッチングによる装置の不良や性能の
低下が回避される。
ーサのベース層が複合多層誘電体、好ましくは多層酸化
物から成る半導体装置または集積回路、およびその製法
であり、しきい電圧と直列抵抗の制御機能が向上し、ス
ペーサの湿式化学エッチングによる装置の不良や性能の
低下が回避される。
【図１】製造第一段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図２】製造第二段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図３】製造第三段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図４】製造第四段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図５】製造第五段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図６】製造第六段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図７】製造第七段階でのＬＤＤ ＭＯＳＦＥＴの断面
図である。
図である。
【図８】製造第一段階での珪化物ＭＯＳＦＥＴの断面図
である。
である。
【図９】製造第二段階での珪化物ＭＯＳＦＥＴの断面図
である。
である。
【図１０】従来の半導体装置の断面図であり、ゲートス
タックの端部に形成されたマイクロバーズビーク１０が
示されている。
タックの端部に形成されたマイクロバーズビーク１０が
示されている。
１０ マイクロバーズビーク １０’ マイクロバーズビーク ２０ 半導体装置 ２２ スペーサ ２２．１ 第二酸化物層 ２２．２ 第一酸化物層 ２２．３ 酸素透過性誘電体層 ２２．４ 耐エッチング性層 ２２．５ 充填材領域 ２２．５’充填材領域 ２４ 構造特徴（ゲートスタック） ２４．１ ゲート誘電体 ２５ 酸化物層 ２６ フィールド酸化物領域 ２８．１ 低ドープ領域 ２８．２ 高ドープ領域 ３０ 基板 ３１ 珪化物ソース／ドレインコンタクト ３２ 珪化物ゲートコンタクト
───────────────────────────────────────────────────── フロントページの続き (72)発明者 サイレシュ チティペッディー アメリカ合衆国 18052 ペンシルヴェ ニア ホワイトホール、アルタ ドライ ヴ−シー８ 1580 (72)発明者 ティホー クー アメリカ合衆国 18062 ペンシルヴェ ニア マッカンジー、ランターン コー ト 2517 (72)発明者 リチャード アリン パウエル アメリカ合衆国 18092 ペンシルヴェ ニア ジオンズヴィル、ピー．オー．ボ ックス 10、アール．ディー．ナンバー ２ (72)発明者 プラディップ クマール ロイ アメリカ合衆国 18103 ペンシルヴェ ニア アレンタウン、リヴァーベンド ロード 2102 (56)参考文献 特開 昭63−257231（ＪＰ，Ａ)
Claims (5)
- 【請求項１】 （Ａ）ゲート誘電体（２４．１）を含み
ポリシリコン製側壁を持つゲートスタック（２４）を単
結晶シリコン基板（３０）上に形成するステップと、 （Ｂ）前記側壁の少なくとも一つと隣接するスペーサ
（２２）を形成するステップと からなる集積回路の製
造方法において、 前記（Ｂ）のスペーサ形成ステップは （Ｂ１）前記側壁上に第一酸化物層（２２．２）を熱的
に成長させるステップと、 （Ｂ２）前記第一酸化物層（２２．２）上に酸素透過性
誘電体層（２２．３）を堆積するステップと、 （Ｂ３）酸素が前記酸素透過性誘電体層（２２．３）と
前記第一酸化物層（２２．２）とを透過するに十分な圧
力と温度の状態の酸素雰囲気に露出することにより、前
記のゲートスタック（２４）と前記の第一酸化物層（２
２．２）の間に第二酸化物層（２２．１）を熱的に成長
させるステップとを含むことを特徴とする集積回路の製
造方法。 - 【請求項２】 前記（Ｂ２）のステップにおいて、前記
酸素透過性誘電体層（２２．３）をＴＥＯＳのＣＶＤ堆
積法によって堆積し、前記（Ｂ３）のステップにおい
て、前記第二酸化物層（２２．１）を前記酸素透過性誘
電体層（２２．３）をち密化するに十分な温度で成長さ
せることを特徴とする請求項１の方法。 - 【請求項３】 （Ｂ４）前記酸素透過性誘電体層（２
２．３）上に耐湿性のエッチング性キャップ層（２２．
４）を形成するステップをさらに含むことを特徴とする
請求項１の方法。 - 【請求項４】 （Ｂ５）充填材領域層（２２．５）をゲ
ートスタック（２４）上とソースおよびドレインが形成
されるべき領域（２８）上に形成し、四分円弧形スペー
サ（２２．５’）を残して形成するよう、前記充填材領
域層（２２．５）を異方性エッチングをするステップを
さらに含むことを特徴とする請求項１の方法。 - 【請求項５】 （Ｂ６）前記ゲートスタック（２４）と
前記ソースおよびドレインが形成されるべき領域の上に
珪化物層（３２，３１）を形成するステップをさらに含
むことを特徴とする請求項１の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US67856191A | 1991-03-27 | 1991-03-27 | |
| US678561 | 1991-03-27 |
Publications (2)
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110010608A (zh) * | 2017-11-30 | 2019-07-12 | 台湾积体电路制造股份有限公司 | 存储器件及其形成方法 |
Families Citing this family (71)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5830787A (en) * | 1993-03-18 | 1998-11-03 | Lg Semicon Co., Ltd. | Method for fabricating a thin film transistor |
| US5716862A (en) * | 1993-05-26 | 1998-02-10 | Micron Technology, Inc. | High performance PMOSFET using split-polysilicon CMOS process incorporating advanced stacked capacitior cells for fabricating multi-megabit DRAMS |
| US6744091B1 (en) * | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| US5858844A (en) * | 1995-06-07 | 1999-01-12 | Advanced Micro Devices, Inc. | Method for construction and fabrication of submicron field-effect transistors by optimization of poly oxide process |
| US5907188A (en) * | 1995-08-25 | 1999-05-25 | Kabushiki Kaisha Toshiba | Semiconductor device with conductive oxidation preventing film and method for manufacturing the same |
| US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
| US5830798A (en) * | 1996-01-05 | 1998-11-03 | Micron Technology, Inc. | Method for forming a field effect transistor |
| US5719425A (en) * | 1996-01-31 | 1998-02-17 | Micron Technology, Inc. | Multiple implant lightly doped drain (MILDD) field effect transistor |
| US5707898A (en) * | 1996-04-01 | 1998-01-13 | Micron Technology, Inc. | Method of forming a programmable non-volatile memory cell by providing a shielding layer over the gate sidewalls |
| US5814553A (en) * | 1996-05-09 | 1998-09-29 | United Microelectronics Corp. | Method of fabricating self-align contact window with silicon nitride side wall |
| JP3941133B2 (ja) * | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
| US5918125A (en) * | 1996-09-19 | 1999-06-29 | Macronix International Co., Ltd. | Process for manufacturing a dual floating gate oxide flash memory cell |
| US5904528A (en) * | 1997-01-17 | 1999-05-18 | Advanced Micro Devices, Inc. | Method of forming asymmetrically doped source/drain regions |
| US5998274A (en) * | 1997-04-10 | 1999-12-07 | Micron Technology, Inc. | Method of forming a multiple implant lightly doped drain (MILDD) field effect transistor |
| US6063698A (en) * | 1997-06-30 | 2000-05-16 | Motorola, Inc. | Method for manufacturing a high dielectric constant gate oxide for use in semiconductor integrated circuits |
| KR100423577B1 (ko) * | 1997-06-30 | 2005-05-24 | 주식회사 하이닉스반도체 | 플래쉬 메모리 소자의 제조방법 |
| IT1293535B1 (it) * | 1997-07-14 | 1999-03-01 | Consorzio Eagle | Perfezionamento nel procedimento di attacco chimico anisotropo dell'ossido di silicio, in particolare nella fabbricazione di |
| TW339470B (en) * | 1997-09-01 | 1998-09-01 | United Microelectronics Corp | The manufacturing method for spacer |
| US5879993A (en) * | 1997-09-29 | 1999-03-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Nitride spacer technology for flash EPROM |
| US5915178A (en) * | 1997-12-08 | 1999-06-22 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for improving the endurance of split gate flash EEPROM devices via the addition of a shallow source side implanted region |
| US6069042A (en) * | 1998-02-13 | 2000-05-30 | Taiwan Semiconductor Manufacturing Company | Multi-layer spacer technology for flash EEPROM |
| US6001690A (en) * | 1998-02-13 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of forming flash EPROM by using iso+aniso silicon nitride spacer etching technology |
| EP0951061A3 (en) * | 1998-03-31 | 2003-07-09 | Interuniversitair Microelektronica Centrum Vzw | Method for forming a FET |
| JP3107157B2 (ja) * | 1998-04-20 | 2000-11-06 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| TW377461B (en) * | 1998-06-19 | 1999-12-21 | Promos Technologies Inc | Method of manufacturing gates |
| US6806154B1 (en) * | 1998-10-08 | 2004-10-19 | Integrated Device Technology, Inc. | Method for forming a salicided MOSFET structure with tunable oxynitride spacer |
| US6235598B1 (en) | 1998-11-13 | 2001-05-22 | Intel Corporation | Method of using thick first spacers to improve salicide resistance on polysilicon gates |
| DE69931068T2 (de) * | 1998-11-13 | 2006-08-31 | Intel Corporation, Santa Clara | Bauelement mit verbessertem wiederstandswert des selbst justierten silizids auf polysiliziumgates |
| JP2000196071A (ja) * | 1998-12-25 | 2000-07-14 | Mitsubishi Electric Corp | 半導体装置の製造方法及び半導体装置 |
| DE19920333A1 (de) * | 1999-05-03 | 2000-11-16 | Siemens Ag | Verfahren zur Herstellung einer Halbleitervorrichtung |
| US6140192A (en) * | 1999-06-30 | 2000-10-31 | United Microelectronics Corp. | Method for fabricating semiconductor device |
| US6362062B1 (en) * | 1999-09-08 | 2002-03-26 | Texas Instruments Incorporated | Disposable sidewall spacer process for integrated circuits |
| GB2362029A (en) * | 1999-10-27 | 2001-11-07 | Lucent Technologies Inc | Multi-layer structure for MOSFET Spacers |
| US6251762B1 (en) | 1999-12-09 | 2001-06-26 | Intel Corporation | Method and device for improved salicide resistance on polysilicon gates |
| US6417046B1 (en) | 2000-05-05 | 2002-07-09 | Taiwan Semiconductor Manufacturing Company | Modified nitride spacer for solving charge retention issue in floating gate memory cell |
| US6391732B1 (en) * | 2000-06-16 | 2002-05-21 | Chartered Semiconductor Manufacturing Ltd. | Method to form self-aligned, L-shaped sidewall spacers |
| JP3501107B2 (ja) * | 2000-06-19 | 2004-03-02 | セイコーエプソン株式会社 | 半導体装置の製造方法 |
| US6468915B1 (en) * | 2000-09-21 | 2002-10-22 | Taiwan Semiconductor Manufacturing Company | Method of silicon oxynitride ARC removal after gate etching |
| US6440875B1 (en) | 2001-05-02 | 2002-08-27 | Taiwan Semiconductor Manufacturing Co., Ltd | Masking layer method for forming a spacer layer with enhanced linewidth control |
| JP2002353443A (ja) * | 2001-05-23 | 2002-12-06 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| KR100411304B1 (ko) * | 2001-06-30 | 2003-12-18 | 주식회사 하이닉스반도체 | 동기식 디램 소자의 제조방법 |
| DE10240429A1 (de) * | 2002-09-02 | 2004-03-18 | Infineon Technologies Ag | Verfahren zur Herstellung einer Halbleiterstruktur mit einer Mehrzahl von Gate-Stapeln auf einem Halbleitersubstrat und entsprechende Halbleiterstruktur |
| KR100482758B1 (ko) * | 2002-12-12 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
| US6723638B1 (en) * | 2003-02-05 | 2004-04-20 | Advanced Micro Devices, Inc. | Performance in flash memory devices |
| US6969646B2 (en) * | 2003-02-10 | 2005-11-29 | Chartered Semiconductor Manufacturing Ltd. | Method of activating polysilicon gate structure dopants after offset spacer deposition |
| DE10339989B4 (de) * | 2003-08-29 | 2008-04-17 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines konformen Abstandselements benachbart zu einer Gateelektrodenstruktur |
| US7235848B2 (en) * | 2003-12-09 | 2007-06-26 | Applied Intellectual Properties Co., Ltd. | Nonvolatile memory with spacer trapping structure |
| US20050156229A1 (en) * | 2003-12-16 | 2005-07-21 | Yeap Geoffrey C. | Integrated circuit device and method therefor |
| US7306995B2 (en) * | 2003-12-17 | 2007-12-11 | Texas Instruments Incorporated | Reduced hydrogen sidewall spacer oxide |
| KR20050070627A (ko) * | 2003-12-30 | 2005-07-07 | 동부아남반도체 주식회사 | 반도체 소자 및 그 제조방법 |
| KR100529652B1 (ko) * | 2003-12-31 | 2005-11-17 | 동부아남반도체 주식회사 | 반도체 장치의 제조 방법 |
| US7112497B2 (en) * | 2004-06-25 | 2006-09-26 | Texas Instruments Incorporated | Multi-layer reducible sidewall process |
| KR100613352B1 (ko) * | 2004-12-30 | 2006-08-21 | 동부일렉트로닉스 주식회사 | Ｒｆ 모스 반도체 소자의 제조 방법 |
| US20060157750A1 (en) * | 2005-01-20 | 2006-07-20 | Samsung Electronics Co., Ltd. | Semiconductor device having etch-resistant L-shaped spacer and fabrication method thereof |
| US7341906B2 (en) * | 2005-05-19 | 2008-03-11 | Micron Technology, Inc. | Method of manufacturing sidewall spacers on a memory device, and device comprising same |
| US7705385B2 (en) * | 2005-09-12 | 2010-04-27 | International Business Machines Corporation | Selective deposition of germanium spacers on nitride |
| US7994580B2 (en) * | 2005-10-19 | 2011-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | High voltage transistor with improved driving current |
| US20070249112A1 (en) * | 2006-04-21 | 2007-10-25 | International Business Machines Corporation | Differential spacer formation for a field effect transistor |
| KR100958620B1 (ko) * | 2007-12-14 | 2010-05-20 | 주식회사 동부하이텍 | 반도체 소자의 제조방법 |
| CN102299064B (zh) * | 2010-06-28 | 2013-03-27 | 中芯国际集成电路制造(上海)有限公司 | 栅结构氧化的方法 |
| KR101815527B1 (ko) * | 2010-10-07 | 2018-01-05 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| FR2978293B1 (fr) * | 2011-07-21 | 2014-04-11 | St Microelectronics Rousset | Procede de fabrication d'un transistor a injection de porteurs chauds |
| FR2978294A1 (fr) | 2011-07-21 | 2013-01-25 | St Microelectronics Rousset | Procede de fabrication d'un transistor a nanocristaux |
| KR101878311B1 (ko) * | 2011-12-30 | 2018-07-17 | 삼성전자주식회사 | ｈｉｇｈ-Ｋ막을 스페이서 에치 스톱으로 이용하는 반도체 소자 형성 방법 및 관련된 소자 |
| US9209298B2 (en) | 2013-03-08 | 2015-12-08 | Taiwan Semiconductor Manufacturing Company, Ltd. | Metal-oxide-semiconductor field-effect transistor with extended gate dielectric layer |
| US20150200279A1 (en) * | 2014-01-12 | 2015-07-16 | United Microelectronics Corp. | Method of manufacturing memory cell |
| US9978849B2 (en) | 2015-12-29 | 2018-05-22 | Globalfoundries Inc. | SOI-MOSFET gate insulation layer with different thickness |
| TW201725704A (zh) * | 2016-01-05 | 2017-07-16 | 聯華電子股份有限公司 | 非揮發性記憶體元件及其製作方法 |
| US10270026B2 (en) * | 2017-02-24 | 2019-04-23 | Taiwan Semiconductor Manufacturing Company Ltd. | Multilayered spacer structure for a magnetic tunneling junction and method of manufacturing |
| US10312348B1 (en) | 2017-11-22 | 2019-06-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor device gate spacer structures and methods thereof |
| US11437493B2 (en) | 2019-01-31 | 2022-09-06 | Taiwan Semiconductor Manufacturing Co., Ltd. | Gate spacer structures and methods for forming the same |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4038107B1 (en) * | 1975-12-03 | 1995-04-18 | Samsung Semiconductor Tele | Method for making transistor structures |
| NL8100347A (nl) * | 1981-01-26 | 1982-08-16 | Philips Nv | Halfgeleiderinrichting met een beveiligingsinrichting. |
| US4638347A (en) * | 1982-12-07 | 1987-01-20 | International Business Machines Corporation | Gate electrode sidewall isolation spacer for field effect transistors |
| US4853352A (en) * | 1984-07-20 | 1989-08-01 | Lanxide Technology Company, Lp | Method of making self-supporting ceramic materials and materials made thereby |
| US4843023A (en) * | 1985-09-25 | 1989-06-27 | Hewlett-Packard Company | Process for forming lightly-doped-drain (LDD) without extra masking steps |
| US4735680A (en) * | 1986-11-17 | 1988-04-05 | Yen Yung Chau | Method for the self-aligned silicide formation in IC fabrication |
| JP2608710B2 (ja) * | 1986-12-29 | 1997-05-14 | 株式会社マキタ | 電動工具用整流子電動機における配線装置 |
| US4764477A (en) * | 1987-04-06 | 1988-08-16 | Motorola, Inc. | CMOS process flow with small gate geometry LDO N-channel transistors |
| JPH0712084B2 (ja) * | 1987-04-14 | 1995-02-08 | 日本電気株式会社 | 半導体装置の製造方法 |
| US4786609A (en) * | 1987-10-05 | 1988-11-22 | North American Philips Corporation, Signetics Division | Method of fabricating field-effect transistor utilizing improved gate sidewall spacers |
| US4818714A (en) * | 1987-12-02 | 1989-04-04 | Advanced Micro Devices, Inc. | Method of making a high performance MOS device having LDD regions with graded junctions |
| US5153145A (en) * | 1989-10-17 | 1992-10-06 | At&T Bell Laboratories | Fet with gate spacer |
| US4981810A (en) * | 1990-02-16 | 1991-01-01 | Micron Technology, Inc. | Process for creating field effect transistors having reduced-slope, staircase-profile sidewall spacers |
| US5221632A (en) * | 1990-10-31 | 1993-06-22 | Matsushita Electric Industrial Co., Ltd. | Method of proudcing a MIS transistor |
| JP2994128B2 (ja) * | 1991-03-04 | 1999-12-27 | シャープ株式会社 | 半導体装置の製造方法 |
| KR940005293B1 (ko) * | 1991-05-23 | 1994-06-15 | 삼성전자 주식회사 | 게이트와 드레인이 중첩된 모오스 트랜지스터의 제조방법 및 그 구조 |
-
1992
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-
1993
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-
1997
- 1997-06-26 HK HK119597A patent/HK119597A/xx not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110010608A (zh) * | 2017-11-30 | 2019-07-12 | 台湾积体电路制造股份有限公司 | 存储器件及其形成方法 |
| US11653498B2 (en) | 2017-11-30 | 2023-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Memory device with improved data retention |
Also Published As
| Publication number | Publication date |
|---|---|
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