KR100482758B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부의 소정 영역에 게이트를 형성하고, DCS-HTO 또는 TEOS를 이용하여 스페이서를 형성한 후 스페이서내에 잔류하는 수소를 질소 분위기에서 RTA 공정을 실시하여 제거함과 동시에 스페이서 상에 질화막을 형성함으로써 플래쉬 메모리 소자의 경우 리텐션 특성을 향상시킬 수 있고, 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있으며, 콘트롤 게이트를 구성하는 텅스텐 실리사이드막의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있는 반도체 소자의 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상부의 소정 영역에 게이트를 형성하고, DCS-HTO 또는 TEOS를 이용하여 스페이서를 형성한 후 스페이서내에 잔류하는 수소를 질소 분위기에서 RTA 공정을 실시하여 제거함과 동시에 스페이서 상에 질화막을 형성함으로써 플래쉬 메모리 소자의 경우 리텐션 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적인 반도체 소자의 제조 방법을 도 1의 플래쉬 메모리 소자를 예로하여 설명하면 다음과 같다.
반도체 기판(11) 상부의 소정 영역에 터널 산화막(12), 제 1 폴리실리콘막 (13), 유전체막(14), 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)이 적층된 스택 게이트를 형성한다. 이때, 제 1 폴리실리콘막(13)은 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)은 콘트롤 게이트로 작용한다. 스택 게이트 측벽에 DCS-HTO를 이용하여 스페이서(17)을 형성한 후 불순물 이온 주입 공정을 실시하여 반도체 기판(11)의 소정 영역에 접합 영역(18)을 형성한다.
상기와 같은 공정으로 제조되는 플래쉬 메모리 소자에서 차지 리텐션(charge retention) 특성은 소자의 신뢰성 특성에 큰 영향을 미친다. 현재 플래쉬 메모리 소자에서 스페이서를 형성하기 위해서는 DCS-HTO를 사용하고 있으며, Si2H2Cl2
소오스 가스를 사용하기 때문에 [화학식 1]과 같은 반응으로 스페이서 내에 수소가 존재하게 된다.
특히 후속 퍼니스 장비내에서의 열처리 공정을 장시간 실시하기 때문에 수소가 스택 게이트를 구성하는 막 내부로 확산되는 정도가 더욱 용이하다. 이러한 수소는 스택 게이트를 구성하는 막 내부에 트랩(trap)되어 있으며 후속 열처리 공정에 따라 터널 산화막까지 확산되어 존재하게 된다. 이렇게 터널 산화막내에 존재하는 수소는 Si-H 본딩을 형성하며 향후 프로그램 및 소거 진행시 이동되는 전자들이 터널 산화막에서 수소에 의해 중성화되어 차지 손실 현상이 발생하며, 결국 플래쉬 메모리 소자의 가장 중요한 차지 리텐션 특성을 저하시킨다.
본 발명의 목적은 스페이서를 형성하는 공정에서 스페이서 내부에 잔류하는 수소를 완전히 제거하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명에서는 DCS-HTO를 이용하여 스페이서를 형성한 후 질소 분위기에서 RTA(Rapid Thermal Aneal) 공정을 실시한다. RTA 공정을 실시함에 따라 N-O 본딩이 형성되어 스페이서 상에 질화막이 생성됨과 동시에 수소가 분리되어 결국 수소가 외부 확산되는 효과가 발생한다. 이는 질소에 의해 수소가 게터링(gattering)되는 효과가 발생하여 이루어지는 현상이다. 바인딩 에너지 관점에서 H-Si 본딩 에너지는 2.3eV이며, H-N 본딩 에너지는 4.1eV이다. 결국 수소와 실리콘의 본딩 에너지에 비해 수소와 질소의 본딩 에너지가 더 크기 때문에 수소가 표면 분리 및 아웃가싱되는 효과가 발생하여 트랩된 수소가 제거된다. 따라서, 플래쉬 메모리 소자의 리텐션 특성을 향상시킬 수 있다. 또한, 스페이서 상에 질화막이 형성되어 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있게 되고, 콘트롤 게이트를 구성하는 텅스텐 실리사이드막의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있다.
도 2는 DCS-HTO를 이용하여 형성된 스페이서를 TDS 분석한 결과로서, 스페이서내에 수소가 트랩되어 있으며(A) 후속 질소 RTA 공정을 통하여 효과적으로 제거(B)되고 있음을 보여준다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계와, 상기 게이트 측벽에 스페이서를 형성하는 단계와, 질소 분위기에서의 RTA 공정을 실시하여 상기 스페이서상에 질화막을 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하되, 상기 스페이서는 DCS-HTO 또는 TEOS를 이용하여 형성하고, 상기 RTA 공정은 반응로의 온도를 5 내지 15℃/sec의 속도로 승온시켜 600 내지 800℃로 유지시키고 압력을 2 내지 5×10-3Torr로 유지시킨 후 질소 가스를 4 내지 10sccm 정도 유입시켜 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 제조 방법을 플래쉬 메모리 소자에 적용한 경우를 예로 설명하기 위한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(21) 상부의 소정 영역에 터널 산화막(22), 제 1 폴리실리콘막(23), 유전체막(24), 제 2 폴리실리콘막(25) 및 텅스텐 실리사이드막(26)이 적층된 스택 게이트를 형성한다. 이때, 제 1 폴리실리콘막(23)은 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(25) 및 텅스텐 실리사이드막(26)은 콘트롤 게이트로 작용한다. 스택 게이트 측벽에 DCS-HTO 또는 TEOS를 이용하여 스페이서(27)을 형성하는데, 스페이서(27) 내부에 수소가 잔류하게 된다. 한편, 상기에서 터널 산화막(22)은 750∼950℃의 온도와 200∼500mTorr의 압력에서 60∼100Å의 두께로 형성한다. 제 1 폴리실리콘막(23)은 530∼610℃의 온도와 200∼500mTorr의 압력에서 700∼2000Å의 두께로 형성하는데, 1.3E20∼2.72E20atoms/cc의 농도로 도핑된 도프트 폴리실리콘막으로 형성하며, 면저항이 400∼800Ω/seq. 정도 되도록 한다. 유전체막(24)은 산화막, 질화막 및 산화막을 적층하여 형성하며 680∼780℃의 온도와 200∼500mTorr의 압력에서 DCS-HTO를 이용하여 130∼160Å의 두께로 형성한다. 제 2 폴리실리콘막(25)은 530∼610℃의 온도와 200∼500mTorr의 압력에서 500∼1000Å의 두께로 형성하며, 텅스텐 실리사이드막(26)을 형성할 때 불소 원자가 침투하는 것을 방지하기 위해 도프트 폴리실리콘막 및 언도프트 폴리실리콘막의 이중 구조로 형성한다. 텅스텐 실리사이드막(26)은 390∼430℃의 온도와 200∼500mTorr의 압력에서 700∼1500Å의 두께로 형성하는데, WF6 가스와 SiH4 가스를 각각 3.4sccm과 2.9sccm 정도로 유입시켜 형성한다.
도 3(b)를 참조하면, 질소 분위기에서 RTA 공정을 실시하여 N-O 본딩이 형성되어 스페이서(27) 상에 질화막(28)이 생성됨과 동시에 수소가 분리되어 결국 수소가 외부 확산되는 효과가 발생한다. 이는 바인딩 에너지 관점에서 H-Si 본딩 에너지는 2.3eV이며, H-N 본딩 에너지는 4.1eV로서, 결국 수소와 실리콘의 본딩 에너지에 비해 수소와 질소의 본딩 에너지가 더 크기 때문에 수소가 표면 분리 및 아웃가싱되는 효과가 발생하여 트랩된 수소가 제거된다. 그리고, 스페이서(27) 상에 질화막(28)이 형성되어 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있게 된다. 또한, 단시간에 열공정을 실시함에 따라 텅스텐 실리사이드막(26)의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있다. 이때, RTA 공정은 반응로의 온도를 5∼15℃/sec의 속도로 승온시켜 600∼800℃로 유지시키고 압력을 2∼5×10-3Torr로 유지시킨 후 질소 가스를 4∼10sccm 정도 유입시켜 실시하며, 이에 의해 형성된 질화막(28)은 2∼8㎚의 두께로 형성된다.
도 3(c)를 참조하면, 불순물 이온 주입 공정을 실시하여 반도체 기판(21) 상이 소정 영역에 접합 영역(29)을 형성한다.
상술한 바와 같이 본 발명에 의하면 DCS-HTO 또는 TEOS를 이용하여 스페이서를 형성한 후 스페이서내에 잔류하는 수소를 질소 분위기에서 RTA 공정을 실시하여 제거함과 동시에 스페이서 상부에 질화막을 형성함으로써 플래쉬 메모리 소자의 리텐션 특성을 향상시킬 수 있고, 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있으며, 콘트롤 게이트를 구성하는 텅스텐 실리사이드막의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있다.
도 1은 종래의 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 DCS-HTO를 이용하여 형성된 스페이서를 TDS 분석한 결과.
도 3(a) 내지 도 3(c)본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판 12 및 22 : 터널 산화막
13 및 23 : 제 1 폴리실리콘막 14 및 24 : 유전체막
15 및 25 : 제 2 폴리실리콘막 16 및 26 : 텅스텐 실리사이드막
17 및 27 : 스페이서 18 및 29 : 접합 영역
28 : 질화막
Claims (4)
- 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계;상기 게이트 측벽에 스페이서를 형성하는 단계;상기 스페이서 내부에 포함된 수소가 제거되도록 질소 분위기에서의 RTA 공정을 실시하며, 상기 RTA 공정을 통해 상기 스페이서상에 질화막이 형성되는 단계; 및불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 스페이서는 DCS-HTO 또는 TEOS를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 RTA 공정은 반응로의 온도를 5 내지 15℃/sec의 속도로 승온시켜 600 내지 800℃로 유지시키고 압력을 2 내지 5×10-3Torr로 유지시킨 후 질소 가스를 4 내지 10sccm 정도 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 질화막은 2 내지 8㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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