KR100482758B1 - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR100482758B1 KR100482758B1 KR10-2002-0079209A KR20020079209A KR100482758B1 KR 100482758 B1 KR100482758 B1 KR 100482758B1 KR 20020079209 A KR20020079209 A KR 20020079209A KR 100482758 B1 KR100482758 B1 KR 100482758B1
- Authority
- KR
- South Korea
- Prior art keywords
- spacer
- gate
- forming
- manufacturing
- nitride film
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 23
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 12
- 238000000034 method Methods 0.000 claims abstract description 37
- 125000006850 spacer group Chemical group 0.000 claims abstract description 31
- 229910052739 hydrogen Inorganic materials 0.000 claims abstract description 24
- 239000001257 hydrogen Substances 0.000 claims abstract description 24
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims abstract description 22
- 150000004767 nitrides Chemical class 0.000 claims abstract description 17
- 239000000758 substrate Substances 0.000 claims abstract description 11
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims abstract description 6
- 239000012299 nitrogen atmosphere Substances 0.000 claims abstract description 6
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 4
- 238000005468 ion implantation Methods 0.000 claims description 4
- 229910001873 dinitrogen Inorganic materials 0.000 claims description 3
- 230000014759 maintenance of location Effects 0.000 abstract description 5
- 229910021332 silicide Inorganic materials 0.000 abstract description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 abstract description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052721 tungsten Inorganic materials 0.000 abstract description 2
- 239000010937 tungsten Substances 0.000 abstract description 2
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 230000001737 promoting effect Effects 0.000 abstract 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 15
- 229920005591 polysilicon Polymers 0.000 description 15
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 9
- 229910021342 tungsten silicide Inorganic materials 0.000 description 9
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 2
- 150000002431 hydrogen Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 125000001153 fluoro group Chemical group F* 0.000 description 1
- 238000005247 gettering Methods 0.000 description 1
- 238000010943 off-gassing Methods 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 상부의 소정 영역에 게이트를 형성하고, DCS-HTO 또는 TEOS를 이용하여 스페이서를 형성한 후 스페이서내에 잔류하는 수소를 질소 분위기에서 RTA 공정을 실시하여 제거함과 동시에 스페이서 상에 질화막을 형성함으로써 플래쉬 메모리 소자의 경우 리텐션 특성을 향상시킬 수 있고, 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있으며, 콘트롤 게이트를 구성하는 텅스텐 실리사이드막의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있는 반도체 소자의 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 기판 상부의 소정 영역에 게이트를 형성하고, DCS-HTO 또는 TEOS를 이용하여 스페이서를 형성한 후 스페이서내에 잔류하는 수소를 질소 분위기에서 RTA 공정을 실시하여 제거함과 동시에 스페이서 상에 질화막을 형성함으로써 플래쉬 메모리 소자의 경우 리텐션 특성을 향상시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
일반적인 반도체 소자의 제조 방법을 도 1의 플래쉬 메모리 소자를 예로하여 설명하면 다음과 같다.
반도체 기판(11) 상부의 소정 영역에 터널 산화막(12), 제 1 폴리실리콘막 (13), 유전체막(14), 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)이 적층된 스택 게이트를 형성한다. 이때, 제 1 폴리실리콘막(13)은 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(15) 및 텅스텐 실리사이드막(16)은 콘트롤 게이트로 작용한다. 스택 게이트 측벽에 DCS-HTO를 이용하여 스페이서(17)을 형성한 후 불순물 이온 주입 공정을 실시하여 반도체 기판(11)의 소정 영역에 접합 영역(18)을 형성한다.
상기와 같은 공정으로 제조되는 플래쉬 메모리 소자에서 차지 리텐션(charge retention) 특성은 소자의 신뢰성 특성에 큰 영향을 미친다. 현재 플래쉬 메모리 소자에서 스페이서를 형성하기 위해서는 DCS-HTO를 사용하고 있으며, Si2H2Cl2
소오스 가스를 사용하기 때문에 [화학식 1]과 같은 반응으로 스페이서 내에 수소가 존재하게 된다.
특히 후속 퍼니스 장비내에서의 열처리 공정을 장시간 실시하기 때문에 수소가 스택 게이트를 구성하는 막 내부로 확산되는 정도가 더욱 용이하다. 이러한 수소는 스택 게이트를 구성하는 막 내부에 트랩(trap)되어 있으며 후속 열처리 공정에 따라 터널 산화막까지 확산되어 존재하게 된다. 이렇게 터널 산화막내에 존재하는 수소는 Si-H 본딩을 형성하며 향후 프로그램 및 소거 진행시 이동되는 전자들이 터널 산화막에서 수소에 의해 중성화되어 차지 손실 현상이 발생하며, 결국 플래쉬 메모리 소자의 가장 중요한 차지 리텐션 특성을 저하시킨다.
본 발명의 목적은 스페이서를 형성하는 공정에서 스페이서 내부에 잔류하는 수소를 완전히 제거하여 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.
본 발명에서는 DCS-HTO를 이용하여 스페이서를 형성한 후 질소 분위기에서 RTA(Rapid Thermal Aneal) 공정을 실시한다. RTA 공정을 실시함에 따라 N-O 본딩이 형성되어 스페이서 상에 질화막이 생성됨과 동시에 수소가 분리되어 결국 수소가 외부 확산되는 효과가 발생한다. 이는 질소에 의해 수소가 게터링(gattering)되는 효과가 발생하여 이루어지는 현상이다. 바인딩 에너지 관점에서 H-Si 본딩 에너지는 2.3eV이며, H-N 본딩 에너지는 4.1eV이다. 결국 수소와 실리콘의 본딩 에너지에 비해 수소와 질소의 본딩 에너지가 더 크기 때문에 수소가 표면 분리 및 아웃가싱되는 효과가 발생하여 트랩된 수소가 제거된다. 따라서, 플래쉬 메모리 소자의 리텐션 특성을 향상시킬 수 있다. 또한, 스페이서 상에 질화막이 형성되어 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있게 되고, 콘트롤 게이트를 구성하는 텅스텐 실리사이드막의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있다.
도 2는 DCS-HTO를 이용하여 형성된 스페이서를 TDS 분석한 결과로서, 스페이서내에 수소가 트랩되어 있으며(A) 후속 질소 RTA 공정을 통하여 효과적으로 제거(B)되고 있음을 보여준다.
본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계와, 상기 게이트 측벽에 스페이서를 형성하는 단계와, 질소 분위기에서의 RTA 공정을 실시하여 상기 스페이서상에 질화막을 형성하는 단계와, 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하되, 상기 스페이서는 DCS-HTO 또는 TEOS를 이용하여 형성하고, 상기 RTA 공정은 반응로의 온도를 5 내지 15℃/sec의 속도로 승온시켜 600 내지 800℃로 유지시키고 압력을 2 내지 5×10-3Torr로 유지시킨 후 질소 가스를 4 내지 10sccm 정도 유입시켜 실시하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.
도 3(a) 내지 도 3(c)는 본 발명에 따른 반도체 소자의 제조 방법을 플래쉬 메모리 소자에 적용한 경우를 예로 설명하기 위한 소자의 단면도이다.
도 3(a)를 참조하면, 반도체 기판(21) 상부의 소정 영역에 터널 산화막(22), 제 1 폴리실리콘막(23), 유전체막(24), 제 2 폴리실리콘막(25) 및 텅스텐 실리사이드막(26)이 적층된 스택 게이트를 형성한다. 이때, 제 1 폴리실리콘막(23)은 플로팅 게이트로 작용하고, 제 2 폴리실리콘막(25) 및 텅스텐 실리사이드막(26)은 콘트롤 게이트로 작용한다. 스택 게이트 측벽에 DCS-HTO 또는 TEOS를 이용하여 스페이서(27)을 형성하는데, 스페이서(27) 내부에 수소가 잔류하게 된다. 한편, 상기에서 터널 산화막(22)은 750∼950℃의 온도와 200∼500mTorr의 압력에서 60∼100Å의 두께로 형성한다. 제 1 폴리실리콘막(23)은 530∼610℃의 온도와 200∼500mTorr의 압력에서 700∼2000Å의 두께로 형성하는데, 1.3E20∼2.72E20atoms/cc의 농도로 도핑된 도프트 폴리실리콘막으로 형성하며, 면저항이 400∼800Ω/seq. 정도 되도록 한다. 유전체막(24)은 산화막, 질화막 및 산화막을 적층하여 형성하며 680∼780℃의 온도와 200∼500mTorr의 압력에서 DCS-HTO를 이용하여 130∼160Å의 두께로 형성한다. 제 2 폴리실리콘막(25)은 530∼610℃의 온도와 200∼500mTorr의 압력에서 500∼1000Å의 두께로 형성하며, 텅스텐 실리사이드막(26)을 형성할 때 불소 원자가 침투하는 것을 방지하기 위해 도프트 폴리실리콘막 및 언도프트 폴리실리콘막의 이중 구조로 형성한다. 텅스텐 실리사이드막(26)은 390∼430℃의 온도와 200∼500mTorr의 압력에서 700∼1500Å의 두께로 형성하는데, WF6 가스와 SiH4 가스를 각각 3.4sccm과 2.9sccm 정도로 유입시켜 형성한다.
도 3(b)를 참조하면, 질소 분위기에서 RTA 공정을 실시하여 N-O 본딩이 형성되어 스페이서(27) 상에 질화막(28)이 생성됨과 동시에 수소가 분리되어 결국 수소가 외부 확산되는 효과가 발생한다. 이는 바인딩 에너지 관점에서 H-Si 본딩 에너지는 2.3eV이며, H-N 본딩 에너지는 4.1eV로서, 결국 수소와 실리콘의 본딩 에너지에 비해 수소와 질소의 본딩 에너지가 더 크기 때문에 수소가 표면 분리 및 아웃가싱되는 효과가 발생하여 트랩된 수소가 제거된다. 그리고, 스페이서(27) 상에 질화막(28)이 형성되어 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있게 된다. 또한, 단시간에 열공정을 실시함에 따라 텅스텐 실리사이드막(26)의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있다. 이때, RTA 공정은 반응로의 온도를 5∼15℃/sec의 속도로 승온시켜 600∼800℃로 유지시키고 압력을 2∼5×10-3Torr로 유지시킨 후 질소 가스를 4∼10sccm 정도 유입시켜 실시하며, 이에 의해 형성된 질화막(28)은 2∼8㎚의 두께로 형성된다.
도 3(c)를 참조하면, 불순물 이온 주입 공정을 실시하여 반도체 기판(21) 상이 소정 영역에 접합 영역(29)을 형성한다.
상술한 바와 같이 본 발명에 의하면 DCS-HTO 또는 TEOS를 이용하여 스페이서를 형성한 후 스페이서내에 잔류하는 수소를 질소 분위기에서 RTA 공정을 실시하여 제거함과 동시에 스페이서 상부에 질화막을 형성함으로써 플래쉬 메모리 소자의 리텐션 특성을 향상시킬 수 있고, 후속 콘택홀 형성 공정에서 별도로 요구되는 질화막의 형성 공정을 생략할 수 있으며, 콘트롤 게이트를 구성하는 텅스텐 실리사이드막의 결정립 성장을 촉진시켜 게이트의 면저항을 개선할 수 있다.
도 1은 종래의 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
도 2는 DCS-HTO를 이용하여 형성된 스페이서를 TDS 분석한 결과.
도 3(a) 내지 도 3(c)본 발명에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
11 및 21 : 반도체 기판 12 및 22 : 터널 산화막
13 및 23 : 제 1 폴리실리콘막 14 및 24 : 유전체막
15 및 25 : 제 2 폴리실리콘막 16 및 26 : 텅스텐 실리사이드막
17 및 27 : 스페이서 18 및 29 : 접합 영역
28 : 질화막
Claims (4)
- 반도체 기판 상부의 소정 영역에 게이트를 형성하는 단계;상기 게이트 측벽에 스페이서를 형성하는 단계;상기 스페이서 내부에 포함된 수소가 제거되도록 질소 분위기에서의 RTA 공정을 실시하며, 상기 RTA 공정을 통해 상기 스페이서상에 질화막이 형성되는 단계; 및불순물 이온 주입 공정을 실시하여 상기 반도체 기판상의 소정 영역에 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 스페이서는 DCS-HTO 또는 TEOS를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 RTA 공정은 반응로의 온도를 5 내지 15℃/sec의 속도로 승온시켜 600 내지 800℃로 유지시키고 압력을 2 내지 5×10-3Torr로 유지시킨 후 질소 가스를 4 내지 10sccm 정도 유입시켜 실시하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 질화막은 2 내지 8㎚의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0079209A KR100482758B1 (ko) | 2002-12-12 | 2002-12-12 | 반도체 소자의 제조 방법 |
US10/610,628 US6893981B2 (en) | 2002-12-12 | 2003-07-02 | Method of manufacturing a semiconductor device by RTA process in nitrogen atmosphere |
JP2003381215A JP4609980B2 (ja) | 2002-12-12 | 2003-11-11 | フラッシュメモリ素子の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR10-2002-0079209A KR100482758B1 (ko) | 2002-12-12 | 2002-12-12 | 반도체 소자의 제조 방법 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20040051306A KR20040051306A (ko) | 2004-06-18 |
KR100482758B1 true KR100482758B1 (ko) | 2005-04-14 |
Family
ID=32501384
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR10-2002-0079209A KR100482758B1 (ko) | 2002-12-12 | 2002-12-12 | 반도체 소자의 제조 방법 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6893981B2 (ko) |
JP (1) | JP4609980B2 (ko) |
KR (1) | KR100482758B1 (ko) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6686298B1 (en) * | 2000-06-22 | 2004-02-03 | Micron Technology, Inc. | Methods of forming structures over semiconductor substrates, and methods of forming transistors associated with semiconductor substrates |
US6833329B1 (en) * | 2000-06-22 | 2004-12-21 | Micron Technology, Inc. | Methods of forming oxide regions over semiconductor substrates |
US6660657B1 (en) * | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
US6878585B2 (en) * | 2001-08-29 | 2005-04-12 | Micron Technology, Inc. | Methods of forming capacitors |
US6723599B2 (en) * | 2001-12-03 | 2004-04-20 | Micron Technology, Inc. | Methods of forming capacitors and methods of forming capacitor dielectric layers |
KR101107227B1 (ko) * | 2004-11-26 | 2012-01-25 | 매그나칩 반도체 유한회사 | 반도체 소자의 형성 방법 |
KR100741275B1 (ko) * | 2005-06-30 | 2007-07-19 | 주식회사 하이닉스반도체 | 반도체 소자 제조 방법 |
KR100800902B1 (ko) * | 2006-12-21 | 2008-02-04 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자 제조 방법 |
KR100864929B1 (ko) * | 2006-12-29 | 2008-10-22 | 동부일렉트로닉스 주식회사 | 플래시 기억 소자의 형성 방법 |
KR100940661B1 (ko) * | 2007-12-24 | 2010-02-05 | 주식회사 동부하이텍 | 플래시 메모리 소자의 제조 방법 |
KR100945865B1 (ko) * | 2007-12-24 | 2010-03-08 | 주식회사 동부하이텍 | 플래시 메모리 소자의 게이트 형성방법 |
CN107591398A (zh) * | 2016-07-06 | 2018-01-16 | 中芯国际集成电路制造(上海)有限公司 | 半导体结构及其形成方法 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06350093A (ja) * | 1993-06-04 | 1994-12-22 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
JPH1174388A (ja) * | 1997-06-27 | 1999-03-16 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
KR19990061094A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 제조방법 |
JP2000164736A (ja) * | 1998-11-30 | 2000-06-16 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
KR20000074729A (ko) * | 1999-05-25 | 2000-12-15 | 윤종용 | 불휘발성 메모리 소자의 트렌치 소자분리 방법 |
KR20030001912A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
KR20030053321A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW203148B (ko) * | 1991-03-27 | 1993-04-01 | American Telephone & Telegraph | |
JPH05326968A (ja) * | 1992-05-26 | 1993-12-10 | Matsushita Electron Corp | 不揮発性半導体記憶装置及びその製造方法 |
US5891809A (en) * | 1995-09-29 | 1999-04-06 | Intel Corporation | Manufacturable dielectric formed using multiple oxidation and anneal steps |
JP3601232B2 (ja) * | 1996-02-26 | 2004-12-15 | ソニー株式会社 | 半導体装置の製造方法 |
JPH09312395A (ja) * | 1996-05-23 | 1997-12-02 | Toshiba Corp | 半導体装置の製造方法 |
JP3220645B2 (ja) * | 1996-09-06 | 2001-10-22 | 富士通株式会社 | 半導体装置の製造方法 |
JPH10129838A (ja) | 1996-10-29 | 1998-05-19 | Ootsuka Tec:Kk | 切粉の圧空搬送装置 |
JPH1140803A (ja) * | 1997-07-15 | 1999-02-12 | Toshiba Corp | 半導体装置及びその製造方法 |
US6383886B1 (en) * | 1998-09-03 | 2002-05-07 | Micron Technology, Inc. | Method to reduce floating grain defects in dual-sided container capacitor fabrication |
JP4573921B2 (ja) * | 1999-01-21 | 2010-11-04 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
JP3959203B2 (ja) * | 1999-05-21 | 2007-08-15 | 新日本無線株式会社 | 半導体装置の製造方法 |
JP2000353757A (ja) * | 1999-06-10 | 2000-12-19 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
US6660657B1 (en) * | 2000-08-07 | 2003-12-09 | Micron Technology, Inc. | Methods of incorporating nitrogen into silicon-oxide-containing layers |
US20030040171A1 (en) * | 2001-08-22 | 2003-02-27 | Weimer Ronald A. | Method of composite gate formation |
JP2003264247A (ja) * | 2002-03-11 | 2003-09-19 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
-
2002
- 2002-12-12 KR KR10-2002-0079209A patent/KR100482758B1/ko not_active IP Right Cessation
-
2003
- 2003-07-02 US US10/610,628 patent/US6893981B2/en not_active Expired - Fee Related
- 2003-11-11 JP JP2003381215A patent/JP4609980B2/ja not_active Expired - Fee Related
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06350093A (ja) * | 1993-06-04 | 1994-12-22 | Toshiba Corp | 不揮発性半導体記憶装置の製造方法 |
JPH1174388A (ja) * | 1997-06-27 | 1999-03-16 | Matsushita Electron Corp | 半導体装置及びその製造方法 |
KR19990061094A (ko) * | 1997-12-31 | 1999-07-26 | 김영환 | 반도체 소자의 제조방법 |
JP2000164736A (ja) * | 1998-11-30 | 2000-06-16 | Toshiba Corp | 不揮発性半導体メモリ及びその製造方法 |
KR20000074729A (ko) * | 1999-05-25 | 2000-12-15 | 윤종용 | 불휘발성 메모리 소자의 트렌치 소자분리 방법 |
KR20030001912A (ko) * | 2001-06-28 | 2003-01-08 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
KR20030053321A (ko) * | 2001-12-22 | 2003-06-28 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
Also Published As
Publication number | Publication date |
---|---|
US6893981B2 (en) | 2005-05-17 |
JP2004193577A (ja) | 2004-07-08 |
US20040115894A1 (en) | 2004-06-17 |
JP4609980B2 (ja) | 2011-01-12 |
KR20040051306A (ko) | 2004-06-18 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11721733B2 (en) | Memory transistor with multiple charge storing layers and a high work function gate electrode | |
US7682990B2 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
US9306025B2 (en) | Memory transistor with multiple charge storing layers and a high work function gate electrode | |
JP3976282B2 (ja) | 信頼できる極薄酸窒化物形成のための新規なプロセス | |
JP5113316B2 (ja) | 仮想接地アレイ・不揮発性半導体メモリ装置を形成する方法 | |
US7374997B2 (en) | Method of manufacturing flash memory device | |
KR100482758B1 (ko) | 반도체 소자의 제조 방법 | |
KR100426482B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
KR100482751B1 (ko) | 반도체 소자의 제조 방법 | |
KR101107398B1 (ko) | 반도체 장치 및 그 제조 방법 | |
US20050260817A1 (en) | Semiconductor device and method for manufacturing the same | |
JP4745187B2 (ja) | 半導体装置の製造方法 | |
US20060292800A1 (en) | ONO formation of semiconductor memory device and method of fabricating the same | |
US7785965B2 (en) | Dual storage node memory devices and methods for fabricating the same | |
US7795123B2 (en) | Method of forming gate electrode | |
KR100665396B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
JP4417808B2 (ja) | 半導体装置の製造方法 | |
JP3548563B2 (ja) | 半導体装置の製造方法 | |
US20030003656A1 (en) | Method of manufacturing flash memory device | |
US20090256188A1 (en) | Method for manufacturing semiconductor device and the semiconductor device | |
US20080150047A1 (en) | Gate insulating layer in a semiconductor device and method of forming the same | |
KR20070014410A (ko) | 불휘발성 메모리 장치의 제조방법 | |
JP3376305B2 (ja) | 半導体装置の製造方法 | |
KR20060011604A (ko) | 플래시 메모리 소자의 제조 방법 | |
JPH11111871A (ja) | 不揮発性半導体記憶装置及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E902 | Notification of reason for refusal | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20120323 Year of fee payment: 8 |
|
LAPS | Lapse due to unpaid annual fee |