KR20000074729A - 불휘발성 메모리 소자의 트렌치 소자분리 방법 - Google Patents
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- 238000002955 isolation Methods 0.000 title claims description 19
- 238000000034 method Methods 0.000 claims abstract description 31
- 239000004065 semiconductor Substances 0.000 claims abstract description 22
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 239000011810 insulating material Substances 0.000 claims abstract description 4
- 238000005530 etching Methods 0.000 claims description 9
- 230000000903 blocking effect Effects 0.000 claims description 8
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 4
- 238000005121 nitriding Methods 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 238000009832 plasma treatment Methods 0.000 claims description 3
- 230000003647 oxidation Effects 0.000 abstract description 21
- 238000007254 oxidation reaction Methods 0.000 abstract description 21
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 238000000151 deposition Methods 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 238000004519 manufacturing process Methods 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000001312 dry etching Methods 0.000 description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PZNSFCLAULLKQX-UHFFFAOYSA-N Boron nitride Chemical compound N#B PZNSFCLAULLKQX-UHFFFAOYSA-N 0.000 description 1
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
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Abstract
플로팅 게이트의 산화로 인한 불휘발성 메모리 소자의 특성의 불량을 방지할 수 있는 불휘발성 메모리 소자의 트렌치 소자분리 방법을 개시한다. 그 방법은, 반도체기판 상에 패드 산화막을 형성하는 단계와, 패드산화막 상에 도전층을 형성하는 단계와, 도전층 상에 마스크층을 형성하는 단계와, 비활성영역의 마스크층 및 도전층을 식각하여 제거하는 단계와, 결과물의 전면에 산화저지층을 형성하는 단계와, 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 트렌치의 내벽에 산화막을 형성하는 단계, 및 트렌치를 절연물질로 매립하는 단계로 이루어진다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플로팅 게이트의 산화로 인한 메모리 소자의 특성의 불량을 방지할 수 있는 불휘발성 메모리 소자의 트렌치 소자분리 방법에 관한 것이다.
소자분리 영역의 형성은 모든 제조공정 단계에 있어서 초기단계의 공정으로서, 활성영역의 크기 및 후공정 단계의 공정마진(margin)을 좌우하게 된다.
일반적으로 공정이 간단한 이점으로 인하여 반도체 장치의 제조에 널리 이용되는 선택적 산화에 의한 소자분리 방법(LOCal Oxidation of Silicon; 이하 LOCOS라 칭함)은, 256M 디램(DRAM)급 이상의 고집적화 되는 소자에 있어서 소자분리 영역의 폭(width)이 감소함에 따라, 필드산화시 수반되는 측면산화에 의한 버즈비크(Bird's beak) 현상으로 인하여 많은 연구에도 불구하고 그 한계점에 이르고 있다. 또한, 열공정으로 유발되는 버퍼층 응력에 의한 기판 실리콘의 결정결함 및 채널저지를 위해 이온주입된 불순물의 재분포 등 반도체 장치의 전기적 특성향상에 난점이 되고 있다.
최근에는 반도체기판에 기판에 트렌치를 형성하고 그 내부를 절연물질로 채움으로써, 같은 분리폭(isolation width)에서도 유효 분리길이를 길게 하여 작은 분리영역을 구현할 수 있는 쉘로우 트렌치 소자분리(Shallow Trench Isolation; STI)가 주로 사용되고 있다. STI 방법은 필드막의 형성에 있어서 LOCOS류와 같이 열산화공정에 의하지 않으므로, 열산화공정으로 인해 유발되는 LOCOS류의 단점들을 어느 정도 줄일 수 있다.
이러한 STI 공정 중의 하나로, 자기정합 STI(Self Aligned STI; SASTI) 공정이 있다. 불휘발성 메모리 소자와 같은 제품에 통상적인 STI 공정을 적용할 경우 몇 가지 문제점이 있다. 즉, 불휘발성 메모리 소자에서는 트렌치를 형성하기 전에 플로팅(floating) 게이트용 도전층을 증착한 후 이를 패터닝하는 단계에서 트렌치 형성을 위한 기판식각도 동시에 진행한다. 따라서, 트렌치 형성후, 상기 건식식각 공정에서 발생된 플라즈마 손상을 제거하기 위하여 트렌치의 내벽에 열산화막을 형성할 때 플로팅 게이트의 측면도 함께 산화된다. 이를 도면을 참조하여 설명한다.
도 1은 종래의 불휘발성 메모리 소자의 소자분리 방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 반도체기판(10) 상에 소정 두께의 열산화막을 성장시켜 패드산화막(12)을 형성한 다음, 패드산화막 상에 불순물이 도우프된 다결정실리콘막을 증착하여 플로팅 게이트를 형성하기 위한 도전층(14)을 형성한다. 다음에, 플로팅 게이트용 도전층(14) 상에, 예를 들어 질화막을 소정 두께 증착하여 트렌치를 형성하기 위한 식각공정의 마스크층(16)을 형성한다. 다음에, 사진식각 공정을 실시하여 비활성영역의 마스크층과 플로팅 게이트용 도전층을 식각한 후, 상기 반도체기판을 소정 깊이 이방성 식각한다. 상기 트렌치를 형성하기 위하여 반도체기판을 건식식각 하는데, 이 때 트렌치의 내벽에 플라즈마 손상(damage)이 발생된다.
이어서, 상기 트렌치의 내벽에 형성된 플라즈마 손상을 제거하기 위하여 반도체기판을 열산화시켜 상기 트렌치의 내벽에 얇은 산화막(17)을 형성한다. 이어서, 결과물의 전면에 예를 들어 화학 기상 증착(CVD)법을 이용하여 산화막을 증착함으로써 상기 트렌치를 매립하는 소자분리막(18)을 형성한다.
기술한 바와 같이, 불휘발성 메모리소자의 제조에 STI를 적용할 경우, 트렌치를 형성한 다음 트렌치 형성을 위한 건식식각 공정에서 발생된 플라즈마 손상을 제거하기 위하여 트렌치의 내벽에 열산화막을 형성할 때, 도면참조 부호 "A"로 표시된 부분과 같이, 플로팅 게이트(14)의 측면도 함께 산화된다. 이로 인해 데이터를 기록/소거 동작 특성이 불량해지는 문제점이 있다.
반도체 소자가 점차 고집적화됨에 따라 활성영역의 크기도 점차 작아지는데, 상기 트렌치 내벽에 형성하는 산화막의 두께는 어느 한계 이상으로 줄일 수 없기 때문에, 플로팅 게이트의 산화를 방지할 수 있는 새로운 방법이 필수적으로 요구된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 플로팅 게이트의 산화로 인한 메모리 소자의 특성의 불량을 방지할 수 있는 불휘발성 메모리 소자의 트렌치 소자분리 방법을 제공하는 것이다.
도 1은 STI 공정을 이용한 종래의 불휘발성 메모리 소자의 소자분리 방법을 설명하기 위한 단면도이다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 의한 불휘발성 메모리 소자의 트렌치 소자분리 방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
상기 과제를 이루기 위하여 본 발명에 의한 불휘발성 메모리 소자의 트렌치 소자분리 방법은, 반도체기판 상에 패드산화막을 형성하는 단계와, 상기 패드산화막 상에 도전층을 형성하는 단계와, 상기 도전층 상에 마스크층을 형성하는 단계와, 비활성영역의 상기 마스크층 및 도전층을 식각하여 제거하는 단계와, 결과물의 전면에 산화저지층을 형성하는 단계와, 상기 반도체기판의 비활성영역에 트렌치를 형성하는 단계와, 상기 트렌치의 내벽에 산화막을 형성하는 단계, 및 상기 트렌치를 절연물질로 매립하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 산화저지층은 실리콘질화막, 산화알루미늄, 질화처리된 막으로 형성할 수 있다. 그리고, 상기 질화처리된 막은 급속열질화(RTN) 또는 암모니아 가스를 이용한 플라즈마 처리 방법으로 형성할 수 있다.
본 발명에 따르면, 트렌치 내벽에 산화막을 형성하기 위한 산화공정에서 상기 플로팅 게이트용 도전층의 측면이 산화되는 것을 방지할 수 있으므로, 플로팅 게이트의 산화로 인한 메모리 소자의 특성의 불량을 방지할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2c는 본 발명의 일 실시예에 의한 불휘발성 메모리 소자의 트렌치 소자분리 방법을 설명하기 위하여 공정순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 반도체기판(20) 상에 소정 두께의 열산화막을 성장시켜 패드산화막(22)을 형성한 다음, 이 패드산화막 상에 불순물이 도우프된 다결정실리콘막을 증착하여 플로팅 게이트를 형성하기 위한 도전층(24)을 형성한다. 다음에, 플로팅 게이트용 도전층(24) 상에, 반도체기판을 식각하는 소정의 식각공정에 대해 상기 반도체기판과는 다른 식각율을 갖는 물질, 예를 들어 질화막을 소정 두께 증착하여 트렌치를 형성하기 위한 식각공정의 마스크층(26)을 형성한다.
다음에, 사진공정을 실시하여 상기 마스크층(14) 상에 비활성영역의 마스크층을 노출시키는 모양의 포토레지스트 패턴(28)을 형성한다. 그리고, 상기 마스크층을 이용하여 노출된 영역의 마스크층(26) 및 플로팅 게이트용 도전층(24)을 차례로 이방성 식각한다.
도 2b를 참조하면, 상기 포토레지스트 패턴을 제거한 다음, 그 결과물의 전면에 예를 들어 실리콘질화막을 소정 두께 증착하여, 후속되는 산화공정에서 플로팅 게이트용 도전층(24)의 산화를 방지할 산화저지층(30)을 형성한다. 상기 산화저지층(30)은 실리콘질화막 외에도, 질화처리 공정으로 형성된 막, 산화알루미늄(Al2O3) 또는 보론 질화막(BN) 등 산화를 억제할 수 있는 물질로 형성할 수 있다. 산화저지층(30)으로 질화처리막을 형성할 경우, 급속열질화(Rapid Thermal Nitridation; RTN) 또는 암모니아(NH3) 가스를 이용한 플라즈마 처리 공정을 사용할 수 있다.
도 2c를 참조하면, 마스크층(26) 및 플로팅 게이트용 도전층(24)이 제거된 부분의 반도체기판(20)을 소정 깊이 이방성 식각하여 트렌치를 형성한다. 상기 트렌치를 형성하기 위하여 반도체기판을 건식식각할 때, 트렌치의 내벽에 플라즈마 손상(damage)이 발생된다.
이어서, 상기 트렌치의 내벽에 형성된 플라즈마 손상을 제거하기 위하여 반도체기판을 열산화시켜 상기 트렌치의 내벽에 얇은 산화막(32)을 형성한다. 이 때, 상기 산화저지층(30)에 의해 플로팅 게이트용 도전층(24)의 측면에 산화되는 것을 방지할 수 있다.
이어서, 결과물의 전면에 예를 들어 화학 기상 증착(CVD)법을 이용하여 산화막(도시되지 않음)을 증착하여 트렌치를 매립하고, 평탄화 공정 및 플로팅 게이트용 도전층 패터닝, 불순물 이온주입 및 열처리 등의 통상의 공정을 거쳐 트랜지스터를 완성한다.
이상 본 발명을 상세히 설명하였으나, 본 발명은 상기한 실시예에 한정되지 않고 본 발명의 기술적 사상내에서 그 개량 및 변형이 가능하다.
상술한 본 발명에 의한 불휘발성 메모리 소자의 소자분리 방법에 따르면, 반도체기판에 트렌치를 형성하기 전에 플로팅 게이트용 도전층 및 마스크층을 패터닝한 상태에서 전면에 산화저지층을 형성한 다음에 트렌치를 형성한다. 이렇게 하면, 트렌치 내벽에 산화막을 형성하기 위한 산화공정에서 상기 플로팅 게이트용 도전층의 측면이 산화되는 것을 방지할 수 있다. 따라서, 플로팅 게이트의 산화로 인한 메모리 소자의 특성의 불량을 방지할 수 있다.
Claims (3)
- 반도체기판 상에 패드산화막을 형성하는 단계;상기 패드산화막 상에 도전층을 형성하는 단계;상기 도전층 상에 마스크층을 형성하는 단계;비활성영역의 상기 마스크층 및 도전층을 식각하여 제거하는 단계;결과물의 전면에 산화저지층을 형성하는 단계;상기 반도체기판의 비활성영역에 트렌치를 형성하는 단계;상기 트렌치의 내벽에 산화막을 형성하는 단계; 및상기 트렌치를 절연물질로 매립하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 소자의 트렌치 소자분리 방법.
- 제1항에 있어서, 상기 식각저지층은,실리콘질화막, 산화알루미늄, 질화처리된 막으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 트렌치 소자분리 방법.
- 제2항에 있어서, 상기 질화처리된 막은,급속열질화(RTN) 또는 암모니아 가스를 이용한 플라즈마 처리 방법으로 형성하는 것을 특징으로 하는 불휘발성 메모리 소자의 트렌치 소자분리 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018862A KR100555476B1 (ko) | 1999-05-25 | 1999-05-25 | 불휘발성 메모리 소자의 트렌치 소자분리 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990018862A KR100555476B1 (ko) | 1999-05-25 | 1999-05-25 | 불휘발성 메모리 소자의 트렌치 소자분리 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20000074729A true KR20000074729A (ko) | 2000-12-15 |
| KR100555476B1 KR100555476B1 (ko) | 2006-03-03 |
Family
ID=19587630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990018862A KR100555476B1 (ko) | 1999-05-25 | 1999-05-25 | 불휘발성 메모리 소자의 트렌치 소자분리 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100555476B1 (ko) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100444604B1 (ko) * | 2001-12-22 | 2004-08-16 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀의 제조 방법 |
| KR100482758B1 (ko) * | 2002-12-12 | 2005-04-14 | 주식회사 하이닉스반도체 | 반도체 소자의 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100238865B1 (ko) * | 1996-09-16 | 2000-01-15 | 윤종용 | 불휘발성 반도체 메모리 장치의 메모리 셀의 제조방법 |
| KR100211765B1 (ko) * | 1996-10-14 | 1999-08-02 | 윤종용 | 불휘발성 반도체 장치의 제조 방법 |
| KR19990055170A (ko) * | 1997-12-27 | 1999-07-15 | 김영환 | 플래쉬 메모리 소자의 제조 방법 |
-
1999
- 1999-05-25 KR KR1019990018862A patent/KR100555476B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
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|---|---|
| KR100555476B1 (ko) | 2006-03-03 |
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|---|---|---|---|
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