JPH11145464A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH11145464A JPH11145464A JP9310662A JP31066297A JPH11145464A JP H11145464 A JPH11145464 A JP H11145464A JP 9310662 A JP9310662 A JP 9310662A JP 31066297 A JP31066297 A JP 31066297A JP H11145464 A JPH11145464 A JP H11145464A
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Abstract
(57)【要約】
【課題】従来、LDD構造のMOSFET半導体装置で
は、ゲート酸化膜及びゲート電極を上層膜の水分から保
護するため、その上に保護酸化膜、保護窒化膜の積層構
造を形成していた。この構造では、水分の侵入は防止で
きても保護窒化膜の引張り応力により、ゲート酸化膜及
びゲート酸化膜と半導体基板との界面に電子及び正孔の
トラップ準位が形成され、トランジスタのしきい値電圧
を不安定にしていた。 【解決手段】積層構造の保護絶縁膜として、引張り応力
を有する熱CVD法による保護窒化膜12の上に圧縮応
力を有するプラズマCVD法による保護酸化膜13或い
は保護窒化膜18を形成することにより、トラップ準位
の減少と水分の侵入の阻止を同時に達成できる。
は、ゲート酸化膜及びゲート電極を上層膜の水分から保
護するため、その上に保護酸化膜、保護窒化膜の積層構
造を形成していた。この構造では、水分の侵入は防止で
きても保護窒化膜の引張り応力により、ゲート酸化膜及
びゲート酸化膜と半導体基板との界面に電子及び正孔の
トラップ準位が形成され、トランジスタのしきい値電圧
を不安定にしていた。 【解決手段】積層構造の保護絶縁膜として、引張り応力
を有する熱CVD法による保護窒化膜12の上に圧縮応
力を有するプラズマCVD法による保護酸化膜13或い
は保護窒化膜18を形成することにより、トラップ準位
の減少と水分の侵入の阻止を同時に達成できる。
Description
【0001】
【発明の属する技術分野】本発明はMOS型半導体装置
及びその製造方法に関し、特にLDD(Lightly
Doped Drainの略称)構造を有する多層配線
のMOS型半導体装置及びその製造方法に関する。
及びその製造方法に関し、特にLDD(Lightly
Doped Drainの略称)構造を有する多層配線
のMOS型半導体装置及びその製造方法に関する。
【0002】
【従来の技術】MOS型半導体集積回路装置はDRAM
の大容量化を始めとしてシステムオンシリコン等、トラ
ンジスタセルサイズの微細化及び多層配線化が絶え間な
く進行している。然るに、微細化、多層配線化が進む反
面、トランジスタを含む素子の信頼性の確保が益々困難
となってきている。特に、多層配線のLDD構造MOS
FETのしきい値電圧は、多層配線構造が故に、トラン
ジスタのゲート電極の上方に何重にも積層された層間膜
からの水分の侵入により大きな影響を受ける。
の大容量化を始めとしてシステムオンシリコン等、トラ
ンジスタセルサイズの微細化及び多層配線化が絶え間な
く進行している。然るに、微細化、多層配線化が進む反
面、トランジスタを含む素子の信頼性の確保が益々困難
となってきている。特に、多層配線のLDD構造MOS
FETのしきい値電圧は、多層配線構造が故に、トラン
ジスタのゲート電極の上方に何重にも積層された層間膜
からの水分の侵入により大きな影響を受ける。
【0003】このような層間膜からの水分の侵入を防ぐ
方法として、図4(c)に示すようなLDD構造のMO
SFET半導体装置がある。この製造方法を図4(a)
〜(c)を参照して説明する。
方法として、図4(c)に示すようなLDD構造のMO
SFET半導体装置がある。この製造方法を図4(a)
〜(c)を参照して説明する。
【0004】まず、半導体基板1にLOCOS(Loc
al Oxidation of Siliconの略称
で、以下LOCOSと称す)技術を用いて、素子分離用
のフィールド酸化膜2を形成し、フィールド酸化膜2以
外の半導体基板1に約8nmの膜厚を有するゲート酸化
膜3を熱酸化により形成し、ゲート酸化膜3を通して素
子領域となる半導体基板1内に、トランジスタのしきい
値電圧調整用のホウ素イオン(BF2 +)を、例えば、エ
ネルギー35KeV、ドーズ量4×1012/cm2の条
件でイオン注入し、更に、ゲート酸化膜3の上に化学気
相成長(Chemical Vapor Deposit
ion:略してCVDと称す)法により約300nmの
膜厚を有するポリシリコンを成長させ、PH3等の雰囲
気中で熱処理してポリシリコンにリンをドープする。続
いて、フォトリソグラフィー技術を用いて、リンがドー
プされたポリシリコンを選択的に除去してゲート電極4
を形成し、ゲート電極4をマスクとして、例えば、リン
をエネルギー20KeV、ドーズ量7×1013/cm2
の条件でイオン注入することにより、ソース及びドレイ
ンとして形成されるN-拡散層5を得る。次に、ゲート
電極4を含む半導体基板1全面にCVD法により約15
0nmの膜厚を有するCVD酸化膜6成長させると、図
4(a)に示す断面図となる。
al Oxidation of Siliconの略称
で、以下LOCOSと称す)技術を用いて、素子分離用
のフィールド酸化膜2を形成し、フィールド酸化膜2以
外の半導体基板1に約8nmの膜厚を有するゲート酸化
膜3を熱酸化により形成し、ゲート酸化膜3を通して素
子領域となる半導体基板1内に、トランジスタのしきい
値電圧調整用のホウ素イオン(BF2 +)を、例えば、エ
ネルギー35KeV、ドーズ量4×1012/cm2の条
件でイオン注入し、更に、ゲート酸化膜3の上に化学気
相成長(Chemical Vapor Deposit
ion:略してCVDと称す)法により約300nmの
膜厚を有するポリシリコンを成長させ、PH3等の雰囲
気中で熱処理してポリシリコンにリンをドープする。続
いて、フォトリソグラフィー技術を用いて、リンがドー
プされたポリシリコンを選択的に除去してゲート電極4
を形成し、ゲート電極4をマスクとして、例えば、リン
をエネルギー20KeV、ドーズ量7×1013/cm2
の条件でイオン注入することにより、ソース及びドレイ
ンとして形成されるN-拡散層5を得る。次に、ゲート
電極4を含む半導体基板1全面にCVD法により約15
0nmの膜厚を有するCVD酸化膜6成長させると、図
4(a)に示す断面図となる。
【0005】図4(b)は、図4(a)の後、異方性エ
ッチングによりゲート電極4を含む半導体基板1全面に
成長したCVD酸化膜6をゲート電極4の側壁のみに残
して側壁酸化膜7を形成し、側壁酸化膜7を有するゲー
ト電極4をマスクとして、例えば、砒素をエネルギー7
0KeV、ドーズ量3×1015/cm2の条件でイオン
注入し、更に、900℃、10分間の熱処理をしてイオ
ンを活性化させることにより、ソース取出し電極及びド
レイン取出し電極としてのN+拡散層8を形成した様子
を示している。これで、LDD構造MOSFETの主要
部分が完成する。
ッチングによりゲート電極4を含む半導体基板1全面に
成長したCVD酸化膜6をゲート電極4の側壁のみに残
して側壁酸化膜7を形成し、側壁酸化膜7を有するゲー
ト電極4をマスクとして、例えば、砒素をエネルギー7
0KeV、ドーズ量3×1015/cm2の条件でイオン
注入し、更に、900℃、10分間の熱処理をしてイオ
ンを活性化させることにより、ソース取出し電極及びド
レイン取出し電極としてのN+拡散層8を形成した様子
を示している。これで、LDD構造MOSFETの主要
部分が完成する。
【0006】続いて、このLDD構造MOSFETを、
その上層に形成される種々の材料の汚染から保護するた
めに、図4(c)のように、ゲート電極4を含む半導体
基板1全面に、SiH4、O2を原料ガスとし、約400
℃の温度で常圧CVD法により約100nmの膜厚を有
する第1の保護酸化膜9成長させ、更に、SiH2C
l2、NH3を原料ガスとして、約700℃の温度、気圧
約1Torrの条件下での熱CVD法により10乃至2
0nmの膜厚を有する第1の保護窒化膜10を成長させ
る。
その上層に形成される種々の材料の汚染から保護するた
めに、図4(c)のように、ゲート電極4を含む半導体
基板1全面に、SiH4、O2を原料ガスとし、約400
℃の温度で常圧CVD法により約100nmの膜厚を有
する第1の保護酸化膜9成長させ、更に、SiH2C
l2、NH3を原料ガスとして、約700℃の温度、気圧
約1Torrの条件下での熱CVD法により10乃至2
0nmの膜厚を有する第1の保護窒化膜10を成長させ
る。
【0007】この後は、LDD構造MOSFETを含む
素子の接続の為に、第1の層間BPSG膜11に、上述
したソース取出し電極及びドレイン取出し電極としての
N+拡散層8等と接続するための第1のスルーホール、
第1のスルーホールに充填され、第1の層間BPSG膜
11上にパターニングされて第1層目の金属配線用とし
て形成される、種々の金属物質から成る第1の金属配
線、更に第1の金属配線の上層に設けられる第2の金属
配線の為の第2の層間膜及び第2のスルーホール(いず
れも図示せず)、が繰り返されることにより、多層配線
構造が完成する。
素子の接続の為に、第1の層間BPSG膜11に、上述
したソース取出し電極及びドレイン取出し電極としての
N+拡散層8等と接続するための第1のスルーホール、
第1のスルーホールに充填され、第1の層間BPSG膜
11上にパターニングされて第1層目の金属配線用とし
て形成される、種々の金属物質から成る第1の金属配
線、更に第1の金属配線の上層に設けられる第2の金属
配線の為の第2の層間膜及び第2のスルーホール(いず
れも図示せず)、が繰り返されることにより、多層配線
構造が完成する。
【0008】
【発明が解決しようとする課題】上述のような従来のL
DD構造のMOSFET半導体装置においては、ゲート
電極を、水分の侵入を遮断する性質を有する第1の保護
窒化膜10で覆うことで、しきい値電圧の水分の侵入に
よる変動を防止している。しかし、第1の保護窒化膜1
0で水分の侵入の問題は解決できたとしても、別の問題
が新たに生じる。即ち、ゲート電極4を覆う10乃至2
0nmの厚さの第1の保護窒化膜10は、約1×1010
dynes/cm3の引っ張り応力を有するため、ドレ
イン近傍を含むゲート酸化膜3中や、ゲート酸化膜3と
半導体基板1との界面に、電子や正孔のトラップ準位が
形成されやすく、ドレイン近傍の電界にて加速されたホ
ットキャリアがトラップ準位に捕獲されて、しきい値電
圧を変動させるという現象が生じる。
DD構造のMOSFET半導体装置においては、ゲート
電極を、水分の侵入を遮断する性質を有する第1の保護
窒化膜10で覆うことで、しきい値電圧の水分の侵入に
よる変動を防止している。しかし、第1の保護窒化膜1
0で水分の侵入の問題は解決できたとしても、別の問題
が新たに生じる。即ち、ゲート電極4を覆う10乃至2
0nmの厚さの第1の保護窒化膜10は、約1×1010
dynes/cm3の引っ張り応力を有するため、ドレ
イン近傍を含むゲート酸化膜3中や、ゲート酸化膜3と
半導体基板1との界面に、電子や正孔のトラップ準位が
形成されやすく、ドレイン近傍の電界にて加速されたホ
ットキャリアがトラップ準位に捕獲されて、しきい値電
圧を変動させるという現象が生じる。
【0009】本発明の目的は、LDD構造のMOSFE
Tにおいて、上方に積層された層間BPSG膜等の層間
絶縁膜からの水分の侵入を防止できると共に、ゲート酸
化膜中やゲート酸化膜と半導体基板との界面にできる電
子や正孔のトラップ準位の密度を極小化することによ
り、安定した、信頼性の良いしきい値電圧を有する半導
体装置及びその製造方法を提供することにある。
Tにおいて、上方に積層された層間BPSG膜等の層間
絶縁膜からの水分の侵入を防止できると共に、ゲート酸
化膜中やゲート酸化膜と半導体基板との界面にできる電
子や正孔のトラップ準位の密度を極小化することによ
り、安定した、信頼性の良いしきい値電圧を有する半導
体装置及びその製造方法を提供することにある。
【0010】
【課題を解決するための手段】本発明の半導体装置は、
一導電型半導体基板に素子領域を分離する為に形成され
た第1絶縁膜と、前記第1絶縁膜を含む前記一導電型半
導体基板上に形成されたゲート絶縁膜と、前記素子領域
内にあって前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極をマスクとして自己整合的に形成さ
れた反対導電型のソース及びドレイン領域と、前記ゲー
ト電極の側壁に形成された側壁絶縁膜と、前記ゲート電
極及び前記側壁絶縁膜をマスクとして自己整合的に形成
された反対導電型のソース及びドレイン取出し領域と、
前記ゲート電極及び前記側壁絶縁膜を含む前記一導電型
半導体基板全面に少なくとも一層以上の絶縁膜から構成
される保護絶縁膜と、前記保護絶縁膜を含む前記一導電
型半導体基板全面に、その上層に形成されるべき金属配
線と前記ゲート電極を絶縁するために形成された層間絶
縁膜と、から成る半導体装置において、前記保護絶縁膜
が少なくとも前記層間絶縁を含む上層の層間絶縁膜から
の水分を遮断し、かつ前記保護絶縁膜が有する応力を極
小化するものであることを特徴とする。
一導電型半導体基板に素子領域を分離する為に形成され
た第1絶縁膜と、前記第1絶縁膜を含む前記一導電型半
導体基板上に形成されたゲート絶縁膜と、前記素子領域
内にあって前記ゲート絶縁膜上に形成されたゲート電極
と、前記ゲート電極をマスクとして自己整合的に形成さ
れた反対導電型のソース及びドレイン領域と、前記ゲー
ト電極の側壁に形成された側壁絶縁膜と、前記ゲート電
極及び前記側壁絶縁膜をマスクとして自己整合的に形成
された反対導電型のソース及びドレイン取出し領域と、
前記ゲート電極及び前記側壁絶縁膜を含む前記一導電型
半導体基板全面に少なくとも一層以上の絶縁膜から構成
される保護絶縁膜と、前記保護絶縁膜を含む前記一導電
型半導体基板全面に、その上層に形成されるべき金属配
線と前記ゲート電極を絶縁するために形成された層間絶
縁膜と、から成る半導体装置において、前記保護絶縁膜
が少なくとも前記層間絶縁を含む上層の層間絶縁膜から
の水分を遮断し、かつ前記保護絶縁膜が有する応力を極
小化するものであることを特徴とする。
【0011】又、本発明の半導体装置の製造方法は、一
導電型半導体基板に素子領域を分離する為に第1絶縁膜
を形成する工程と、前記第1絶縁膜を含む前記一導電型
半導体基板上にゲート絶縁膜を形成する工程と、前記素
子領域内にあって前記ゲート絶縁膜上にゲート電極を形
成する工程と、前記ゲート電極をマスクとして自己整合
的に反対導電型のソース及びドレイン領域を形成する工
程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工
程と、前記ゲート電極及び前記側壁絶縁膜をマスクとし
て自己整合的に反対導電型のソース及びドレイン取出し
領域を形成する工程と、前記ゲート電極及び前記側壁絶
縁膜を含む前記一導電型半導体基板全面に少なくとも一
層以上の絶縁膜から構成される保護絶縁膜を形成する工
程と、前記保護絶縁膜を含む前記一導電型半導体基板全
面に、その上層の金属配線と前記ゲート電極を絶縁する
ために層間絶縁膜を形成する工程と、から成る半導体装
置の製造方法において、前記保護絶縁膜を形成する工程
が、少なくとも前記層間絶縁を含む上層の層間絶縁膜か
らの水分を遮断し、かつ前記保護絶縁膜が有する応力を
極小化する工程であることを特徴とする。
導電型半導体基板に素子領域を分離する為に第1絶縁膜
を形成する工程と、前記第1絶縁膜を含む前記一導電型
半導体基板上にゲート絶縁膜を形成する工程と、前記素
子領域内にあって前記ゲート絶縁膜上にゲート電極を形
成する工程と、前記ゲート電極をマスクとして自己整合
的に反対導電型のソース及びドレイン領域を形成する工
程と、前記ゲート電極の側壁に側壁絶縁膜を形成する工
程と、前記ゲート電極及び前記側壁絶縁膜をマスクとし
て自己整合的に反対導電型のソース及びドレイン取出し
領域を形成する工程と、前記ゲート電極及び前記側壁絶
縁膜を含む前記一導電型半導体基板全面に少なくとも一
層以上の絶縁膜から構成される保護絶縁膜を形成する工
程と、前記保護絶縁膜を含む前記一導電型半導体基板全
面に、その上層の金属配線と前記ゲート電極を絶縁する
ために層間絶縁膜を形成する工程と、から成る半導体装
置の製造方法において、前記保護絶縁膜を形成する工程
が、少なくとも前記層間絶縁を含む上層の層間絶縁膜か
らの水分を遮断し、かつ前記保護絶縁膜が有する応力を
極小化する工程であることを特徴とする。
【0012】
【発明の実施の形態】本発明の実施形態を図面を用いて
説明する。本発明の第1の実施形態は、従来の半導体装
置の製造方法で示した、図4(a)、(b)の、側壁酸
化膜7の形成までは同一であるので、この工程に至る過
程の説明は省略して、その後の工程について説明する。
説明する。本発明の第1の実施形態は、従来の半導体装
置の製造方法で示した、図4(a)、(b)の、側壁酸
化膜7の形成までは同一であるので、この工程に至る過
程の説明は省略して、その後の工程について説明する。
【0013】図4(b)のように、ゲート電極に側壁酸
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図1(a)のように、ゲート電極4を含む半導体基板1
全面に、SiH2Cl2、NH3を原料ガスとし、約70
0℃の温度で気圧約1Torrの条件下での熱CVD法
により10乃至20nmの膜厚を有する第2の保護窒化
膜12を成長させる。次いで、第2の保護窒化膜12を
含む半導体基板1全面に、SiH4、O2を原料ガスと
し、気圧約5Torr、RFパワー100W、RF周波
数13.56MHzの条件下でのプラズマCVD法によ
り約50nmの膜厚を有する第2の保護酸化膜13を成
長させる。続いて、O3、TEOS(テトラエキシシラ
ンの略称)原料ガスとして、約400℃での常圧CVD
法により約1000nmの膜厚を有するBPSG膜を成
長させ、ゲート電極4等でできた段差をなくすために、
無機シリカを用いたエッチバック技術により平坦化され
た約800nmの膜厚を有する第1の層間BPSG膜1
1が形成される。
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図1(a)のように、ゲート電極4を含む半導体基板1
全面に、SiH2Cl2、NH3を原料ガスとし、約70
0℃の温度で気圧約1Torrの条件下での熱CVD法
により10乃至20nmの膜厚を有する第2の保護窒化
膜12を成長させる。次いで、第2の保護窒化膜12を
含む半導体基板1全面に、SiH4、O2を原料ガスと
し、気圧約5Torr、RFパワー100W、RF周波
数13.56MHzの条件下でのプラズマCVD法によ
り約50nmの膜厚を有する第2の保護酸化膜13を成
長させる。続いて、O3、TEOS(テトラエキシシラ
ンの略称)原料ガスとして、約400℃での常圧CVD
法により約1000nmの膜厚を有するBPSG膜を成
長させ、ゲート電極4等でできた段差をなくすために、
無機シリカを用いたエッチバック技術により平坦化され
た約800nmの膜厚を有する第1の層間BPSG膜1
1が形成される。
【0014】この後は、従来の半導体装置の製造方法と
同様にして、LDD構造MOSFETを含む素子の接続
の為に、第1の層間BPSG膜11に、上述したソース
取出し電極及びドレイン取出し電極としてのN+拡散層
8等と接続するための第1のスルーホール、第1のスル
ーホールに充填され、第1の層間BPSG膜11上にパ
ターニングされて第1層目の金属配線用として形成され
る、種々の金属物質から成る第1の金属配線、更に第1
の金属配線の上層に設けられる第2の金属配線の為の第
2の層間膜及び第2のスルーホール(いずれも図示せ
ず)、が繰り返されることにより、多層配線構造が完成
する。
同様にして、LDD構造MOSFETを含む素子の接続
の為に、第1の層間BPSG膜11に、上述したソース
取出し電極及びドレイン取出し電極としてのN+拡散層
8等と接続するための第1のスルーホール、第1のスル
ーホールに充填され、第1の層間BPSG膜11上にパ
ターニングされて第1層目の金属配線用として形成され
る、種々の金属物質から成る第1の金属配線、更に第1
の金属配線の上層に設けられる第2の金属配線の為の第
2の層間膜及び第2のスルーホール(いずれも図示せ
ず)、が繰り返されることにより、多層配線構造が完成
する。
【0015】このように、本発明の第1の実施形態で
は、ゲート電極4を含む半導体基板1全面に保護絶縁膜
として、第2の保護窒化膜12、第2の保護酸化膜13
が順次積層される。ここで、第2の保護窒化膜12は、
SiH2Cl2、NH3を原料ガスとし、約700℃の温
度で気圧約1Torrの条件下での熱CVD法により膜
厚10乃至20nmに成長させた場合、約1×1010d
ynes/cm3の引張り応力を有するが、第2の保護
酸化膜13は、SiH4、O2を原料ガスとし、気圧約
5Torr、RFパワー100W、RF周波数13.5
6MHzの条件下で約50nmの膜厚に成長させた場
合、1.0乃至1.5×1019dynes/cm3の圧
縮応力を有し、第2の保護酸化膜13は、その圧縮応力
により第2の保護窒化膜12の有する引張り応力を緩和
する役目を果たす。更に、第2の保護酸化膜13は、R
Fパワーを変えることによりその圧縮応力を任意に変化
させることができ、第2の保護窒化膜12と第2の保護
酸化膜13とで構成される保護絶縁膜のストレスを最適
化できる。このように第2の保護窒化膜12の上に第2
の保護酸化膜13を形成することにより、第1の効果と
して、保護絶縁膜のストレスを最適化することができ、
ドレイン近傍を含むゲート酸化膜3中やゲート酸化膜3
と半導体基板1との界面における電子や正孔のトラップ
準位の密度を減少させることができる。
は、ゲート電極4を含む半導体基板1全面に保護絶縁膜
として、第2の保護窒化膜12、第2の保護酸化膜13
が順次積層される。ここで、第2の保護窒化膜12は、
SiH2Cl2、NH3を原料ガスとし、約700℃の温
度で気圧約1Torrの条件下での熱CVD法により膜
厚10乃至20nmに成長させた場合、約1×1010d
ynes/cm3の引張り応力を有するが、第2の保護
酸化膜13は、SiH4、O2を原料ガスとし、気圧約
5Torr、RFパワー100W、RF周波数13.5
6MHzの条件下で約50nmの膜厚に成長させた場
合、1.0乃至1.5×1019dynes/cm3の圧
縮応力を有し、第2の保護酸化膜13は、その圧縮応力
により第2の保護窒化膜12の有する引張り応力を緩和
する役目を果たす。更に、第2の保護酸化膜13は、R
Fパワーを変えることによりその圧縮応力を任意に変化
させることができ、第2の保護窒化膜12と第2の保護
酸化膜13とで構成される保護絶縁膜のストレスを最適
化できる。このように第2の保護窒化膜12の上に第2
の保護酸化膜13を形成することにより、第1の効果と
して、保護絶縁膜のストレスを最適化することができ、
ドレイン近傍を含むゲート酸化膜3中やゲート酸化膜3
と半導体基板1との界面における電子や正孔のトラップ
準位の密度を減少させることができる。
【0016】第2の効果として、第2の保護窒化膜12
をゲート酸化膜3及びゲート電極4の上に直接成長させ
ることにより、従来のLDD構造のMOSFET半導体
装置で考えられる第1の保護酸化膜9に含まれる水分の
トランジスタへの影響を無くすことができる。
をゲート酸化膜3及びゲート電極4の上に直接成長させ
ることにより、従来のLDD構造のMOSFET半導体
装置で考えられる第1の保護酸化膜9に含まれる水分の
トランジスタへの影響を無くすことができる。
【0017】次に、本発明の第2の実施形態の半導体装
置の製造方法を、図1(b)に断面図で示すが、本半導
体装置の製造方法も、従来の半導体装置の製造方法と、
側壁酸化膜7の形成までは同一であるので、この工程に
至る過程の説明は省略する。
置の製造方法を、図1(b)に断面図で示すが、本半導
体装置の製造方法も、従来の半導体装置の製造方法と、
側壁酸化膜7の形成までは同一であるので、この工程に
至る過程の説明は省略する。
【0018】図4(b)のように、ゲート電極に側壁酸
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図1(b)のように、SiH4、O2を原料ガスとし、約
400℃の温度で常圧CVD法により約100nmの膜
厚を有する第3の保護酸化膜14成長させ、更に、Si
H2Cl2、NH3を原料ガスとして、約700℃の温
度、気圧約1Torrの条件下での熱CVD法により1
0乃至20nmの膜厚を有する第3の保護窒化膜15を
成長させる。次いで、第3の保護窒化膜15を含む半導
体基板1全面に、SiH4、O2を原料ガスとし、気圧約
0.1Torr、RFパワー100W、RF周波数1
3.56MHzの条件下でのプラズマCVD法により約
50nmの膜厚を有する第4の保護酸化膜16を成長さ
せる。この後は、本発明の第1の実施形態と同じ工程が
続き、LDD構造MOSFETを含む多層配線構造が完
成する。
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図1(b)のように、SiH4、O2を原料ガスとし、約
400℃の温度で常圧CVD法により約100nmの膜
厚を有する第3の保護酸化膜14成長させ、更に、Si
H2Cl2、NH3を原料ガスとして、約700℃の温
度、気圧約1Torrの条件下での熱CVD法により1
0乃至20nmの膜厚を有する第3の保護窒化膜15を
成長させる。次いで、第3の保護窒化膜15を含む半導
体基板1全面に、SiH4、O2を原料ガスとし、気圧約
0.1Torr、RFパワー100W、RF周波数1
3.56MHzの条件下でのプラズマCVD法により約
50nmの膜厚を有する第4の保護酸化膜16を成長さ
せる。この後は、本発明の第1の実施形態と同じ工程が
続き、LDD構造MOSFETを含む多層配線構造が完
成する。
【0019】本発明の第2の実施形態においては、ゲー
ト電極4を含む半導体基板1全面に保護絶縁膜として、
第3の保護酸化膜14、第3の保護窒化膜15、第4の
保護酸化膜16が順次積層され、保護絶縁膜の構造が、
第1の実施形態の第2の保護窒化膜12の下に第3の保
護酸化膜14が追加された構成となる。この構造では、
第1の実施形態同様、第4の保護酸化膜16がその下の
第3の保護窒化膜15の引張り応力を緩和する役目を果
たすが、第3の保護窒化膜15の下の第3の保護酸化膜
14に含まれる水分のトランジスタへの影響は排除でき
ない。しかし、第3の保護酸化膜14は、第3の保護窒
化膜15が直接、ゲート酸化膜3及びゲート電極4にス
トレスを及ぼすことを回避させることができる。
ト電極4を含む半導体基板1全面に保護絶縁膜として、
第3の保護酸化膜14、第3の保護窒化膜15、第4の
保護酸化膜16が順次積層され、保護絶縁膜の構造が、
第1の実施形態の第2の保護窒化膜12の下に第3の保
護酸化膜14が追加された構成となる。この構造では、
第1の実施形態同様、第4の保護酸化膜16がその下の
第3の保護窒化膜15の引張り応力を緩和する役目を果
たすが、第3の保護窒化膜15の下の第3の保護酸化膜
14に含まれる水分のトランジスタへの影響は排除でき
ない。しかし、第3の保護酸化膜14は、第3の保護窒
化膜15が直接、ゲート酸化膜3及びゲート電極4にス
トレスを及ぼすことを回避させることができる。
【0020】次に、本発明の第3の実施形態の半導体装
置の製造方法を、図2(a)に断面図で示すが、本半導
体装置の製造方法も、従来の半導体装置の製造方法と図
4(a)、(b)の側壁酸化膜7の形成までは同一であ
るので、この工程に至る過程の説明は省略する。
置の製造方法を、図2(a)に断面図で示すが、本半導
体装置の製造方法も、従来の半導体装置の製造方法と図
4(a)、(b)の側壁酸化膜7の形成までは同一であ
るので、この工程に至る過程の説明は省略する。
【0021】図4(b)のように、ゲート電極に側壁酸
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図2(a)のように、ゲート電極4を含む半導体基板1
全面に、SiH2Cl2、NH3を原料ガスとし、約70
0℃の温度で気圧約1Torrの条件下での熱CVD法
により10乃至20nmの膜厚を有する第4の保護窒化
膜17を成長させる。次いで、第4の保護窒化膜17を
含む半導体基板1全面に、SiH4、NH3、Arを原料
ガスとし、温度250乃至300℃、気圧約1Tor
r、RFパワー300W以上、RF周波数13.56M
Hzの条件下でのプラズマCVD法により30乃至10
0nmの膜厚を有する第5の保護酸化膜18を成長させ
る。この後は、本発明の第1の実施形態と同じ工程が続
き、LDD構造MOSFETを含む多層配線構造が完成
する。
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図2(a)のように、ゲート電極4を含む半導体基板1
全面に、SiH2Cl2、NH3を原料ガスとし、約70
0℃の温度で気圧約1Torrの条件下での熱CVD法
により10乃至20nmの膜厚を有する第4の保護窒化
膜17を成長させる。次いで、第4の保護窒化膜17を
含む半導体基板1全面に、SiH4、NH3、Arを原料
ガスとし、温度250乃至300℃、気圧約1Tor
r、RFパワー300W以上、RF周波数13.56M
Hzの条件下でのプラズマCVD法により30乃至10
0nmの膜厚を有する第5の保護酸化膜18を成長させ
る。この後は、本発明の第1の実施形態と同じ工程が続
き、LDD構造MOSFETを含む多層配線構造が完成
する。
【0022】本発明の第3の実施形態においては、ゲー
ト電極4を含む半導体基板1全面に保護絶縁膜として、
第4の保護窒化膜17、第5の保護窒化膜18が順次積
層される。第4の保護窒化膜17は、第1の実施形態及
び第2の実施形態と同じ条件、同じ膜厚に形成される
が、第5の保護窒化膜18は、SiH4、NH3、Arを
原料ガスとし、温度250乃至300℃、気圧約1To
rr、RFパワー300W以上、RF周波数13.56
MHzの条件下でのプラズマCVD法により30乃至1
00nmの膜厚に形成される。
ト電極4を含む半導体基板1全面に保護絶縁膜として、
第4の保護窒化膜17、第5の保護窒化膜18が順次積
層される。第4の保護窒化膜17は、第1の実施形態及
び第2の実施形態と同じ条件、同じ膜厚に形成される
が、第5の保護窒化膜18は、SiH4、NH3、Arを
原料ガスとし、温度250乃至300℃、気圧約1To
rr、RFパワー300W以上、RF周波数13.56
MHzの条件下でのプラズマCVD法により30乃至1
00nmの膜厚に形成される。
【0023】ここで、第5の保護窒化膜18の応力のR
Fパワーを変化させたときの様子を、図3に示す。この
特性は、A.K.Sinhaらにより1978年のJ.
Electrochemical Society 12
5の601ページに示されたもので、SiH4、NH3、
Arを原料ガスとし、温度275℃、気圧950mTo
rrの条件下でRFパワーを変化させると、RFパワー
が300W以上で膜が圧縮応力を顕著に示し始めること
がわかる。例えば、RFパワーを300Wから350W
に変化させると、圧縮応力が1.0×109dynes
/cm3から2.0×109dynes/cm3まで変化
しており、RFパワーにより圧縮応力を容易に制御でき
ることがわかる。熱CVD法により形成された第4の保
護窒化膜17は約1.0×1010dynes/cm3の
引張り応力を持つため、これを例えば、半分に緩和する
ためには、第5の保護窒化膜18の膜厚を第4の保護窒
化膜17の膜厚の3乃至5倍に設定すればよく、第4の
保護窒化膜17による引張り応力を緩和することができ
る。
Fパワーを変化させたときの様子を、図3に示す。この
特性は、A.K.Sinhaらにより1978年のJ.
Electrochemical Society 12
5の601ページに示されたもので、SiH4、NH3、
Arを原料ガスとし、温度275℃、気圧950mTo
rrの条件下でRFパワーを変化させると、RFパワー
が300W以上で膜が圧縮応力を顕著に示し始めること
がわかる。例えば、RFパワーを300Wから350W
に変化させると、圧縮応力が1.0×109dynes
/cm3から2.0×109dynes/cm3まで変化
しており、RFパワーにより圧縮応力を容易に制御でき
ることがわかる。熱CVD法により形成された第4の保
護窒化膜17は約1.0×1010dynes/cm3の
引張り応力を持つため、これを例えば、半分に緩和する
ためには、第5の保護窒化膜18の膜厚を第4の保護窒
化膜17の膜厚の3乃至5倍に設定すればよく、第4の
保護窒化膜17による引張り応力を緩和することができ
る。
【0024】次に、本発明の第4の実施形態の半導体装
置の製造方法を、図2(b)に断面図で示すが、本半導
体装置の製造方法も、従来の半導体装置の製造方法と図
4(a)、(b)の側壁酸化膜7の形成までは同一であ
るので、この工程に至る過程の説明は省略する。
置の製造方法を、図2(b)に断面図で示すが、本半導
体装置の製造方法も、従来の半導体装置の製造方法と図
4(a)、(b)の側壁酸化膜7の形成までは同一であ
るので、この工程に至る過程の説明は省略する。
【0025】図4(b)のように、ゲート電極に側壁酸
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図2(b)のように、ゲート電極4を含む半導体基板1
全面に、SiH4、O2を原料ガスとし、約400℃の温
度で常圧CVD法により約100nmの膜厚を有する第
5の保護酸化膜19成長させ、更に、SiH2Cl2、N
H3を原料ガスとして、約700℃の温度、気圧約1T
orrの条件下での熱CVD法により10乃至20nm
の膜厚を有する第6の保護窒化膜20を成長させる。次
いで、第6の保護窒化膜20を含む半導体基板1全面
に、SiH4、NH3、Arを原料ガスとし、温度250
乃至300℃、気圧約1Torr、RFパワー300W
以上、RF周波数13.56MHzの条件下でのプラズ
マCVD法により30乃至100nmの膜厚を有する第
7の保護酸化膜21を成長させる。この後は、本発明の
第1の実施形態と同じ工程が続き、LDD構造MOSF
ETを含む多層配線構造が完成する。
化膜7を形成してLDD構造MOSFETの主要部分を
完成させた後、このLDD構造MOSFETを、その上
層に形成される種々の材料の汚染から保護するために、
図2(b)のように、ゲート電極4を含む半導体基板1
全面に、SiH4、O2を原料ガスとし、約400℃の温
度で常圧CVD法により約100nmの膜厚を有する第
5の保護酸化膜19成長させ、更に、SiH2Cl2、N
H3を原料ガスとして、約700℃の温度、気圧約1T
orrの条件下での熱CVD法により10乃至20nm
の膜厚を有する第6の保護窒化膜20を成長させる。次
いで、第6の保護窒化膜20を含む半導体基板1全面
に、SiH4、NH3、Arを原料ガスとし、温度250
乃至300℃、気圧約1Torr、RFパワー300W
以上、RF周波数13.56MHzの条件下でのプラズ
マCVD法により30乃至100nmの膜厚を有する第
7の保護酸化膜21を成長させる。この後は、本発明の
第1の実施形態と同じ工程が続き、LDD構造MOSF
ETを含む多層配線構造が完成する。
【0026】本発明の第4の実施形態においては、ゲー
ト電極4を含む半導体基板1全面に保護絶縁膜として、
第5の保護酸化膜19、第6の保護窒化膜20、第7の
保護窒化膜21が順次積層され、保護絶縁膜の構造が、
第3の実施形態の第4の保護窒化膜17の下に第5の保
護酸化膜19が追加された構成となる。この構造では、
第3の実施形態同様、第7の保護窒化膜21がその下の
第6の保護窒化膜20の引張り応力を緩和する役目を果
たすが、第6の保護窒化膜20の下の第5の保護酸化膜
19に含まれる水分のトランジスタへの影響は排除でき
ない。しかし、第5の保護酸化膜19は、第7の保護窒
化膜21が直接、ゲート酸化膜3及びゲート電極4にス
トレスを及ぼすことを回避させることができる。
ト電極4を含む半導体基板1全面に保護絶縁膜として、
第5の保護酸化膜19、第6の保護窒化膜20、第7の
保護窒化膜21が順次積層され、保護絶縁膜の構造が、
第3の実施形態の第4の保護窒化膜17の下に第5の保
護酸化膜19が追加された構成となる。この構造では、
第3の実施形態同様、第7の保護窒化膜21がその下の
第6の保護窒化膜20の引張り応力を緩和する役目を果
たすが、第6の保護窒化膜20の下の第5の保護酸化膜
19に含まれる水分のトランジスタへの影響は排除でき
ない。しかし、第5の保護酸化膜19は、第7の保護窒
化膜21が直接、ゲート酸化膜3及びゲート電極4にス
トレスを及ぼすことを回避させることができる。
【0027】更に、上に述べた第1乃至第4の実施形態
において、それぞれの保護絶縁膜の内、最初の保護窒化
膜、即ち、それぞれ、第2の保護窒化膜12、第3の保
護窒化膜15、第4の保護窒化膜17、第6の保護窒化
膜20を成長させる前に、それぞれの窒化膜を成長させ
る装置内において、温度700℃以上、気気圧10-3T
orr以下の条件下で熱処理を10秒間以上施すことに
より、ゲート酸化膜3、第3の酸化膜14,第5の酸化
膜19に含まれる水分を除去することができ、トランジ
スタへの酸化膜中の残留水分の影響を無くすことができ
る。特に、保護窒化膜の下に予め保護酸化膜を形成す
る、第2の実施形態及び第4の実施形態において有効で
ある。
において、それぞれの保護絶縁膜の内、最初の保護窒化
膜、即ち、それぞれ、第2の保護窒化膜12、第3の保
護窒化膜15、第4の保護窒化膜17、第6の保護窒化
膜20を成長させる前に、それぞれの窒化膜を成長させ
る装置内において、温度700℃以上、気気圧10-3T
orr以下の条件下で熱処理を10秒間以上施すことに
より、ゲート酸化膜3、第3の酸化膜14,第5の酸化
膜19に含まれる水分を除去することができ、トランジ
スタへの酸化膜中の残留水分の影響を無くすことができ
る。特に、保護窒化膜の下に予め保護酸化膜を形成す
る、第2の実施形態及び第4の実施形態において有効で
ある。
【0028】
【発明の効果】以上述べた本発明における効果は、次の
ようなものとなる。ゲート電極を含む半導体基板1全面
に保護絶縁膜として、多層配線のために上層に設けられ
る層間絶縁膜からの水分の侵入を防止する保護窒化膜
を、ゲート電極に直接或いは保護酸化膜を介して成長さ
せる。この保護酸化膜は、保護窒化膜がゲート電極下の
ゲート酸化膜及びゲート電極下の半導体基板とゲート酸
化膜の間の界面に直接ストレスを及ぼすことを回避させ
る役目を持つ。このゲート電極上方に位置する保護窒化
膜は、このままでは大きな引張り応力を有しているが、
この保護窒化膜の上に更に、保護酸化膜或いは保護窒化
膜を成長させることにより、引張り応力が緩和され、ゲ
ート電極下のゲート酸化膜及びゲート電極下の半導体基
板とゲート酸化膜の間の界面に生じるキャリアのトラッ
プ準位密度を減らすことができる。
ようなものとなる。ゲート電極を含む半導体基板1全面
に保護絶縁膜として、多層配線のために上層に設けられ
る層間絶縁膜からの水分の侵入を防止する保護窒化膜
を、ゲート電極に直接或いは保護酸化膜を介して成長さ
せる。この保護酸化膜は、保護窒化膜がゲート電極下の
ゲート酸化膜及びゲート電極下の半導体基板とゲート酸
化膜の間の界面に直接ストレスを及ぼすことを回避させ
る役目を持つ。このゲート電極上方に位置する保護窒化
膜は、このままでは大きな引張り応力を有しているが、
この保護窒化膜の上に更に、保護酸化膜或いは保護窒化
膜を成長させることにより、引張り応力が緩和され、ゲ
ート電極下のゲート酸化膜及びゲート電極下の半導体基
板とゲート酸化膜の間の界面に生じるキャリアのトラッ
プ準位密度を減らすことができる。
【0029】更に、保護絶縁膜の内、最初の保護窒化膜
を成長させる前に、その窒化膜を成長させる装置内にお
いて、温度700℃以上、気圧10-3Torr以下の条
件下で熱処理を10秒間以上施すことにより、ゲート酸
化膜、保護窒化膜下の酸化膜に含まれる水分を除去する
ことができ、トランジスタへの酸化膜中の残留水分の影
響を無くすことができる。
を成長させる前に、その窒化膜を成長させる装置内にお
いて、温度700℃以上、気圧10-3Torr以下の条
件下で熱処理を10秒間以上施すことにより、ゲート酸
化膜、保護窒化膜下の酸化膜に含まれる水分を除去する
ことができ、トランジスタへの酸化膜中の残留水分の影
響を無くすことができる。
【0030】以上のことから、本発明の半導体装置の製
造方法によれば、多層配線構造の層間絶縁膜からトラン
ジスタへの水分の侵入を防止し、しかも、トランジスタ
のしきい値電圧を不安定にさせる原因となる、ゲート電
極下のゲート酸化膜及びゲート電極下の半導体基板とゲ
ート酸化膜の間の界面に生じるキャリアのトラップ準位
密度を減少させることができ、信頼性の良い安定なLD
D構造MOSFETが実現できる。
造方法によれば、多層配線構造の層間絶縁膜からトラン
ジスタへの水分の侵入を防止し、しかも、トランジスタ
のしきい値電圧を不安定にさせる原因となる、ゲート電
極下のゲート酸化膜及びゲート電極下の半導体基板とゲ
ート酸化膜の間の界面に生じるキャリアのトラップ準位
密度を減少させることができ、信頼性の良い安定なLD
D構造MOSFETが実現できる。
【図1】本発明の第1及び第2の実施形態の半導体装置
並びに半導体装置の製造方法を示す断面図である。
並びに半導体装置の製造方法を示す断面図である。
【図2】本発明の第3及び第4の実施形態の半導体装置
並びに半導体装置の製造方法を示す断面図である。
並びに半導体装置の製造方法を示す断面図である。
【図3】本発明の第3及び第4の実施形態の半導体装置
並びに半導体装置の製造方法における保護絶縁膜の内、
最上層の保護窒化膜の応力がRFパワーにより変化する
様子を示すグラフである。
並びに半導体装置の製造方法における保護絶縁膜の内、
最上層の保護窒化膜の応力がRFパワーにより変化する
様子を示すグラフである。
【図4】従来の半導体装置の製造方法を工程順に示す断
面図である。
面図である。
1 半導体基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート電極 5 N-拡散層 6 CVD酸化膜 7 側壁酸化膜 8 N+拡散層 9 第1の保護酸化膜 10 第1の保護窒化膜 11 第1の層間BPSG膜 12 第2の保護窒化膜 13 第2の保護酸化膜 14 第3の保護酸化膜 15 第3の保護窒化膜 16 第4の保護酸化膜 17 第4の保護窒化膜 18 第5の保護窒化膜 19 第5の保護酸化膜 20 第6の保護窒化膜 21 第7の保護窒化膜
Claims (12)
- 【請求項1】 一導電型半導体基板に素子領域を分離す
る為に形成された第1絶縁膜と、前記第1絶縁膜を含む
前記一導電型半導体基板上に形成されたゲート絶縁膜
と、前記素子領域内にあって前記ゲート絶縁膜上に形成
されたゲート電極と、前記ゲート電極をマスクとして自
己整合的に形成された反対導電型のソース及びドレイン
領域と、前記ゲート電極の側壁に形成された側壁絶縁膜
と、前記ゲート電極及び前記側壁絶縁膜をマスクとして
自己整合的に形成された反対導電型のソース及びドレイ
ン取出し領域と、前記ゲート電極及び前記側壁絶縁膜を
含む前記一導電型半導体基板全面に少なくとも一層以上
の絶縁膜から構成される保護絶縁膜と、前記保護絶縁膜
を含む前記一導電型半導体基板全面に、その上層に形成
されるべき金属配線と前記ゲート電極を絶縁するために
形成された層間絶縁膜と、から成る半導体装置におい
て、前記保護絶縁膜が少なくとも前記層間絶縁を含む上
層の層間絶縁膜からの水分を遮断し、かつ前記保護絶縁
膜が有する応力を極小化するものであることを特徴とす
る半導体装置。 - 【請求項2】 前記保護絶縁膜が、前記ゲート電極及び
前記側壁絶縁膜を含む前記一導電型半導体基板全面に、
10乃至20nmの厚さの窒化膜、40乃至60nmの
厚さの酸化膜の順に堆積された積層膜である請求項1記
載の半導体装置。 - 【請求項3】 前記保護絶縁膜が、前記ゲート電極及び
前記側壁絶縁膜を含む前記一導電型半導体基板全面に、
90乃至110nmの厚さの第1の酸化膜、10乃至2
0nmの厚さの窒化膜、40乃至60nmの厚さの第2
の酸化膜の順に堆積された積層膜である請求項1記載の
半導体装置。 - 【請求項4】 前記保護絶縁膜が、前記ゲート電極及び
前記側壁絶縁膜を含む前記一導電型半導体基板全面に、
10乃至20nmの厚さの第1の窒化膜、30乃至10
0nmの厚さの第2の窒化膜の順に堆積された積層膜で
ある請求項1記載の半導体装置。 - 【請求項5】 前記保護絶縁膜が、前記ゲート電極及び
前記側壁絶縁膜を含む前記一導電型半導体基板全面に、
90乃至110nmの厚さの酸化膜、10乃至20nm
の厚さの第1の窒化膜、30乃至100nmの厚さの第
2の窒化膜の順に堆積された積層膜である請求項1記載
の半導体装置。 - 【請求項6】 一導電型半導体基板に素子領域を分離す
る為に第1絶縁膜を形成する工程と、前記第1絶縁膜を
含む前記一導電型半導体基板上にゲート絶縁膜を形成す
る工程と、前記素子領域内にあって前記ゲート絶縁膜上
にゲート電極を形成する工程と、前記ゲート電極をマス
クとして自己整合的に反対導電型のソース及びドレイン
領域を形成する工程と、前記ゲート電極の側壁に側壁絶
縁膜を形成する工程と、前記ゲート電極及び前記側壁絶
縁膜をマスクとして自己整合的に反対導電型のソース及
びドレイン取出し領域を形成する工程と、前記ゲート電
極及び前記側壁絶縁膜を含む前記一導電型半導体基板全
面に少なくとも一層以上の絶縁膜から構成される保護絶
縁膜を形成する工程と、前記保護絶縁膜を含む前記一導
電型半導体基板全面に、その上層の金属配線と前記ゲー
ト電極を絶縁するために層間絶縁膜を形成する工程と、
から成る半導体装置の製造方法において、前記保護絶縁
膜を形成する工程が、少なくとも前記層間絶縁を含む上
層の層間絶縁膜からの水分を遮断し、かつ前記保護絶縁
膜が有する応力を極小化する工程であることを特徴とす
る半導体装置の製造方法。 - 【請求項7】 前記保護絶縁膜を形成する工程が、前記
ゲート電極及び前記側壁絶縁膜を含む前記一導電型半導
体基板全面に、熱気相化学成長法により10乃至20n
mの厚さの窒化膜を成長させる工程と、続いてプラズマ
気相化学成長法により40乃至60nmの厚さの酸化膜
を成長させる工程とからなる請求項6記載の半導体装置
の製造方法。 - 【請求項8】 前記保護絶縁膜を形成する工程が、前記
ゲート電極及び前記側壁絶縁膜を含む前記一導電型半導
体基板全面に、常圧気相化学成長法により90乃至11
0nmの厚さの第1の酸化膜を成長させる工程と、続い
て熱気相化学成長法により10乃至20nmの厚さの窒
化膜を成長させる工程と、続いてプラズマ気相化学成長
法により40乃至60nmの厚さの第2の酸化膜を成長
させる工程とからなる請求項6記載の半導体装置の製造
方法。 - 【請求項9】 前記保護絶縁膜を形成する工程が、前記
ゲート電極及び前記側壁絶縁膜を含む前記一導電型半導
体基板全面に、熱気相化学成長法により10乃至20n
mの厚さの第1の窒化膜を成長させる工程と、続いてプ
ラズマ気相化学成長法により30乃至100nmの厚さ
の第2の窒化膜を成長させる工程とからなる請求項6記
載の半導体装置の製造方法。 - 【請求項10】 前記保護絶縁膜を形成する工程が、前
記ゲート電極及び前記側壁絶縁膜を含む前記一導電型半
導体基板全面に、常圧気相化学成長法により90乃至1
10nmの厚さの酸化膜を成長させる工程と、続いて熱
気相化学成長法により10乃至20nmの厚さの第1の
窒化膜を成長させる工程と、続いてプラズマ気相化学成
長法により30乃至100nmの厚さの第2の窒化膜を
成長させる工程とからなる請求項6記載の半導体装置の
製造方法。 - 【請求項11】 前記熱気相化学成長が概略、温度70
0℃の条件下で、前記常圧気相化学成長が概略、温度4
00℃の条件下で、前記プラズマ気相化学成長が温度2
50乃至300℃の条件下で、それぞれ行われる請求項
7乃至10記載の半導体装置の製造方法。 - 【請求項12】 前記保護絶縁膜を形成する工程のう
ち、前記熱気相化学成長法により10乃至20nmの厚
さの窒化膜を成長させる工程が、当該窒化膜を成長させ
る前に、当該窒化膜を成長させる装置内において、前記
一導電型半導体基板を温度700℃以上、気圧10-3T
orr以下の条件下で10秒間以上熱処理する工程を含
む請求項7乃至10記載の半導体装置の製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9310662A JP3050193B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置及びその製造方法 |
KR1019980048259A KR19990045203A (ko) | 1997-11-12 | 1998-11-11 | 반도체 장치 및 그 제조방법 |
CN98124734A CN1217581A (zh) | 1997-11-12 | 1998-11-12 | 半导体器件及其制造方法 |
US09/190,826 US6091121A (en) | 1997-11-12 | 1998-11-12 | Semiconductor device and method for manufacturing the same |
US09/527,212 US6503826B1 (en) | 1997-11-12 | 2000-03-16 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP9310662A JP3050193B2 (ja) | 1997-11-12 | 1997-11-12 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH11145464A true JPH11145464A (ja) | 1999-05-28 |
JP3050193B2 JP3050193B2 (ja) | 2000-06-12 |
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ID=18007954
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---|---|---|---|
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---|---|
US (2) | US6091121A (ja) |
JP (1) | JP3050193B2 (ja) |
KR (1) | KR19990045203A (ja) |
CN (1) | CN1217581A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003060076A (ja) * | 2001-08-21 | 2003-02-28 | Nec Corp | 半導体装置及びその製造方法 |
JP2003086708A (ja) * | 2000-12-08 | 2003-03-20 | Hitachi Ltd | 半導体装置及びその製造方法 |
JPWO2002043151A1 (ja) * | 2000-11-22 | 2004-04-02 | 株式会社ルネサステクノロジ | 半導体装置及びその製造方法 |
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