CN106033744B - 半导体器件的制备方法 - Google Patents

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Abstract

本发明涉及一种半导体器件的制备方法，包括以下步骤：提供半导体基底，半导体基底包括高压器件区和低压器件区；形成第一栅氧化层和第二栅氧化层；第一栅氧化层的厚度大于第二栅氧化层的厚度；在第一栅氧化层和第二栅氧化层的表面分别形成第一多晶硅栅和第二多晶硅栅；以第一多晶硅栅和第二多晶硅栅为掩膜刻蚀第一栅氧化层和第二栅氧化层，直至将第一栅氧化层的厚度刻蚀至目标厚度；形成侧墙结构并进行源漏极离子注入形成源漏极引出区。上述半导体器件的制备方法，刻蚀过程无需再增加单独的光刻工艺步骤来对高压器件区的第一栅氧化层进行减薄，简化了工艺步骤的同时也节省了一层光罩，降低了工艺成本。

Description

半导体器件的制备方法
技术领域
本发明涉及半导体制备技术领域，特别是涉及一种半导体器件的制备方法。
背景技术
集成电路产品中，很多需要用到高压器件(例如高压金属氧化物半导体场效晶体管)，其包括源极、漏极以及栅极，且工作电压在10～40V区间。这类产品在生产工艺过程通常需要使用较厚(＞300埃，以实现较高的工作电压)的氧化层作为高压器件的栅氧。由于高压器件源漏极注入(N+，P+)通常能量小剂量大，如果高压器件的源漏极区域剩余氧化层厚度较厚(＞250埃)，源漏极离子注入将会达不到硅表面，导致不能形成表面高掺杂区，造成器件特性异常。此外，源漏极区还需要形成金属硅化物(salicide)，如果没有专门的步骤把高压器件的源漏极区域残留氧化层减薄，那么金属硅化物阻挡层(Salicide Block，SAB)蚀刻之后，高压器件的源漏极区域会残余＞100埃的氧化层，从而导致高压器件的源漏极区域不能正常形成金属硅化物，造成器件异常。
传统的高压器件的制备过程通常是与低压器件集成制备的。在栅氧化层形成的过程中，高压器件(HVNMOS)表面形成栅氧化层(HVGOX)厚度大于低压器件(LVNMOS)表面的栅氧化层(LVGOX)厚度，如图1所示。其中，HVPW是指高压器件区域的P阱，LVPW是指低压器件区域的P阱，NDDD则为N型双扩散区。因此，在多晶硅(poly)图形形成之后，需要加一个特殊的层次，用光刻胶把低压器件区域盖起来，而把所有高压器件露出来(如图2所示)，再用干法腐蚀把高压区域的氧化层吃薄，剩余氧化层厚度一般控制在50～150埃，如图3所示。这样高、低压器件区域的氧化层厚度差异不超过100埃，后续源漏注入和金属硅化物形成才不会受到影响。这种制备方法虽然能够达到工艺目的，但是工艺流程较为复杂，导致时间和工艺成本较高。
发明内容
基于此，有必要针对上述问题，提供一种工艺简单且成本较低的半导体器件的制备方法。
一种半导体器件的制备方法，包括以下步骤：提供半导体基底，所述半导体基底包括高压器件区和低压器件区；在所述半导体基底的高压器件区和低压器件区上分别形成第一栅氧化层和第二栅氧化层；所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；在所述第一栅氧化层和所述第二栅氧化层的表面分别形成第一多晶硅栅和第二多晶硅栅；以所述第一多晶硅栅和所述第二多晶硅栅为掩膜刻蚀所述第一栅氧化层和所述第二栅氧化层，直至将所述第一栅氧化层的厚度刻蚀至目标厚度；形成侧墙结构并进行源漏极离子注入形成源漏极引出区。
在其中一个实施例中，所述以所述第一多晶硅栅和所述第二多晶硅栅为掩膜刻蚀所述第一栅氧化层和所述第二栅氧化层，直至将所述第一栅氧化层的厚度刻蚀至目标厚度的步骤具体为：以所述第一多晶硅栅和所述第二多晶硅栅为掩膜，并采用氟碳化合物气体对所述第一栅氧化层和所述第二栅氧化层进行干法刻蚀，直至将所述第一栅氧化层的厚度刻蚀至目标厚度。
在其中一个实施例中，以所述第一多晶硅栅和所述第二多晶硅栅为掩膜，并采用氟碳化合物气体对所述第一栅氧化层和所述第二栅氧化层进行干法刻蚀，直至将所述第一栅氧化层的厚度刻蚀至目标厚度的步骤之后还包括步骤：以所述第一多晶硅栅和所述第二多晶硅栅为掩膜对所述高压器件区表面和所述低压器件区表面进行湿法腐蚀。
在其中一个实施例中，所述氟碳化合物气体包括CH4气体和CHF3气体中的至少一种。
在其中一个实施例中，所述目标厚度为50～150埃。
在其中一个实施例中，所述第一栅氧化层的厚度为300～700埃。
在其中一个实施例中，所述第二栅氧化层的厚度为20～80埃。
在其中一个实施例中，所述形成侧墙结构并进行源漏极离子注入形成源漏极引出区的步骤之中，形成的侧墙结构为由氧化层、氮化硅层以及氧化层组成的三层结构。
在其中一个实施例中，所述提供半导体基底的步骤具体为：提供衬底；在所述衬底上制备沟槽隔离结构并进行表面平坦化处理；在所述衬底上进行第一导电类型离子注入形成第一导电类型阱；在所述第一导电类型阱中进行第二导电类型离子注入形成第二导电类型双扩散区；所述第一导电类型和第二导电类型的电性相反。
在其中一个实施例中，所述第一导电类型为P型、所述第二导电类型为N型，或者所述第一导电类型为N型、所述第二导电类型为P型。
上述半导体器件的制备方法中，对高压器件区上的第一栅氧化层和低压器件区上的第二栅氧化层的刻蚀是以第一多晶硅栅和第二多晶硅栅为掩膜同步进行的，刻蚀过程无需再增加单独的光刻工艺步骤来对高压器件区的第一栅氧化层进行减薄，简化了工艺步骤的同时也节省了一层光罩，降低了工艺成本。
附图说明
图1～图3为传统的半导体器件的制备过程中对半导体器件的高压器件区的栅氧化层进行刻蚀的器件结构示意图；
图4为一实施例中的半导体器件的制备方法的流程图；
图5为图4所示的半导体器件的制备方法中S110的具体流程图；
图6为图5所示的半导体器件的制备方法中完成步骤S114后半导体器件的结构示意图；
图7为图5所示的半导体器件的制备方法中完成步骤S118后半导体器件的结构示意图；
图8为图4所示的半导体器件的制备方法中完成步骤S120后半导体器件的结构示意图；
图9为图4所示的半导体器件的制备方法中完成步骤S130后半导体器件的结构示意图；
图10为图4所示的半导体器件的制备方法中完成步骤S140后半导体器件的结构示意图；
图11为图4所示的半导体器件的制备方法中完成步骤S150后半导体器件的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
在本说明书和附图中，分配给层或区域的参考标记N和P表示这些层或区域分别包括大量电子或空穴。进一步地，分配给N或P的参考标记+和－表示掺杂剂的浓度高于或低于没有这样分配到标记的层中的浓度。在下文的优选实施例的描述和附图中，类似的组件分配有类似的参考标记且该处省略其冗余说明。
一种半导体器件的制备方法，可以同时制备低压器件和高压器件。其中，高压和低压是相对于同时制备的器件的工作电压而言的，即同时制备的器件中的工作电压较高的器件为高压器件，工作电压较低的器件则为低压器件。在本实施例中，制备的低压器件和高压器件为金属氧化物半导体场效应管(MOS管)。
图4为一实施例中的半导体器件的制备方法，包括以下步骤。
S110，提供半导体基底。
半导体器件需要同时制备低压器件和高压器件，因此提供的半导体基底包括高压器件区以及低压器件区。在本实施例中，步骤S110的具体流程如图5所示，包括步骤S112～S118。
S112，提供衬底。
S114，在衬底上制备沟槽隔离结构并进行表面平坦化。
在衬底表面形成光刻阻挡层，并对光刻阻挡层进行光刻形成窗口区域后对衬底硅进行腐蚀形成沟槽结构。对形成的沟槽结构进行绝缘介质填充形成沟槽隔离结构(ShallowTrench Isolation，STI)。在本实施例中，还会对形成的沟槽隔离结构进行化学机械抛光(Chemical Mechanical Polishing，CMP)处理，以实现器件表面的平坦化。根据不同的技术要求，沟槽隔离结构的沟槽(trench)的深度约为3000～8000埃。图6为完成步骤S114后半导体器件的结构示意图。其中，202为衬底，204则为沟槽隔离结构。沟槽隔离结构204形成于高压器件区和低压器件区中。
S116，在衬底上进行第一导电类型离子的注入形成第一导电类型阱。
S118，在第一导电类型阱中进行第二导电类型离子注入形成第二导电类型双扩散区。
图7为执行步骤S118后半导体器件的结构示意图。如图7，在衬底202的高压器件区和低压器件区分别形成有第一导电类型阱206和306，在第一导电类型阱206上形成有第二导电类型双扩散区(double diffused drain，DDD)208。第一导电类型和第二导电类型的电性相反。在本实施例中，第一导电类型为P型，第二导电类型为N型。在其他的实施例中，第一导电类型也可以为N型，第二导电类型为P型。
完成步骤S118后即完成了对半导体基底的制备。
S120，形成第一栅氧化层和第二栅氧化层。
形成第一栅氧化层和第二栅氧化层的方法通过传统的制备方法即可获得。图8为完成步骤S120后的半导体器件的结构示意图。在高压器件区表面形成第一栅氧化层210，并在低压器件区表面形成第二栅氧化层310。第一栅氧化层210的厚度大于第二栅氧化层310的厚度。这是因为高压器件的工作电压比低压器件的工作电压高，因此需要使用较厚的栅氧化层才能够满足要求。在本实施例中，形成的第一栅氧化层210的厚度为300～700埃，第二栅氧化层310的厚度为20～80埃。
S130，在第一栅氧化层和第二栅氧化层的表面分别形成第一多晶硅栅和第二多晶硅栅。
图9为完成步骤S130后半导体器件的结构示意图。在第一栅氧化层210的表面形成有第一多晶硅栅212，在第二栅氧化层310的表面形成有第二多晶硅栅312。
S140，以第一多晶硅栅和第二多晶硅栅为掩膜刻蚀第一栅氧化层和第二栅氧化层。
对第一栅氧化层和第二栅氧化层的刻蚀是以第一多晶硅栅和第二多晶硅栅为掩膜同步进行的。具体地，以第一多晶硅栅和第二多晶硅栅为掩膜并采用氟碳化合物气体对第一栅氧化层和第二栅氧化层进行刻蚀，直至将第一栅氧化层的厚度刻蚀至目标厚度。在本实施例中，第一栅氧化层的目标厚度为50～150埃。氟碳化合物气体包括CH4气体和CHF3气体中的至少一种。当然，氟碳化合物气体也可以采用其他碳原子数与氟原子数之比较低的氟碳化合物，以避免形成过多的聚合物(polymer)，使得难以通过湿法腐蚀去除。在本实施例中，氟碳化合物气体为由CH4和CHF3组成的气体组合。由于第二栅氧化层的厚度小于第一栅氧化层的厚度，因此在干法刻蚀结束后，低压器件区的第二栅氧化层已经被刻蚀掉，并且部分硅衬底也被刻蚀。刻蚀掉的硅衬底的厚度在30～70埃，一般为50埃左右。因此，刻蚀后会使得低压器件区的衬底平面比高压器件区的衬底平面低50埃左右。由于低压器件区的硅刻蚀量较小，不会影响器件性能。图10为完成步骤S140后半导体器件的结构示意图。在本实施例中，在完成S140后还会进行快速热氧化处理。
在其他的实施例中，在完成干法刻蚀后，还会继续以第一多晶硅栅和第二多晶硅栅为掩膜对低压器件区和高压器件区表面进行湿法腐蚀。湿法腐蚀的过程中会将高压器件区和低压器件区表面的残留物以及刻蚀产生的聚合物去除。
S150，形成侧墙结构并进行源漏极离子注入形成源漏极引出区。
在本实施例中，侧墙结构为由氧化层、氮化硅层以及氧化层组成的三层结构。因此，在侧墙刻蚀(Spacer etch)后，高压器件区和低压器件区残留氧化层都很薄，一般低于100埃。在进行侧墙刻蚀形成侧墙结构后，还会进行源漏极离子注入形成源漏极引出区。图11为完成步骤S150后半导体器件的结构示意图。
上述半导体器件的制备方法，对高压器件区上的第一栅氧化层和低压器件区上的第二栅氧化层的刻蚀是以第一多晶硅栅和第二多晶硅栅为掩膜同步进行的，刻蚀过程无需再增加单独的光刻工艺步骤来对高压器件区的第一栅氧化层进行减薄，简化了工艺步骤的同时也节省了一层光罩，降低了工艺成本。
传统的半导体器件的制备过程中，在完成高压器件区的栅氧化层的减薄过程中，会在低压器件区形成光刻胶层将低压器件区覆盖起来，而将所有高压器件区露出来，再用干法刻蚀对高压器件区的栅氧化层减薄。这种方法虽然能够达到工艺目的，但是工艺步骤较多，流程较长，导致时间成本和工艺成本明显提高。而本发明中的半导体器件的制备方法，克服了传统的制备过程中所存在的偏见，以第一多晶硅栅和第二多晶硅栅为掩膜直接对第一栅氧化层和第二栅氧化层进行刻蚀，从而将第一栅氧化层的厚度刻蚀至目标厚度，并使得第一栅氧化层被全部刻蚀掉，虽然会带来一定量的硅衬底损失，但是由于刻蚀量较小，并不会器件性能产生影响。因此，本发明中的半导体器件的制备方法，在能够实现器件制备的工艺目的的同时够省去了传统工艺中的一大段光刻工艺，节省了一层光罩，从而使得工艺简单且成本较低。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

1.一种半导体器件的制备方法，包括以下步骤：
提供半导体基底，所述半导体基底包括高压器件区和低压器件区；
在所述半导体基底的高压器件区和低压器件区上分别形成第一栅氧化层和第二栅氧化层；所述第一栅氧化层的厚度大于所述第二栅氧化层的厚度；
在所述第一栅氧化层和所述第二栅氧化层的表面分别形成第一多晶硅栅和第二多晶硅栅；
以所述第一多晶硅栅和所述第二多晶硅栅为掩膜同步刻蚀所述第一栅氧化层和所述第二栅氧化层，直至将所述第一栅氧化层的厚度刻蚀至目标厚度；所述低压器件区的半导体基底的平面低于所述高压器件区的半导体基底的平面；
形成侧墙结构并进行源漏极离子注入形成源漏极引出区；
所述以所述第一多晶硅栅和所述第二多晶硅栅为掩膜同步刻蚀所述第一栅氧化层和所述第二栅氧化层，直至将所述第一栅氧化层的厚度刻蚀至目标厚度的步骤具体为：
以所述第一多晶硅栅和所述第二多晶硅栅为掩膜，并采用氟碳化合物气体对所述第一栅氧化层和所述第二栅氧化层进行干法刻蚀，直至将所述第一栅氧化层的厚度刻蚀至目标厚度。
2.根据权利要求1所述的半导体器件的制备方法，其特征在于，以所述第一多晶硅栅和所述第二多晶硅栅为掩膜，并采用氟碳化合物气体对所述第一栅氧化层和所述第二栅氧化层进行干法刻蚀，直至将所述第一栅氧化层的厚度刻蚀至目标厚度的步骤之后还包括步骤：
以所述第一多晶硅栅和所述第二多晶硅栅为掩膜对所述高压器件区表面和所述低压器件区表面进行湿法腐蚀。
3.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述氟碳化合物气体包括CH4气体和CHF3气体中的至少一种。
4.根据权利要求1～3任一所述的半导体器件的制备方法，其特征在于，所述目标厚度为50～150埃。
5.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第一栅氧化层的厚度为300～700埃。
6.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述第二栅氧化层的厚度为20～80埃。
7.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述形成侧墙结构并进行源漏极离子注入形成源漏极引出区的步骤之中，形成的侧墙结构为由氧化层、氮化硅层以及氧化层组成的三层结构。
8.根据权利要求1所述的半导体器件的制备方法，其特征在于，所述提供半导体基底的步骤具体为：
提供衬底；
在所述衬底上制备沟槽隔离结构并进行表面平坦化处理；
在所述衬底上进行第一导电类型离子注入形成第一导电类型阱；
在所述第一导电类型阱中进行第二导电类型离子注入形成第二导电类型双扩散区；所述第一导电类型和第二导电类型的电性相反。
9.根据权利要求8所述的半导体器件的制备方法，其特征在于，所述第一导电类型为P型、所述第二导电类型为N型，或者所述第一导电类型为N型、所述第二导电类型为P型。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109671779B (zh) * 2018-11-22 2022-05-10 长江存储科技有限责任公司 一种半导体器件的形成方法及半导体器件
CN109545788A (zh) * 2018-11-28 2019-03-29 武汉新芯集成电路制造有限公司 半导体器件及其制造方法
CN109585376A (zh) * 2018-11-28 2019-04-05 武汉新芯集成电路制造有限公司 半导体器件及其掺杂方法
CN113809009A (zh) * 2021-09-18 2021-12-17 长江存储科技有限责任公司 形成多晶硅栅的方法以及包括该多晶硅栅的半导体器件
CN113937056A (zh) * 2021-09-28 2022-01-14 上海华力集成电路制造有限公司 半导体器件及其制造方法
CN114220764B (zh) * 2021-12-07 2024-07-23 上海芯物科技有限公司 一种高压半导体器件的制造方法
CN114784003B (zh) * 2022-06-21 2022-09-16 合肥晶合集成电路股份有限公司 一种半导体器件及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653192B1 (en) * 2002-10-14 2003-11-25 Hynix Semiconductor Inc. Method of manufacturing semiconductor devices using nitrification
CN101964326A (zh) * 2009-07-22 2011-02-02 世界先进积体电路股份有限公司 高压半导体装置的制造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3050193B2 (ja) * 1997-11-12 2000-06-12 日本電気株式会社 半導体装置及びその製造方法
US7118954B1 (en) * 2005-05-26 2006-10-10 United Microelectronics Corp. High voltage metal-oxide-semiconductor transistor devices and method of making the same
CN102184871B (zh) * 2011-05-31 2013-01-02 上海先进半导体制造股份有限公司 基于标准cmos工艺的高压横向双扩散nmos的制作方法
CN104103503B (zh) * 2013-04-02 2017-12-12 无锡华润上华科技有限公司 半导体器件栅氧化层的形成方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6653192B1 (en) * 2002-10-14 2003-11-25 Hynix Semiconductor Inc. Method of manufacturing semiconductor devices using nitrification
CN101964326A (zh) * 2009-07-22 2011-02-02 世界先进积体电路股份有限公司 高压半导体装置的制造方法

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