CN115050804A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：形成覆盖第一器件区的基底的栅氧化层；在基底上形成多晶硅栅极材料，覆盖栅氧化层；在配置区的多晶硅栅极材料中形成边缘凹槽；图形化多晶硅栅极材料以及刻蚀边缘凹槽下方的栅氧化层，保留位于栅极区的多晶硅栅极材料以及位于第二器件区的部分多晶硅栅极材料作为多晶硅栅极；在配置区内形成第一源漏掺杂区；在第一源漏掺杂区和第二源漏掺杂区的顶面形成源漏硅化物层。边缘凹槽用于减小位于配置区上方的多晶硅栅极材料厚度，使得位于配置区的栅氧化层能够在图形化多晶硅栅极材料的步骤中被刻蚀减薄或被去除，有利于防止较厚的栅氧化层对形成第一源漏掺杂区和形成源漏硅化物层的过程产生不良影响。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在现有的半导体器件中，通常在衬底上形成不同工作电压的器件，例如，低压(LV)器件、高压器件(HV)和中压(MV)器件。
随着半导体制程技术的发展，半导体器件的关键尺寸不断缩小，从而导致栅极耗尽效应越来越严重。为了更好地克服栅极耗尽效应等问题，采用高k栅介质层后形成栅电极层(high k last metal gate last)工艺以及替代栅工艺成为了目前常用的工艺。
其中，与低压器件相比，高压器件和中压器件的工作电压较高，高压器件和中压器件的尺寸相应较大，因此，高压器件和中压器件仍采用多晶硅栅极，而低压器件采用金属栅极。
但是，半导体结构的性能仍有待提高。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提升半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一器件区以及用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度，所述第一器件区包括栅极区、以及位于所述栅极区两侧的配置区；形成覆盖所述第一器件区的基底的栅氧化层；在所述基底上形成多晶硅栅极材料，覆盖所述栅氧化层；在所述配置区的多晶硅栅极材料中形成边缘凹槽；图形化所述多晶硅栅极材料、以及刻蚀所述边缘凹槽下方的栅氧化层，保留位于所述栅极区的多晶硅栅极材料、以及位于所述第二器件区的部分多晶硅栅极材料作为多晶硅栅极；在所述多晶硅栅极两侧的所述配置区的基底内形成第一源漏掺杂区；在所述第二器件区的多晶硅栅极两侧的基底内形成第二源漏掺杂区；在所述第一源漏掺杂区和第二源漏掺杂区的顶面形成源漏硅化物层；在形成源漏硅化物层后，去除位于所述第二器件区的多晶硅栅极，形成栅极开口；在所述栅极开口中形成金属栅极。
相应的，本发明实施例还提供一种半导体结构，包括：基底，包括用于形成第一器件的第一器件区以及用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度；栅氧化层，位于所述第一器件区的部分基底顶面；多晶硅栅极，位于所述栅氧化层上，所述多晶硅栅极包括底部栅极层和凸出于所述底部栅极层的顶部栅极层，沿沟道长度方向，所述顶部栅极层的侧壁相对于所述底部栅极层同一侧的侧壁缩进，且所述顶部栅极层与所述底部栅极层靠近底部栅极层侧壁一侧的部分顶面围成边缘凹槽；第一源漏掺杂区，位于所述多晶硅栅极两侧的基底内；金属栅极，位于所述第二器件区的基底上；第二源漏掺杂区，位于所述第二器件区的基底内；源漏硅化物层，位于所述第一源漏掺杂区和第二源漏掺杂区的顶面。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构的形成方法中，在形成多晶硅栅极材料后，图形化多晶硅栅极材料之前，还在所述配置区的多晶硅栅极材料中形成边缘凹槽，从而减小位于所述配置区上方的多晶硅栅极材料厚度，相应地，在图形化多晶硅栅极材料的步骤中，位于所述配置区上方的多晶硅栅极材料提前被去除，使得位于所述配置区的栅氧化层能够提前暴露在刻蚀环境中，从而能够对所述边缘凹槽下方的栅氧化层进行刻蚀，使得位于所述配置区的栅氧化层的厚度减小甚至被去除，有利于防止较厚的栅氧化层对形成第一源漏掺杂区的离子掺杂过程产生阻挡作用，而且，当所述配置区基底顶面的栅氧化层厚度减小时，由于位于所述配置区基底顶面的栅氧化层较薄，从而易于在形成源漏硅化物层之前所进行的预清洗处理中被去除，相应为形成源漏硅化物层提供良好的界面质量，有利于提高源漏硅化物层的形成质量，例如：增大源漏硅化物层的厚度、提高源漏硅化物层的厚度均匀性，进而提升了半导体结构的性能。
可选方案中，在所述配置区的多晶硅栅极材料中形成边缘凹槽的步骤中，还在所述栅极区的多晶硅栅极材料中形成中心凹槽，使得在形成多晶硅栅极的步骤中，位于所述栅极区的多晶硅栅极包括底部栅极层以及凸出于所述底部栅极层且位于所述中心凹槽两侧的顶部栅极层，顶部栅极层和底部栅极层之间围成所述中心凹槽，所述顶部栅极层的线宽尺寸、顶面面积以及与相邻顶部栅极层之间的间距较小，在后续形成层间介质层以及形成金属栅极的平坦化处理过程中，有利于改善所述第一器件区的多晶硅栅极的顶面凹陷(Dishing)的问题，相应提高第一器件区的多晶硅栅极的性能，而且本发明实施例在同一步骤中形成所述边缘凹槽和中心凹槽，形成边缘凹槽和中心凹槽能够共用一张光罩，从而将形成边缘凹槽和中心凹槽的步骤相整合，提高了工艺整合度和兼容性，还有利于节约成本。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
由背景技术可知，目前半导体结构的性能有待提高。现结合一种半导体结构的形成方法分析半导体结构性能有待提高的原因。图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，包括用于形成第一器件的第一器件区10M以及用于形成第二器件的第二器件区10L，所述第一器件的沟道长度大于所述第二器件的沟道长度。
继续参考图1，在第一器件区10M的基底10上形成栅氧化层11、以及在第二器件区10L的基底上形成界面缓冲层12，栅氧化层11的厚度大于界面缓冲层12的厚度。
继续参考图1，形成覆盖栅氧化层11和界面缓冲层12的高k栅介质材料层13、以及依次堆叠于高k栅介质材料层13上的金属阻挡材料层14和多晶硅栅极材料15。
参考图2，图形化所述多晶硅栅极材料15、金属阻挡材料层14以及高k栅介质材料层13，剩余的高k栅介质材料层13作为高k栅介质层21，剩余的金属阻挡材料层14作为金属阻挡层22，剩余的多晶硅栅极材料15作为多晶硅栅极层20。
其中，在图形化所述多晶硅栅极材料15、金属阻挡材料层14以及高k栅介质材料层13的过程中，还对栅氧化层11和界面缓冲层12进行刻蚀，由于界面缓冲层12较薄，从而在形成多晶硅栅极层20后，位于第二器件区10L多晶硅栅极层20两侧的界面缓冲层12被去除，而栅氧化层11较厚，位于第一器件区10M多晶硅栅极20两侧的基底10上还会残留部分厚度的栅氧化层11。
参考图3，对所述第一器件区10M的多晶硅栅极20两侧的基底10进行离子掺杂，形成第一源漏掺杂区30；在所述第二器件区10L的多晶硅栅极20两侧的基底10内形成第二源漏掺杂区40。
继续参考图3，在所述第一源漏掺杂区30以及第二源漏掺杂区40的顶面形成源漏硅化物层16。
继续参考图3，在所述多晶硅栅极20侧部的基底10上形成层间介质层17，覆盖所述源漏硅化物层16，且露出第二器件区10L的多晶硅栅极20的顶部。
参考图4，去除第二器件区10L的多晶硅栅极20，形成栅极开口(图未示)；在栅极开口中形成金属栅极18。
所述方法中，所述第一器件区10M的基底10上形成有栅氧化层11，且栅氧化层11较厚，在图形化多晶硅栅极材料15的步骤中，第一器件区10M的多晶硅栅极20两侧的基底10上还残留有部分厚度栅氧化层11，在形成第一源漏掺杂30区的过程中，所述栅氧化层11会对离子掺杂起到阻挡作用，导致第一源漏掺杂区30的掺杂浓度低于目标掺杂浓度；而且，在形成源漏硅化物层16的过程中，残留的栅氧化层11还会影响金属层与第一源漏掺杂区30的接触，导致源漏硅化物层16的形成质量不佳，源漏硅化物层16难以形成在第一源漏掺杂区30的顶部上，或者，所形成的源漏硅化物层16的厚度小且厚度均匀性差，进而导致源漏掺杂区30与后续的接触孔插塞的接触电阻较高，降低半导体结构的性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，在形成多晶硅栅极材料后，还在所述配置区的多晶硅栅极材料中形成边缘凹槽，从而减小位于所述配置区上方的多晶硅栅极材料厚度，相应地，在图形化多晶硅栅极材料的步骤中，位于所述配置区上方的多晶硅栅极材料提前被去除，使得位于所述配置区的栅氧化层能够提前暴露在刻蚀环境中，从而能够对所述边缘凹槽下方的栅氧化层进行刻蚀，使得位于所述配置区的栅氧化层的厚度减小甚至被去除，有利于防止较厚的栅氧化层对形成第一源漏掺杂区和形成源漏硅化物层的过程产生不良影响，进而提升半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。图5至图12是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，包括用于形成第一器件的第一器件区100M以及用于形成第二器件的第二器件区100N，所述第一器件的沟道长度大于所述第二器件的沟道长度，所述第一器件区100M包括栅极区100g、以及位于所述栅极区100g两侧的配置区100d。
所述基底100用于为后续工艺制程提供工艺平台。
本实施例中，以所述基底100用于形成平面型场效应晶体管为例，所述基底100为平面型衬底。基底100还可以为其他类型的基底。比如说，在其他实施例中，当形成立体型场效应晶体管时，基底还可以为立体型基底，例如：当形成鳍式场效应晶体管(FinFET)时，基底包括衬底以及凸出于衬底的鳍部。
本实施例中，基底100为硅衬底。在另一些实施例中，基底还可以为其他材料类型的衬底。
所述第一器件的沟道长度大于所述第二器件的沟道长度，所述第一器件的工作电压高于所述第二器件的工作电压。
本实施例中，所述第一器件包括中压器件和高压器件中的一种或两种，第二器件为低压器件。其中，低压器件、中压器件和高压器件的工作电压依次递增。作为一种示例，低压器件的工作电压小于1.5V，中压器件的工作电压为1V至10V，高压器件的工作电压大于10V。
作为一种示例，所述第一器件为中压器件，第二器件为低压器件。具体地，第二器件为核心器件(Core device)。
本实施例中，后续在栅极区100g的基底100上形成第一器件区100M的多晶硅栅极，位于所述栅极区100g两侧的配置区100d用于形成第一源漏掺杂区。
本实施例中，所述第一器件区100M和第二器件区100L的交界处的基底100中还形成有隔离结构105，所述隔离结构105用于隔离所述第一器件区100M和第二器件区100L的基底100。
具体地，本实施例中，所述第一器件区100M和第二器件区100L的交界处的基底100中形成有沟槽(图未示)，所述隔离结构105形成在所述沟槽内。
相应地，所述沟道用于定义基底100中的有源区(AA)和隔离区。其中，被所述沟槽相隔离的基底100为有源区，所述沟槽所在的器件区为隔离区。
本实施例中，所述隔离结构105为浅沟槽隔离结构(STI)，所述隔离结构105的材料为绝缘材料，例如：氧化硅、氮化硅或氮氧化硅等。
继续参考图5，形成覆盖所述第一器件区100M的基底100的栅氧化层110。
所述栅氧化层110用于隔离后续的多晶硅栅极与第一器件的沟道。
本实施例中，所述半导体结构的形成方法还包括：在形成所述栅氧化层110的步骤中，还形成覆盖所述第二器件区100L的基底100的界面缓冲层120，所述界面缓冲层120的厚度小于所述栅氧化层110的厚度。
界面缓冲层120用于改善电子迁移率，以及提高界面稳定性及器件可靠性。
所述界面缓冲层120的厚度小于所述栅氧化层110的厚度，从而所述栅氧化层110更厚，使得第一器件能够承受更大的工作电压。
所述界面缓冲层120与所述栅氧化层110的材料为氧化硅或氮氧化硅。本实施例中，所述界面缓冲层120与所述栅氧化层110的材料相同，所述界面缓冲层120与栅氧化层110的材料为氧化硅。
本实施例中，在形成所述栅氧化层110和界面缓冲层120后，所述形成方法还包括：形成覆盖所述栅氧化层110和界面缓冲层120的高k栅介质材料层130、以及覆盖高k栅介质材料层130的金属阻挡材料层140。
高k栅介质材料层130用于后续形成高k栅介质层。本实施例中，所述高k栅介质材料层130的材料为高k介质材料。具体地，所述高k栅介质材料层130的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为示例，高k栅介质材料层130的材料为HfO2。
所述金属阻挡材料层140用于后续形成金属阻挡层。所述金属阻挡材料层140的材料包括氮化钛(TiN)和掺硅的氮化钛(TiSiN)中的一种或两种。本实施例中，金属阻挡材料层140的材料为氮化钛。
继续参考图5，在基底100上形成多晶硅栅极材料150，覆盖栅氧化层110。
所述多晶硅栅极材料150用于形成多晶硅栅极。本实施例中，所述多晶硅栅极材料150的材料为多晶硅。具体地，所述多晶硅栅极材料150形成在所述金属阻挡材料层上。
本实施例中，由于所述栅氧化层110的厚度大于所述界面缓冲层120的厚度，因此，所述第一器件区100M的多晶硅栅极材料150的顶面，高于所述第二器件区100L的多晶硅栅极材料150的顶面。
参考图6，在所述配置区100d的多晶硅栅极材料150中形成边缘凹槽210。
通过形成所述边缘凹槽210，从而减小位于配置区100d上方的多晶硅栅极材料150厚度，相应地，在后续图形化多晶硅栅极材料150的步骤中，位于配置区100d上方的多晶硅栅极材料150提前被去除，使得位于所述配置区100d的栅氧化层110能够提前暴露在刻蚀环境中，从而能够对边缘凹槽210下方的栅氧化层110进行刻蚀，使得位于所述配置区100d的栅氧化层110的厚度减小甚至被去除，有利于防止较厚的栅氧化层110对后续形成第一源漏掺杂区的离子掺杂过程产生阻挡作用，而且，由于位于配置区100d基底100顶面的栅氧化层110较薄，从而易于在形成源漏硅化物层之前所进行的预清洗处理中被去除，相应为形成源漏硅化物层提供良好的界面质量，有利于提高源漏硅化物层的形成质量，例如：增大源漏硅化物层的厚度、提高源漏硅化物层的厚度均匀性，进而提升了半导体结构的性能。
本实施例中，所述形成方法还包括：在配置区100d的多晶硅栅极材料150中形成边缘凹槽210的步骤中，在所述栅极区100g的多晶硅栅极材料150中形成中心凹槽220，所述中心凹槽220的底部以及所述中心凹槽220的侧壁与所述边缘凹槽210的侧壁之间保留有部分的多晶硅栅极材料150。
通过在所述栅极区100g的多晶硅栅极材料150中形成中心凹槽220，从而使得在后续图形化多晶硅栅极材料150形成多晶硅栅极的步骤中，位于所述栅极区100g的多晶硅栅极具有所述中心凹槽220，相应使得多晶硅栅极包括底部栅极层、以及凸出于所述底部栅极层且位于所述中心凹槽220两侧的顶部栅极层，顶部栅极层和底部栅极层之间围成所述中心凹槽220，顶部栅极层的线宽尺寸、顶面面积以及与相邻顶部栅极层之间的间距较小，在后续形成层间介质层以及形成金属栅极的平坦化处理过程中，有利于改善所述第一器件区100M的多晶硅栅极的顶面凹陷的问题，相应提高第一器件区100M的多晶硅栅极的性能，而且，本实施例在同一步骤中形成边缘凹槽210和中心凹槽220，形成边缘凹槽210和中心凹槽220能够共用一张光罩，从而将形成边缘凹槽210和中心凹槽220的步骤相整合，提高了工艺整合度和兼容性，还有利于节约成本。
本实施例以所述中心凹槽220的数量为一个为示例进行说明。在其他实施例中，根据第一器件区的多晶硅栅极的目标线宽以及实际工艺需求，位于栅极区的中心凹槽的数量还可以为多个，多个所述中心凹槽之间间隔。
本实施例中，所述边缘凹槽210和中心凹槽220在同一步骤中形成，因此，所述边缘凹槽210和中心凹槽220的深度相同，所述边缘凹槽210的底部也保留有部分厚度的多晶硅栅极材料150。
位于所述边缘凹槽210的底部的多晶硅栅极材料150的厚度占所述多晶硅栅极材料150的比值不宜过小，否则容易导致位于边缘凹槽210下方的多晶硅栅极材料150和栅氧化层110被过早地去除，进而容易对基底100造成过度损伤，而且还容易导致中心凹槽220下方的多晶硅栅极材料150过薄，甚至导致中心凹槽220贯穿整个多晶硅栅极材料150，从而容易影响第一器件区100M的多晶硅栅极的性能，且后续对中心凹槽220和边缘凹槽210的底部及侧壁的多晶硅栅极材料注入导电离子的过程中，导电离子容易穿过边缘凹槽210和中心凹槽220底部的多晶硅栅极材料150，导致导电离子被注入到多晶硅栅极材料150下方的高k栅介质材料层130和栅氧化层110中，进而导致器件失效。
但是，位于所述边缘凹槽210的底部的多晶硅栅极材料150的厚度占所述多晶硅栅极材料150的比值也不宜过大，否则容易导致在后续图形化多晶硅栅极材料150的过程中，去除位于边缘凹槽210底部的多晶硅栅极材料150花费的时间过多，进而导致位于配置区100d的栅氧化层110被刻蚀的时间过短，导致位于配置区100d的栅氧化层110的厚度减小的效果不佳，而且，如果所述比值过大，则后续形成的顶部栅极层的厚度过小，在后续形成层间介质层和金属栅极的平坦化处理过程中，容易导致顶部栅极层被完全去除，从而容易对底部栅极层造成过研磨，进而容易降低对第一器件区100M的多晶硅栅极顶面凹陷问题的改善效果。
为此，本实施例中，位于所述边缘凹槽210底部的多晶硅栅极材料150的厚度占所述多晶硅栅极材料150总厚度的1/5至1/2。
需要说明的是，本实施例中，所述边缘凹槽210位于所述配置区100d的多晶硅栅极材料150中，且沿沟道长度方向还延伸位于所述栅极区100g的部分多晶硅栅极材料150中。
后续保留位于栅极区100g的多晶硅栅极材料150用于作为第一器件区100M的多晶硅栅极，通过使边缘凹槽210沿沟道长度方向还延伸位于栅极区100g的部分多晶硅栅极材料150中，从而使得边缘凹槽210与栅极区100g有部分重叠区域，以避免因图形化边缘凹槽210以及多晶硅栅极材料150的光刻工艺的套刻偏移，而使部分配置区100d未形成边缘凹槽210进而使得部分栅氧化层110厚度未减少，所述边缘凹槽210与所述栅极区100g的重叠区域可以为后续图形化多晶硅栅极材料150的光刻工艺的套刻对准预留工艺空间。
具体地，为了使得所述边缘凹槽210与栅极区100g的重叠区域的尺寸，能够补偿后续图形化多晶硅栅极材料150的光刻工艺的套刻偏移，本实施例中，沿沟道长度方向，所述边缘凹槽210位于所述栅极区100g的多晶硅栅极材料150中的宽度为0.03μm至0.15μm。
本实施例中，形成中心凹槽220和边缘凹槽210的步骤包括：在多晶硅栅极材料150上形成第一掩膜层155，第一掩膜层155具有多个掩膜开口(未标示)，分别暴露出位于所述配置区100d的多晶硅栅极材料150、以及位于栅极区100g的部分多晶硅栅极材料150；以所述第一掩膜层155为掩膜，沿掩膜开口，刻蚀部分厚度的多晶硅栅极材料150，形成中心凹槽220和边缘凹槽210。
参考图7，本实施例中，形成方法还包括：在形成所述边缘凹槽210和中心凹槽220后，向所述边缘凹槽210和中心凹槽220的侧壁及底部的多晶硅栅极材料150中注入导电离子160。
所述导电离子160用于降低所述第一器件区100M的多晶硅栅极的电阻，进而降低第一器件的栅极电阻(gate resistance)，提升第一器件的性能。
本实施例中，在去除所述第一掩膜层155之前，向所述边缘凹槽210和中心凹槽220的侧壁及底部的多晶硅栅极材料150中注入导电离子160，从而能够继续以所述第一掩膜层155作为离子注入的掩膜，使所述第一掩膜层155对第二器件区100L的多晶硅栅极材料150起到保护作用，而且，注入导电离子160的步骤与形成边缘凹槽210和中心凹槽220的步骤共用一张光罩(mask)，从而节省了光罩、降低制造成本。
具体地，以所述第一掩膜层155为掩膜，向所述边缘凹槽210和中心凹槽220的侧壁及底部的多晶硅栅极材料150中注入导电离子160，导电离子160的注入方向与所述基底100表面的法线具有锐角夹角。
导电离子160的注入方向与所述基底100表面的法线具有锐角夹角，易于使得所述导电离子160能够经所述边缘凹槽210和中心凹槽220的底部及侧壁，被注入至第一器件区100M的多晶硅栅极材料150中，增加导电离子160从边缘凹槽210和中心凹槽220的侧壁注入至顶部栅极层的概率，通过后续热处理激活注入离子，且使注入离子扩散，从而降低第一器件区100M的多晶硅栅极的电阻，相应降低第一器件的栅极电阻。
本实施例中，所述导电离子160包括B离子、Ga离子、In离子、P离子、As离子或Sb离子。
在向边缘凹槽210和中心凹槽220的侧壁及底部的多晶硅栅极材料150中注入导电离子160后，去除第一掩膜层155，以便于后续图形化多晶硅栅极材料150。
参考图8，图形化所述多晶硅栅极材料150、以及刻蚀所述边缘凹槽210下方的栅氧化层110，保留位于所述栅极区100g的多晶硅栅极材料150、以及位于所述第二器件区100L的部分多晶硅栅极材料150作为多晶硅栅极300。
本实施例中，在图形化多晶硅栅极材料150的步骤中，由于位于配置区100d上方的多晶硅栅极材料150厚度小，位于所述配置区100d上方的多晶硅栅极材料150提前被去除，使得位于所述配置区100d的栅氧化层110能够提前暴露在刻蚀环境中，使得位于所述配置区100d的栅氧化层110的厚度减小甚至被去除。
所述第一器件区100M的多晶硅栅极300用于作为第一器件的器件栅极，从而控制第一器件的沟道的开启或关断。所述第二器件区100L的多晶硅栅极300用于为后续形成金属栅极占据空间位置。
后续去除第二器件区100L的多晶硅栅极层200形成金属栅极，形成金属栅极的制程通常包括对金属栅极材料进行平坦化处理的步骤，且金属栅极的尺寸越大，金属栅极的顶面在平坦化处理的过程中出现凹陷问题的概率越高；由于所述第一器件的沟道长度大于第二器件的沟道长度，第一器件的栅极尺寸相应较大，本实施例中通过使第一器件采用多晶硅栅极300，避免在第一器件中采用金属栅极，从而避免在第一器件区100M中，因栅极尺寸较大引起的金属栅极的顶面凹陷问题。
本实施例中，位于栅极区100g的多晶硅栅极300包括：底部栅极层310以及凸出于底部栅极层310且位于所述中心凹槽220两侧的顶部栅极层320。
本实施例中，所述顶部栅极层320的线宽尺寸、顶面面积以及相邻顶部栅极层320之间的间距较小，在后续形成层间介质层和金属栅极的平坦化处理过程中，对第一器件区100M的多晶硅栅极300造成过研磨的概率低，从而改善第一器件区100M的多晶硅栅极300的顶面凹陷问题，相应提高第一器件区100M的多晶硅栅极300的性能。
作为一种示例，在形成多晶硅栅极300后，位于所述配置区100d的栅氧化层110的厚度减小，还保留有部分厚度。
本实施例中，由于所述界面缓冲层120的厚度较小，因此，在图形化所述多晶硅栅极材料150的步骤中，还图形化所述界面缓冲层120，暴露出所述第二器件区100L的多晶硅栅极300两侧的基底100顶面。
本实施例中，图形化多晶硅栅极材料150的步骤包括：在中心凹槽220的底部和侧壁、所述中心凹槽220两侧的栅极区100g的多晶硅栅极材料150的表面、以及所述第二器件区100L的多晶硅栅极材料150的部分顶面上形成栅极掩膜层380；以所述栅极掩膜层380为掩膜，图形化所述多晶硅栅极材料150。
所述栅极掩膜层380用于作为图形化多晶硅栅极材料150的掩膜。
本实施例中，所述栅极掩膜层380还形成在所述中心凹槽220的侧壁上，在后续形成层间介质层以及形成金属栅极的平坦化处理过程中，位于所述中心凹槽220侧壁的所述栅极掩膜层380能够起到研磨阻挡的作用，从而提高对所述第一器件区100M的多晶硅栅极300顶面凹陷问题的改善效果。
而且，为了保证栅极掩膜层380能够起到刻蚀掩膜的作用，所述栅极掩膜层380通常选用硬度和致密度较高的材料，相应保证栅极掩膜层380能够在平坦化处理的过程中起到研磨阻挡的作用。
本实施例中，沿沟道长度方向，所述边缘凹槽210还延伸至所述栅极区100g的部分多晶硅栅极材料150中，因此，所述栅极掩膜层380还形成在位于所述栅极区100g的边缘凹槽210的侧壁和部分底部。
本实施例中，所述栅极掩膜层380的材料包括氮化硅或氮氧化硅。作为一种示例，所述栅极掩膜层380的材料为氮化硅。
本实施例中，在图形化所述多晶硅栅极材料150的过程中，还图形化金属阻挡材料层140和高k栅介质材料层130，剩余的金属阻挡材料层140用于作为金属阻挡层340，剩余的高k栅介质材料层130用于作为高k栅介质层330。
高k栅介质层330用于电隔离多晶硅栅极300与第一器件区100M的沟道、以及电隔离后续的金属栅极与第二器件区100L的沟道。
金属阻挡层340用于隔离高k栅介质层330与多晶硅栅极300、以及隔离高k栅介质层330与后续形成的金属栅极，以保护高k栅介质层330，同时在后续刻蚀去除第二器件区100L的多晶硅栅极300的过程中，金属阻挡层340作为刻蚀停止层，从而减小金属阻挡层340受损的概率，而且，后续形成金属栅极后，金属阻挡层340还用于阻挡金属栅极中的易扩散离子(例如：铝离子)向高k栅介质层330中扩散。其中，金属阻挡层340对器件的栅极功函数也具有一定的影响。
参考图9，在所述多晶硅栅极300两侧的所述配置区100d的基底100内形成第一源漏掺杂区230；在所述第二器件区100L的多晶硅栅极300两侧的基底100内形成第二源漏掺杂区240。
本实施例中，在图形化多晶硅栅极材料150的过程中，位于所述配置区100d的栅氧化层110的厚度减小甚至被去除，从而有利于防止较厚的栅氧化层110对形成第一源漏掺杂区230的离子掺杂过程产生阻挡作用，相应使得第一源漏掺杂区230的掺杂浓度和掺杂深度满足工艺要求。
所述第一源漏掺杂区230用于作为第一器件的源区或漏区。
当第一器件为NMOS器件时，所述第一源漏掺杂区230为N型掺杂；当第一器件为PMOS器件时，所述第一源漏掺杂区230为P型掺杂。
本实施例中，形成第一源漏掺杂区230的步骤包括：对多晶硅栅极300两侧的配置区100d的基底100进行离子注入，形成第一源漏掺杂区230。由于所述配置区100d基底100上的栅氧化层110的厚度减小，从而栅氧化层110对离子注入的影响小。
所述第二源漏掺杂区240用于作为第二器件的源区或漏区。当第二器件为NMOS器件时，所述第二源漏掺杂区240为N型掺杂；当第二器件为PMOS器件时，所述第二源漏掺杂区240为P型掺杂。
本实施例中，以第一源漏掺杂区230和第二源漏掺杂区240的掺杂类型相同为示例进行说明，因此，在同一步骤中，形成第一源漏掺杂区230和第二源漏掺杂区240。其他实施例中，当第一源漏掺杂区和第二源漏掺杂区的掺杂类型相同时，相应分别在不同步骤中，形成第一源漏掺杂区和第二源漏掺杂区。
需要说明的是，本实施例中，在形成第一源漏掺杂区230和第二源漏掺杂区240之前，形成方法还包括：在所述多晶硅栅极300的侧壁上形成侧墙350。
所述侧墙350用于保护多晶硅栅极300的侧壁，还用于定义第一源漏掺杂区230和第二源漏掺杂区240的形成位置。本实施例中，侧墙350还形成于中心凹槽220的侧壁和边缘凹槽210的侧壁，在后续形成层间介质层和金属栅极的平坦化处理过程中，所述侧墙350也能够起到研磨阻挡的作用，有利于进一步降低对所述第一器件区100M多晶硅栅极300顶面造成过研磨的概率。
侧墙350可以为叠层结构或单层结构。作为示例，所述侧墙350为叠层结构，侧墙350包括覆盖顶部栅极层320和底部栅极层310侧壁的第一氧化硅层、覆盖第一氧化硅层侧壁的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
继续参考图9，在所述第一源漏掺杂区230和第二源漏掺杂区240的顶面形成源漏硅化物层250。
后续在第一源漏掺杂区230和第二源漏掺杂区240的顶面上形成源漏接触插塞，所述源漏硅化物层250用于降低第一源漏掺杂区230和第二源漏掺杂区240与对应源漏接触插塞之间的接触电阻。
本实施例中，在图形化多晶硅栅极材料150的步骤中，位于所述配置区100d的栅氧化层110的厚度减小甚至被去除，由于位于所述配置区100d基底100顶面的栅氧化层110较薄，从而易于在形成源漏硅化物层250之前所进行的预清洗处理中被去除，相应为形成源漏硅化物层250提供良好的界面质量，有利于提高位于第一源漏掺杂区230顶面的源漏硅化物层250的形成质量，例如：增大源漏硅化物层250的厚度、提高源漏硅化物层250的厚度均匀性。
本实施例中，源漏硅化物层250的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
本实施例中，形成源漏硅化物层250的步骤包括：在所述第一源漏掺杂区230和第二源漏掺杂区240的顶面上形成金属层(图未示)；对所述金属层进行热处理，使所述金属层以及与金属层相接触的部分厚度第一源漏掺杂区230和第二源漏掺杂区240的基底100转化为源漏硅化物层250；去除剩余的金属层。
其中，由于第一源漏掺杂区230上的栅氧化层110被去除，从而所述金属层能够与第一源漏掺杂区230更好地接触，进而提高位于第一源漏掺杂区230顶面的源漏硅化物层250的形成质量。
参考图10，形成方法还包括：在形成源漏硅化物层250后，在多晶硅栅极300侧部的基底100上形成层间介质层170，覆盖所述源漏硅化物层250且暴露出所述第二器件区100L的多晶硅栅极300的顶部。
所述层间介质层170用于隔离相邻器件。层间介质层170暴露出第二器件区100L的多晶硅栅极300的顶部，以便于后续去除第二器件区100L的多晶硅栅极300。所述层间介质层170的材料为绝缘材料，例如：氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，形成所述层间介质层170的步骤包括：在基底100上形成介质材料层(图未示)，覆盖所述多晶硅栅极300的侧壁和顶部；对所述介质材料层进行平坦化处理，保留位于所述多晶硅栅极300侧部基底100上的剩余所述介质材料层用于作为层间介质层170。
本实施例中，在对介质材料层进行平坦化处理的过程中，还平坦化去除位于多晶硅栅极300顶部的栅极掩膜层380，以暴露出位于第二器件区100L的多晶硅栅极300的顶部。
作为一种示例，所述层间介质层170还填充于所述中心凹槽220中。
参考图11，在形成源漏硅化物层后，去除位于所述第二器件区100L的多晶硅栅极300，形成栅极开口(图未示)；在所述栅极开口中形成金属栅极400。
栅极开口用于为形成金属栅极提供空间位置。本实施例中，以金属阻挡层340为刻蚀停止层，去除位于所述第二器件区100L的多晶硅栅极300。
在器件工作时，金属栅极400用于控制第二器件的导电沟道的开启和关断。
由于第二器件的沟道长度较小，第二器件的工作电压较小，随着器件关键尺寸的不断缩小，通过采用金属栅极400，有利于改善短沟道效应。所述金属栅极400的材料为金属材料，例如：Al、Cu、Ag、Au、Pt、Ni、Ti或W。
本实施例中，形成所述金属栅极400的步骤包括：在所述栅极开口中填充金属栅极材料层(图未示)，所述金属栅极材料层还形成于所述层间介质层170的顶部；对所述金属栅极材料层进行平坦化处理，保留位于所述栅极开口中的剩余金属栅极材料层用于作为所述金属栅极400。
参考图12，本实施例中，所述形成方法还包括：在形成所述金属栅极400之后，在所述顶部栅极层320的顶面上形成栅极硅化物层370。
后续步骤还包括：在顶部栅极层320的顶面上形成栅极接触插塞，栅极硅化物层370用于减小栅极接触插塞与多晶硅栅极300之间的接触电阻。本实施例中，栅极硅化物层370的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
本实施例中，形成所述栅极硅化物层370的步骤包括：形成覆盖所述金属栅极400的保护层360，所述保护层360暴露出顶部栅极层320的顶部；在所述保护层360露出的所述多晶硅栅极300上形成所述栅极硅化物层370。
保护层360用于在形成栅极硅化物层370的过程中，对金属栅极400起到保护作用。保护层360为介质材料，例如：氧化硅。
相应的，本发明还提供一种半导体结构。参考图12，示出了本发明半导体结构一实施例的结构示意图。
本实施例中，所述半导体结构包括：基底100，包括用于形成第一器件的第一器件区100M以及用于形成第二器件的第二器件区100L，所述第一器件的沟道长度大于所述第二器件的沟道长度；栅氧化层110，位于所述第一器件区100M的部分基底100顶面；多晶硅栅极300，位于所述栅氧化层110上，所述多晶硅栅极300包括底部栅极层310和凸出于底部栅极层310的顶部栅极层320，沿沟道长度方向，顶部栅极层320的侧壁相对于底部栅极层310同一侧的侧壁缩进，且顶部栅极层320与底部栅极层310靠近底部栅极层310侧壁一侧的部分顶面围成边缘凹槽210(结合参考图8)；第一源漏掺杂区230，位于多晶硅栅极300两侧的基底100内；金属栅极400，位于第二器件区100L的基底100上；第二源漏掺杂区240，位于第二器件区100L的基底100内；源漏硅化物层250，位于第一源漏掺杂区230和第二源漏掺杂区240的顶面。
顶部栅极层320的侧壁相对于底部栅极层310同一侧的侧壁缩进，是由于半导体结构的形成步骤包括：提供基底100，包括第一器件区100M和第二器件区100L，第一器件区100M包括栅极区、以及位于所述栅极区两侧的配置区；形成覆盖所述第一器件区100M的基底100的栅氧化层110；在所述基底100上形成多晶硅栅极材料，覆盖所述栅氧化层110；在所述配置区的多晶硅栅极材料中形成边缘凹槽210，边缘凹槽210还延伸位于相邻所述栅极区的部分多晶硅栅极材料中，之后再图形化多晶硅栅极材料，保留位于栅极区的多晶硅栅极材料作为多晶硅栅极。
其中，所述边缘凹槽210用于减小配置区的多晶硅栅极材料的厚度，在图形化多晶硅栅极材料的步骤中，位于所述配置区上方的多晶硅栅材料层较薄能够被提前去除，从而能够对所述边缘凹槽210下方的栅氧化层110进行刻蚀，使得位于所述配置区的栅氧化层10的厚度减小甚至被去除，相应有利于防止较厚的栅氧化层110对第一源漏掺杂区230的形成产生阻挡作用，而且，在源漏硅化物层250的形成过程中，金属层能够更好地与第一源漏掺杂区230相接触，有利于提高源漏硅化物层250的质量，例如：增大源漏硅化物层250的厚度、提高源漏硅化物层250的厚度均匀性，进而提升了半导体结构的性能。
所述第一器件的沟道长度大于所述第二器件的沟道长度，所述第一器件的工作电压高于所述第二器件的工作电压。
本实施例中，所述第一器件包括中压器件和高压器件中的一种或两种，第二器件为低压器件。其中，低压器件、中压器件和高压器件的工作电压依次递增。作为一种示例，低压器件的工作电压小于1.5V，中压器件的工作电压为1V至10V，高压器件的工作电压大于10V。作为一种示例，所述第一器件为中压器件，第二器件为低压器件。具体地，第二器件为核心器件。
本实施例中，半导体结构还包括：隔离结构105，位于第一器件区100M和第二器件区100L的交界处的基底100中，隔离结构105用于隔离第一器件区100M和第二器件区100L的基底100。本实施例中，隔离结构105为浅沟槽隔离结构(STI)。
所述栅氧化层110用于隔离多晶硅栅极300与第一器件的沟道。
本实施例中，所述半导体结构还包括：界面缓冲层120，位于所述金属栅极400与所述第二器件区100L的基底100之间，所述界面缓冲层120的厚度小于所述栅氧化层110的厚度。
界面缓冲层120用于改善电子迁移率，以及提高界面稳定性及器件可靠性。
所述界面缓冲层120的厚度小于所述栅氧化层110的厚度，从而所述栅氧化层110更厚，使得第一器件能够承受更大的工作电压。
所述界面缓冲层120与所述栅氧化层110的材料为氧化硅或氮氧化硅。本实施例中，所述界面缓冲层120与所述栅氧化层110的材料相同，所述界面缓冲层120与栅氧化层110的材料为氧化硅。
所述多晶硅栅极300用于控制第一器件的沟道的开启或关断。
本实施例中，所述多晶硅栅极300的材料为多晶硅。本实施例中，所述多晶硅栅极300为一体型结构，有利于提升多晶硅栅极300的性能。
所述顶部栅极层320的侧壁相对于所述底部栅极层310同一侧的侧壁缩进，是由于在半导体结构的形成过程中，边缘凹槽210位于配置区的多晶硅栅极材料中，且沿沟道长度方向还延伸位于栅极区的部分多晶硅栅极材料中。
在半导体结构的形成过程中，多晶硅栅极300的形成步骤包括：图形化多晶硅栅极材料，保留位于栅极区的多晶硅栅极材料用于作为第一器件区100M的多晶硅栅极300，通过使边缘凹槽210沿沟道长度方向还延伸位于栅极区的部分多晶硅栅极材料中，从而使得边缘凹槽210与栅极区有部分重叠器件区，进而为图形化多晶硅栅极材料的光刻工艺的套刻对准预留工艺空间。
本实施例中，沿沟道长度方向，所述边缘凹槽210露出的底部栅极层310顶面的宽度为0.03μm至0.15μm。
在器件工作时，在多晶硅栅极300下方的基底100中形成第一器件的导电沟道，所述沟道长度方向指的是，位于所述多晶硅栅极300一侧的第一源漏掺杂区230，指向位于所述多晶硅栅极300另一侧的第一源漏掺杂区230的方向。
本实施例中，所述顶部栅极层320还暴露出位于所述边缘凹槽210之间的底部栅极层310的部分顶面，所述顶部栅极层320与位于边缘凹槽210之间的底部栅极层310的部分顶面围成中心凹槽220(结合参考图8)。
通过在所述多晶硅栅极300中设置所述中心凹槽220，使得所述顶部栅极层320的线宽尺寸、顶面面积以及相邻顶部栅极层320之间的间距较小，在形成层间介质层和金属栅极400的平坦化处理过程中，对第一器件区100M的多晶硅栅极300造成过研磨的概率低，从而改善第一器件区100M的多晶硅栅极300的顶面凹陷问题，相应提高第一器件区100M的多晶硅栅极300的性能。
本实施例中，所述中心凹槽220的深度与边缘凹槽210的深度相同，是由于中心凹槽220与边缘凹槽210在同一步骤中形成。
本实施例中，位于所述边缘凹槽210底部的多晶硅栅极300的厚度占所述多晶硅栅极300总厚度的1/5至1/2。
本实施例中，所述中心凹槽220与边缘凹槽210的侧壁及底部的多晶硅栅极300中掺杂有导电离子160。所述导电离子160用于降低所述多晶硅栅极300的电阻，进而降低第一器件的栅极电阻(gate resistance)，提升第一器件的性能。
本实施例中，所述导电离子160包括B离子、Ga离子、In离子、P离子、As离子或Sb离子。
本实施例中，所述半导体结构还包括：栅极掩膜层380，位于所述中心凹槽220和边缘凹槽210的侧壁。
在多晶硅栅极300的形成过程中，栅极掩膜层380还形成在多晶硅栅极300的顶部，用于作为图形化多晶硅栅极材料以形成多晶硅栅极300的掩膜。
本实施例中，半导体结构的形成过程包括进行平坦化处理的步骤，位于所述中心凹槽220和边缘凹槽210的侧壁的所述栅极掩膜层380，能够在平坦化处理的过程中起到研磨阻挡的作用，从而提高对所述多晶硅栅极300顶面凹陷问题的改善效果。
而且，为了保证栅极掩膜层380能够起到刻蚀掩膜的作用，所述栅极掩膜层380通常选用硬度和致密度较高的材料，从而保证栅极掩膜层380能够在平坦化处理的过程中起到研磨阻挡的作用，还有利于提高工艺兼容性。
本实施例中，所述栅极掩膜层380还形成在所述边缘凹槽210和中心凹槽220的底部。本实施例中，所述栅极掩膜层380的材料为氮化硅。
在器件工作时，金属栅极400用于控制第二器件的导电沟道的开启和关断。
由于第二器件的沟道长度较小，第二器件的工作电压较小，随着器件关键尺寸的不断缩小，通过采用金属栅极，有利于改善短沟道效应。所述金属栅极400的材料为金属材料。
本实施例中，半导体结构还包括：叠层结构(未标示)，位于多晶硅栅极300与栅氧化层110之间、以及金属栅极400与界面缓冲层120之间，叠层结构包括高k栅介质层330和位于所述高k栅介质层330上的金属阻挡层340。
高k栅介质层330用于电隔离多晶硅栅极300与第一器件区100M的沟道、以及电隔离金属栅极400与第二器件区100L的沟道。作为一种示例，所述高k栅介质层330的材料为HfO2。
金属阻挡层340用于隔离高k栅介质层330与多晶硅栅极300、以及隔离高k栅介质层330与金属栅极400，以保护高k栅介质层330，金属阻挡层340还用于阻挡金属栅极400中的易扩散离子(例如：铝离子)向高k栅介质层330中扩散。其中，金属阻挡层340对第二器件的栅极功函数也具有一定的影响。本实施例中，金属阻挡层340的材料为氮化钛。
本实施例中，半导体结构还包括：侧墙350，位于底部栅极层310和顶部栅极层320以及金属栅极400的侧壁上。所述侧墙350用于保护多晶硅栅极300和金属栅极400的侧壁，还用于定义第一源漏掺杂区230和第二源漏掺杂区240的形成位置。
本实施例中，侧墙350位于中心凹槽220和边缘凹槽210的侧壁，在形成层间介质层和金属栅极400的平坦化处理过程中，所述侧墙350也能够起到研磨阻挡的作用。
作为一种示例，所述侧墙350为叠层结构，所述侧墙350包括覆盖顶部栅极层320和底部栅极层310侧壁的第一氧化硅层、覆盖所述第一氧化硅层侧壁的氮化硅层以及位于所述氮化硅层上的第二氧化硅层。
所述第一源漏掺杂区230用于作为第一器件的源区或漏区。当第一器件为NMOS器件时，所述第一源漏掺杂区230为N型掺杂；当第一器件为PMOS器件时，所述第一源漏掺杂区230为P型掺杂。
所述第二源漏掺杂区240用于作为第二器件的源区或漏区。当第二器件为NMOS器件时，所述第二源漏掺杂区240为N型掺杂；当第二器件为PMOS器件时，所述第二源漏掺杂区240为P型掺杂。
所述源漏硅化物层250用于降低第一源漏掺杂区230和第二源漏掺杂区240与对应源漏接触插塞之间的接触电阻。本实施例中，源漏硅化物层250的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
本实施例中，所述半导体结构还包括：层间介质层170，位于所述多晶硅栅极300和金属栅极400侧部的基底100上且覆盖所述源漏硅化物层250。
层间介质层170用于隔离相邻器件。层间介质层170的材料为绝缘材料。
作为一种示例，所述层间介质层170还填充于所述中心凹槽220中。
本实施例中，所述半导体结构还包括：栅极硅化物层370，位于顶部栅极层320的顶面。栅极硅化物层370用于减小多晶硅栅极300与栅极接触插塞之间的接触电阻。本实施例中，栅极硅化物层370的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
半导体结构还包括：保护层360，位于金属栅极400的顶面，且暴露出顶部栅极层320的顶部。保护层360用于在栅极硅化物层370的形成过程中，对金属栅极400起到保护作用。保护层360为介质材料，例如：氧化硅。
所述半导体结构可以采用前述实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成第一器件的第一器件区以及用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度，所述第一器件区包括栅极区、以及位于所述栅极区两侧的配置区；
形成覆盖所述第一器件区的基底的栅氧化层；
在所述基底上形成多晶硅栅极材料，覆盖所述栅氧化层；
在所述配置区的多晶硅栅极材料中形成边缘凹槽；
图形化所述多晶硅栅极材料、以及刻蚀所述边缘凹槽下方的栅氧化层，保留位于所述栅极区的多晶硅栅极材料、以及位于所述第二器件区的部分多晶硅栅极材料作为多晶硅栅极；
在所述多晶硅栅极两侧的所述配置区的基底内形成第一源漏掺杂区；
在所述第二器件区的多晶硅栅极两侧的基底内形成第二源漏掺杂区；
在所述第一源漏掺杂区和第二源漏掺杂区的顶面形成源漏硅化物层；
在形成源漏硅化物层后，去除位于所述第二器件区的多晶硅栅极，形成栅极开口；
在所述栅极开口中形成金属栅极。
2.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在所述配置区的多晶硅栅极材料中形成边缘凹槽的步骤中，在所述栅极区的多晶硅栅极材料中形成中心凹槽，所述中心凹槽的底部以及所述中心凹槽的侧壁与所述边缘凹槽的侧壁之间保留有部分的多晶硅栅极材料；
形成所述多晶硅栅极的步骤中，位于所述栅极区的多晶硅栅极包括底部栅极层以及凸出于所述底部栅极层且位于所述中心凹槽两侧的顶部栅极层。
3.如权利要求1或2所述的半导体结构的形成方法，其特征在于，形成所述边缘凹槽的步骤中，所述边缘凹槽位于所述配置区的多晶硅栅极材料中，且沿沟道长度方向还延伸位于所述栅极区的部分多晶硅栅极材料中。
4.如权利要求3所述的半导体结构的形成方法，其特征在于，沿沟道长度方向，所述边缘凹槽位于所述栅极区的多晶硅栅极材料中的宽度为0.03μm至0.15μm。
5.如权利要求2所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述边缘凹槽和中心凹槽后，在图形化所述多晶硅栅极材料之前，向所述边缘凹槽和中心凹槽的侧壁及底部的多晶硅栅极材料中注入导电离子。
6.如权利要求2所述的半导体结构的形成方法，其特征在于，图形化所述多晶硅栅极材料的步骤包括：在所述中心凹槽的底部和侧壁、所述中心凹槽两侧的栅极区的多晶硅栅极材料的表面、以及所述第二器件区的多晶硅栅极材料的部分顶面上形成栅极掩膜层；
以所述栅极掩膜层为掩膜，图形化所述多晶硅栅极材料。
7.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成所述栅氧化层的步骤中，还形成覆盖所述第二器件区的基底的界面缓冲层，所述界面缓冲层的厚度小于所述栅氧化层的厚度；
在图形化所述多晶硅栅极材料的步骤中，还图形化所述界面缓冲层，暴露出所述第二器件区的多晶硅栅极两侧的基底顶面。
8.如权利要求1所述的半导体结构的形成方法，其特征在于，在形成所述边缘凹槽的步骤中，所述边缘凹槽的底部还保留有部分厚度的多晶硅栅极材料，位于所述边缘凹槽底部的多晶硅栅极材料的厚度占所述多晶硅栅极材料总厚度的1/5至1/2。
9.如权利要求1所述的半导体结构的形成方法，其特征在于，所述半导体结构的形成方法还包括：在形成源漏硅化物层后，去除位于所述第二器件区的多晶硅栅极之前，在所述多晶硅栅极侧部的基底上形成层间介质层，覆盖所述源漏硅化物层且暴露出所述第二器件区的多晶硅栅极的顶部。
10.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述第一源漏掺杂区的步骤包括：对所述多晶硅栅极两侧的配置区的基底进行离子注入，形成所述第一源漏掺杂区。
11.如权利要求1所述的半导体结构的形成方法，其特征在于，形成所述源漏硅化物层的步骤包括：在所述第一源漏掺杂区和第二源漏掺杂区的顶面上形成金属层；对所述金属层进行热处理，使所述金属层以及与所述金属层相接触的部分厚度第一源漏掺杂区和第二源漏掺杂区的基底转化为源漏硅化物层；去除剩余的金属层。
12.一种半导体结构，其特征在于，包括：
基底，包括用于形成第一器件的第一器件区以及用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度；
栅氧化层，位于所述第一器件区的部分基底顶面；
多晶硅栅极，位于所述栅氧化层上，所述多晶硅栅极包括底部栅极层和凸出于所述底部栅极层的顶部栅极层，沿沟道长度方向，所述顶部栅极层的侧壁相对于所述底部栅极层同一侧的侧壁缩进，且所述顶部栅极层与所述底部栅极层靠近底部栅极层侧壁一侧的部分顶面围成边缘凹槽；
第一源漏掺杂区，位于所述多晶硅栅极两侧的基底内；
金属栅极，位于所述第二器件区的基底上；
第二源漏掺杂区，位于所述第二器件区的基底内；
源漏硅化物层，位于所述第一源漏掺杂区和第二源漏掺杂区的顶面。
13.如权利要求12所述的半导体结构，其特征在于，沿沟道长度方向，所述边缘凹槽露出的底部栅极层顶面的宽度为0.03μm至0.15μm。
14.如权利要求12所述的半导体结构，其特征在于，所述顶部栅极层还暴露出位于所述边缘凹槽之间的底部栅极层的部分顶面，所述顶部栅极层与位于边缘凹槽之间的底部栅极层的部分顶面围成中心凹槽。
15.如权利要求14所述的半导体结构，其特征在于，所述半导体结构还包括：栅极掩膜层，位于所述中心凹槽和边缘凹槽的侧壁。
16.如权利要求14所述的半导体结构，其特征在于，所述中心凹槽的深度与边缘凹槽的深度相同。
17.如权利要求14所述的半导体结构，其特征在于，所述中心凹槽和边缘凹槽的侧壁及底部的多晶硅栅极中掺杂有导电离子。
18.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：界面缓冲层，位于所述金属栅极与所述第二器件区的基底之间，所述界面缓冲层的厚度小于所述栅氧化层的厚度。
19.如权利要求12所述的半导体结构，其特征在于，所述半导体结构还包括：层间介质层，位于所述多晶硅栅极和金属栅极侧部的基底上且覆盖所述源漏硅化物层。
20.如权利要求12所述的半导体结构，其特征在于，所述多晶硅栅极为一体型结构。
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