CN114551562A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区，第一器件的沟道长度大于第二器件的沟道长度；在基底上形成多晶硅栅极层，第一器件区的多晶硅栅极层包括底部多晶硅栅极层和凸出于底部多晶硅栅极层的多个顶部多晶硅栅极层；在多晶硅栅极层侧部的基底上形成层间介质层，层间介质层还覆盖底部多晶硅栅极层，并露出第二器件区的多晶硅栅极层顶部；去除第二器件区的多晶硅栅极层形成栅极开口；在栅极开口中形成金属栅极层。本发明在第一器件区形成指状的多晶硅栅极层，从而在形成金属栅极层的过程中，有利于改善第一器件区的多晶硅栅极层的顶面凹陷问题。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
在现有的半导体器件中，通常在衬底上形成不同工作电压的器件，例如，低压(LV)器件、高压器件(HV)和中压(MV)器件。
随着半导体制程技术的发展，半导体器件的关键尺寸不断缩小，从而导致栅极耗尽效应越来越严重。为了更好地克服栅极耗尽效应等问题，采用高k栅介质层后形成栅电极层(high k last metal gate last)工艺以及替代栅工艺成为了目前常用的工艺。
其中，与低压器件相比，高压器件和中压器件的工作电压较高，高压器件和中压器件的尺寸相应较大，因此，高压器件和中压器件仍采用多晶硅栅极，而低压器件采用金属栅极。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度；第一栅极层，位于所述第二器件区的基底上，所述第一栅极层为金属栅极材料；指状的第二栅极层，位于所述第一器件区的基底上，所述第二栅极层包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部栅极层；层间介质层，位于所述第一栅极层和第二栅极侧部的基底上，所述层间介质层覆盖所述第一栅极层和第二栅极的侧壁，并覆盖所述顶部栅极层露出的底部多晶硅栅极层顶部。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一器件区以及用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度；在所述第一器件区和第二器件区的基底上形成多晶硅栅极层，在所述第一器件区中，所述多晶硅栅极层的形状为指状，包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部多晶硅栅极层；在所述多晶硅栅极层侧部的基底上形成层间介质层，所述层间介质层还覆盖所述顶部多晶硅栅极层露出的底部多晶硅栅极层，并露出所述第二器件区的多晶硅栅极层顶部；去除所述第二器件区的多晶硅栅极层，在所述层间介质层中形成栅极开口；在所述栅极开口中形成金属栅极层。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供的半导体结构中，第一器件区用于形成第一器件，第二器件区用于形成第二器件，所述第一器件的沟道长度大于所述第二器件的沟道长度，且第一器件区的基底上形成有指状的第二栅极层，所述第二栅极层包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部栅极层，其中，所述第一栅极层为金属栅极材料，形成所述第一栅极层的制程包括平坦化处理的步骤，本发明实施例通过在底部多晶硅栅极层上设置分立的顶部栅极层，使得所述顶部栅极层的线宽尺寸和相邻顶部栅极层的间隔均较小，从而改善所述第二栅极层在形成第一栅极层时产生的顶面凹陷(dishing)问题，有利于提高第二栅极层的结构完整性，进而提高半导体结构的性能。
本发明实施例提供的形成方法中，在第一器件区的基底上形成指状的多晶硅栅极层，所述多晶硅栅极层包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部多晶硅栅极层，后续去除第二器件区的多晶硅栅极层之后，在栅极开口中形成金属栅极层，且形成金属栅极层的制程通常包括平坦化处理的步骤，由于所述顶部多晶硅栅极层分立于所述底部多晶硅栅极层上，所述顶部多晶硅栅极层的线宽尺寸和相邻顶部多晶硅栅极层的间隔均较小，因此，在形成金属栅极层的平坦化处理过程中，有利于改善第一器件区的多晶硅栅极层的顶面凹陷(dishing)问题，从而提高半导体结构的性能。
附图说明
图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图；
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图；
图15至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图；
图18是本发明半导体结构一实施例的结构示意图；
图19是本发明半导体结构另一实施例的结构示意图。
具体实施方式
由背景技术可知，目前高压器件和中压器件采用多晶硅栅极，而低压器件采用金属栅极。但是，目前半导体结构的性能不佳。
现结合一种半导体结构的形成方法分析其性能有待提高的原因。图1至图4是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，包括用于形成第一器件的第一器件区10M以及用于形成第二器件的第二器件区10L，所述第一器件的沟道长度大于所述第二器件的沟道长度。
具体地，所述第一器件的工作电压大于所述第二器件的工作电压，所述第一器件包括高压器件和中压器件中的一种或两种，所述第二器件为低压器件。其中，低压器件、中压器件和高压器件的工作电压依次递增。
继续参考图1，在第一器件区10M的基底10表面形成栅氧化材料层20；形成覆盖栅氧化材料层20和基底10的高k栅介质材料层21、覆盖高k栅介质材料层21的金属阻挡材料层22以及覆盖金属阻挡材料层22的多晶硅材料层23。
需要说明的是，根据工艺需求，形成高k栅介质材料层21之前，也可以在第二器件区10L的基底10表面形成另一层栅氧化材料层(图未示)，且与所述第一器件区10M的栅氧化材料层20相比，位于所述第二器件区10L的栅氧化材料层的厚度更小。
参考图2，刻蚀所述多晶硅材料层23、金属阻挡材料层22、高k栅介质材料层21和栅氧化材料层20，在所述第一器件区10M的基底10上形成栅氧化层33，在所述栅氧化层33上以及所述第二器件区10L的基底10上形成高k栅介质层34，在所述高k栅介质层34上形成金属阻挡层35，在所述金属阻挡层35上形成多晶硅栅极层36。
在所述第一器件区10M中，所述堆叠的栅氧化层33、高k栅介质层34、金属阻挡层35和多晶硅栅极层36构成多晶硅栅极结构31。
需要说明的是，当所述第二器件区10L的基底10表面形成有另一层栅氧化材料层时，相应还刻蚀所述第二器件区10L的栅氧化材料层，在所述第二器件区10L的高k栅介质层34底部形成栅氧化层。
参考图3，在所述多晶硅栅极层36侧部的基底10上形成层间介质层40，所述层间介质层40露出所述第二器件区10L的多晶硅栅极层36的顶部。
参考图4，去除所述第二器件区10L的多晶硅栅极层36，在所述层间介质层40中形成露出所述金属阻挡层35的栅极开口(图未示)；在所述栅极开口中形成金属栅极层37。
在所述第二器件区10L中，所述堆叠的高k栅介质层34、金属阻挡层35和金属栅极层37构成金属栅极结构32。
通过在所述第一器件区10M和第二器件区10L形成高k栅介质层34，并在第一器件区10M形成多晶硅栅极结构31，在第二器件区10L形成金属栅极结构32，从在半导体器件的关键尺寸不断缩小的情况下，维持第二器件的性能，同时，使得第一器件的形成工艺仍采用多晶硅栅极技术。
具体地，在所述栅极开口中形成金属栅极层37的步骤包括：向所述栅极开口中填充金属栅极材料，所述金属栅极材料还覆盖所述层间介质层40；对所述金属栅极材料进行平坦化处理，去除高于所述层间介质层40顶部的金属栅极材料，保留所述栅极开口中的剩余金属栅极材料作为金属栅极层37。
但是，由于第一器件的沟道长度大于所述第二器件的沟道长度，第一器件区10M的多晶硅栅极层36的线宽尺寸相应较大，因此，如图4所示，在对所述金属栅极材料进行平坦化处理的过程中，容易对第一器件区10M的多晶硅栅极层36造成过研磨(over polish)的问题，从而导致第一器件区10M的多晶硅栅极层36的顶面凹陷问题严重，甚至在严重的情况下，可能露出金属阻挡层35。
尤其是，第一器件区10M的基底10上还形成有栅氧化层33，且由于第一器件的工作电压大于第二器件的工作电压，与位于所述第二器件区10L的高k栅介质层34底部的栅氧化层相比，所述第一器件区10M的栅氧化层33的厚度更大，这使得第一器件区10M的多晶硅栅极层36顶面高于第二器件区10L的多晶硅栅极层36顶面，因此，第一器件区10M的多晶硅栅极层36出现顶面凹陷问题的概率更高。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，包括用于形成第一器件的第一器件区以及用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度；在所述第一器件区和第二器件区的基底上形成多晶硅栅极层，在所述第一器件区中，所述多晶硅栅极层的形状为指状，包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部多晶硅栅极层；在所述多晶硅栅极层侧部的基底上形成层间介质层，所述层间介质层还覆盖所述顶部多晶硅栅极层露出的底部多晶硅栅极层，并露出所述第二器件区的多晶硅栅极层顶部；去除所述第二器件区的多晶硅栅极层，在所述层间介质层中形成栅极开口；在所述栅极开口中形成金属栅极层。
本发明实施例提供的形成方法中，在第一器件区的基底上形成指状的多晶硅栅极层，所述多晶硅栅极层包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部多晶硅栅极层，后续去除第二器件区的多晶硅栅极层之后，在栅极开口中形成金属栅极层，且形成金属栅极层的制程通常包括平坦化处理的步骤，由于所述顶部多晶硅栅极层分立于所述底部多晶硅栅极层上，所述顶部多晶硅栅极层的线宽尺寸和相邻顶部多晶硅栅极层的间隔均较小，因此，在形成金属栅极层的平坦化处理过程中，有利于改善第一器件区的多晶硅栅极层的顶面凹陷(dishing)问题，从而提高半导体结构的性能。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图5至图14是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
参考图5，提供基底100，包括用于形成第一器件的第一器件区100M以及用于形成第二器件的第二器件区100L，所述第一器件的沟道长度大于所述第二器件的沟道长度。
所述基底100用于为后续工艺制程提供工艺平台。
本实施例中，以所述基底100用于形成平面型场效应晶体管为例，所述基底100为平面型衬底。在其他实施例中，所述基底用于形成鳍式场效应晶体管(FinFET)，相应的，所述基底包括衬底以及凸出于衬底的鳍部。
本实施例中，所述基底100为硅衬底。在另一些实施例中，所述基底还可以为其他材料类型的衬底。例如，所述基底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述衬底为P型衬底(Psub)，即所述衬底中掺杂有P型离子，P型离子包括B离子、Ga离子或In离子。
本实施例中，所述基底100包括用于形成第一器件的第一器件区100M以及用于形成第二器件的第二器件区100L，所述第一器件的沟道长度大于所述第二器件的沟道长度。
作为一种示例，所述第一器件的工作电压大于所述第二器件的工作电压，使得所述第一器件的沟道长度大于所述第二器件的沟道长度。
本实施例中，所述第一器件包括中压器件和高压器件中的一种或两种，所述第二器件为低压器件。其中，低压器件、中压器件和高压器件的工作电压依次递增。作为一种示例，低压器件的工作电压小于1V，中压器件的工作电压为1V至10V，高压器件的工作电压大于10V。
需要说明的是，当所述第一器件包括中压器件和高压器件时，用于形成中压器件的第一器件区100M和用于形成高压器件的第一器件区100M相隔离。
所述第一器件可以为NMOS器件或PMOS器件。同理，所述第二器件也可以为NMOS器件或PMOS器件。
作为一种示例，所述第一器件区100M包括第一子区域100MN和第二子区域100MP，第一子区域100MN和第二子区域100MP用于形成不同的沟道导电类型的第一器件。例如，形成于所述第一子区域100MN的第一器件为NMOS器件，形成于所述第二子区域100MP的第一器件为PMOS器件。
本实施例中，以所述第一器件区100M用于形成中压器件，所述第二器件区100L用于形成低压器件为例，所述基底100内还形成有深N型阱(Deep N-type Well，DNW)区(图未示)，所述第一器件区100M的深N型阱区中形成有第一阱区(未标示)，所述第二器件区100L的深N型阱区中形成有第二阱区(未标示)。
所述深N型阱区用于隔离所述第一阱区与P型衬底，还用于隔离所述第二阱区与P型衬底，从而减小衬底耦合噪声。
第一阱区中的掺杂离子类型与形成于其上方的第一器件的沟道导电类型相反。当第一器件为NMOS器件时，第一阱区中的掺杂离子为P型离子，当第一器件为PMOS器件时，第一阱区中的掺杂离子为N型离子。同理，第二阱区中的掺杂离子类型与形成于其上方的第二器件的沟道导电类型相反。
在其他实施例中，当所述第一器件区用于形成高压器件时，所述基底内形成有高压阱区，相应的，所述基底内未形成有深N型阱区。同理，高压阱区中的掺杂离子类型与形成于其上方的第一器件的沟道导电类型相反。
本实施例中，所述基底100中还形成有隔离结构101。具体地，所述隔离结构101形成于第一器件区100M和第二器件区100L的交界处的基底100中。
其中，所述第一器件区100M包括第一子区域100MN和第二子区域100MP，因此，所述隔离结构101还形成于第一子区域100MN和第二子区域100MP的交界处的基底100中。
所述隔离结构101用于实现相邻器件之间的隔离。本实施例中，所述隔离结构101为浅沟槽隔离(Shallow Trench Isolation，STI)，从而使所述隔离结构101具有良好的隔离效果。本实施例中，所述隔离结构101的材料为绝缘材料，绝缘材料包括氧化硅。
继续参考图5，所述形成方法还包括：在所述第一器件区100M的基底100上形成栅氧化层210。
后续在所述第一器件区100M的栅氧化层210上形成多晶硅栅极层，所述多晶硅栅极层用于控制第一器件的沟道的开启或关断，所述栅氧化层210作为第一器件的栅介质层，所述栅氧化层210用于电隔离所述多晶硅栅极层与第一器件的沟道。
本实施例中，所述栅氧化层210露出所述第二器件区100L的基底100，从而为后续在第二器件区100L的基底100上形成高k栅介质层做准备。
本实施例中，所述栅氧化层210的材料为氧化硅。
需要说明的是，根据工艺需求，所述形成方法还可以包括：在第二器件区100L的基底100表面形成另一层栅氧化层(图未示)，且与所述第一器件区100M的栅氧化层210相比，位于所述第二器件区100L的栅氧化层的厚度更小。
结合参考图6至图9，在所述第一器件区100M和第二器件区100L的基底100上形成多晶硅栅极层330(如图9所示)，在所述第一器件区100M中，所述多晶硅栅极层330的形状为指状，所述多晶硅栅极层330包括底部多晶硅栅极层331(如图9所示)以及凸出于所述底部多晶硅栅极层331的多个顶部多晶硅栅极层332(如图9所示)。
其中，相邻所述顶部多晶硅栅极层332和底部多晶硅栅极层331围成第一凹槽333(如图9所示)。
所述第一器件区100M的多晶硅栅极层330用于作为第一器件的器件栅极结构，从而控制第一器件的沟道的开启或关断。所述第二器件区100L的多晶硅栅极层330用于为后续形成金属栅极层占据空间位置。
其中，后续在所述多晶硅栅极层330侧部的基底100上形成层间介质层后，去除所述第二器件区100L的多晶硅栅极层330，以形成栅极开口，随后在栅极开口中形成金属栅极层，且形成金属栅极层的制程通常包括对金属栅极材料进行平坦化处理的步骤，且金属栅极层的线宽尺寸越大，在对金属栅极材料进行平坦化的过程中，金属栅极层的顶面出现凹陷(dishing)问题的概率越高。由于所述第一器件区100M用于形成第一器件，第一器件的沟道长度更长，因此，通过使第一器件采用多晶硅栅极层330，从而在第一器件区100M中，省去了对大面积区域的金属栅极材料进行平坦化的步骤，进而避免因尺寸较大所引起的金属栅极层的顶面凹陷问题。
而且，由于所述顶部多晶硅栅极层332分立于所述底部多晶硅栅极层331上，所述顶部多晶硅栅极层332的线宽尺寸及相邻顶部多晶硅栅极层332的间隔(即第一凹槽333的线宽尺寸)较小，因此，在形成金属栅极层的平坦化处理过程中，对第一器件区100M的多晶硅栅极层330造成过研磨的概率较低，从而有利于改善第一器件区100M的多晶硅栅极层330的顶面凹陷问题，例如，有利于降低第一器件区100M的多晶硅栅极层330被研磨至暴露出金属阻挡层320的问题的概率，从而提高了所述第一器件区100M的多晶硅栅极层330的结构完整性，进而有利于提高半导体结构的性能。
本实施例中，所述多晶硅栅极层330的材料相应为多晶硅。
需要说明的是，所述顶部多晶硅栅极层332顶部至所述底部多晶硅栅极层331顶部的距离H(如图9所示)不宜过小，也不宜过大。如果所述顶部多晶硅栅极层332顶部至所述底部多晶硅栅极层331顶部的距离H过小，则后续在形成金属栅极层的平坦化处理过程中，容易导致所述顶部多晶硅栅极层332被完全去除，从而对底部多晶硅栅极层331造成过研磨，进而增大第一器件区100M的多晶硅栅极层330出现顶面凹陷问题的概率；如果所述顶部多晶硅栅极层332顶部至所述底部多晶硅栅极层331顶部的距离H过大，则容易导致所述底部多晶硅栅极层331的厚度过小，考虑到刻蚀均一性以及负载效应的影响，在形成第一凹槽333的过程中，顶部多晶硅栅极层332露出的底部多晶硅栅极层331被刻穿的概率较高，从而影响第一器件区100M的多晶硅栅极层的性能。为此，本实施例中，所述顶部多晶硅栅极层332顶部至所述底部多晶硅栅极层331顶部的距离H为
Figure BDA0002796258580000091
至
Figure BDA0002796258580000092
例如，所述顶部多晶硅栅极层332顶部至所述底部多晶硅栅极层331顶部的距离H为
Figure BDA0002796258580000093
或
Figure BDA0002796258580000094
本实施例中，所述多晶硅栅极层330还包括凸出于所述底部多晶硅栅极层331的边缘区域的表面、且环绕所述顶部多晶硅栅极层332的边缘多晶硅栅极层335。
具体地，所述边缘多晶硅栅极层335包括相对的外侧壁335b和内侧壁335a，所述内侧壁335a和最外侧的顶部多晶硅栅极层332的侧壁相接触，所述外侧壁335b与所述底部多晶硅栅极层331的侧壁相齐平，且所述边缘多晶硅栅极层335的顶部低于所述顶部多晶硅栅极层332的顶部。
其中，最外侧的顶部多晶硅栅极层332指的是最靠近所述底部多晶硅栅极层331侧壁的顶部多晶硅栅极层332。
此外，所述第一器件区100M中的边缘多晶硅栅极层335和底部多晶硅栅极层331的总厚度，等于所述第二器件区100N中的多晶硅栅极层330厚度。
通过形成所述边缘多晶硅栅极层335，从而增大形成所述第一器件区100M的多晶硅栅极层330时的光刻工艺的工艺窗口。
如图9所示，需要说明的是，为了便于图示，对于第一器件区100M中的多晶硅栅极层330，采用虚线表示所述边缘多晶硅栅极层335、顶部多晶硅栅极层332和底部多晶硅栅极层331之间的交界面。
以下结合附图，对形成所述多晶硅栅极层330的步骤做详细说明。
结合参考图6和图7，在所述第一器件区100M和第二器件区100L的基底100上形成多晶硅材料层243(如图7所示)。
所述多晶硅材料层243用于为后续形成多晶硅栅极层做准备。
具体地，形成所述多晶硅材料层243的步骤包括：如图6所示，在所述第一器件区100M和第二器件区100L的基底100上形成初始多晶硅材料层240；如图7所示，在所述第二器件区100L中、以及所述第一器件区100M的部分区域中，刻蚀部分厚度的所述初始多晶硅材料层240，形成覆盖所述基底100的底部残余层241、以及凸出于所述第一器件区100M的底部残余层241的凸起部242，所述底部残余层241和凸起部242作为多晶硅材料层243。
本实施例中，所述第二器件区100L的多晶硅栅极层具有目标厚度，因此，所述底部残余层241的厚度T2(如图7所示)设定为与所述目标厚度相等。
本实施例中，所述初始多晶硅材料层240用于形成多晶硅栅极层。
具体地，后续刻蚀所述多晶硅材料层243，以形成多晶硅栅极层，且为了在第一器件区100M形成指状的多晶硅栅极层，刻蚀所述多晶硅材料层243的过程中，依次刻蚀所述凸起部242以及所述凸起部242底部的部分厚度的底部残余层241，以形成第一凹槽，因此，所述初始多晶硅材料层240的厚度T1(如图6所示)大于所述多晶硅栅极层的目标厚度。
通过使所述初始多晶硅材料层240的厚度T1大于所述多晶硅栅极层的目标厚度，从而为形成凸起部242提供厚度余量，相应的，后续能够利用一次刻蚀步骤，在刻蚀所述凸起部242侧部的整个厚度的底部残余层241的同时，刻蚀所述凸起部242、以及位于所述凸起部242底部的部分厚度的底部残余层241，从而能够在所述凸起部242以及位于所述凸起部242底部的底部残余层241中形成第一凹槽，使得第一器件区100的多晶硅栅极层的形状为指状。
其中，在形成所述底部残余层241和凸起部242的过程中，初始多晶硅材料层240覆盖整个基底100，这便于光刻工艺和刻蚀工艺的进行，从而降低了形成所述底部残余层241和凸起部242的工艺难度。
需要说明的是，所述初始多晶硅材料层240的厚度T1与所述目标厚度的差值会影响底部残余层241的厚度T2，所述底部残余层241的厚度T2即为第二器件区100L的多晶硅栅极层的实际厚度。如果所述初始多晶硅材料层240的厚度T1与所述目标厚度的差值过小，考虑到刻蚀均一性以及负载效应的影响，后续刻蚀所述凸起部242以及位于所述凸起部242底部的部分厚度的底部残余层241时，容易刻穿所述凸起部242下方的底部残余层241，从而影响第一器件区100M的多晶硅栅极层的性能；如果所述初始多晶硅材料层240的厚度T1与所述目标厚度的差值过大，则所述初始多晶硅材料层240的厚度T1过大，为了使所述第二器件区100L的多晶硅栅极层能够达到其目标厚度，相应的，在刻蚀所述初始多晶硅材料层240以形成凸起部242的过程中，导致对所述初始多晶硅材料层240的刻蚀量较大，从而增大形成所述初始多晶硅材料层240、以及刻蚀所述初始多晶硅材料层240所需的工艺时间，不利于产能的提高，而且，这还容易导致后续第一凹槽的底部至边缘多晶硅栅极层顶部的距离过小，甚至可能出现所述第一凹槽顶部高于所述边缘多晶硅栅极层顶部的情况，即第一凹槽的深度过小，相应的，在后续形成金属栅极层的平坦化处理过程中，容易导致所述顶部多晶硅栅极层中高于所述边缘多晶硅栅极层顶部的部分被完全去除，从而容易对所述边缘多晶硅栅极层或底部多晶硅栅极层造成过研磨，进而增大第一器件区100M的多晶硅栅极层出现顶面凹陷问题的概率。
为此，本实施例中，所述初始多晶硅材料层240的厚度T与所述目标厚度的差值为
Figure BDA0002796258580000111
至
Figure BDA0002796258580000112
例如，所述初始多晶硅材料层240的厚度T与所述目标厚度的差值为
Figure BDA0002796258580000113
或
Figure BDA0002796258580000114
本实施例中，采用炉管工艺或化学气相沉积工艺，形成所述初始多晶硅材料层240。
本实施例中，采用各向异性的干法刻蚀工艺，刻蚀所述初始多晶硅材料层240。各向异性的刻蚀工艺具有各向异性刻蚀的特性，即纵向刻蚀速率远大于横向刻蚀速率，从而能够获得较佳的刻蚀剖面，以提高凸起部242的形貌质量和尺寸精度，而且，有利于精确控制对所述初始多晶硅材料层240的纵向刻蚀量。
本实施例中，形成所述凸起部242后，所述凸起部242的线宽尺寸小于所述第一器件区100M的多晶硅栅极层的预设线宽尺寸，从而能够在后续刻蚀多晶硅材料层243以形成多晶硅栅极层的过程中，形成边缘多晶硅栅极层。
结合参考图8和图9，刻蚀所述多晶硅材料层243(如图8所示)，形成所述多晶硅栅极层330。
具体地，刻蚀所述凸起部242、以及所述凸起部242底部的部分厚度的底部残余层241，在所述凸起部242和所述凸起部242底部的底部残余层241中形成第一凹槽333，且同时刻蚀所述凸起部242侧部的整个厚度的底部残余层241，刻蚀后剩余的凸起部242和底部残余层241用于作为多晶硅栅极层330。
本实施例中，在所述第一器件区100M中，刻蚀后剩余的凸起部242和底部残余层241作为多晶硅栅极层330，在所述第二器件区100L中，刻蚀后剩余的底部残余层241作为多晶硅栅极层330。
具体地，在所述第一器件区100M中，所述多晶硅栅极层330包括底部多晶硅栅极层331以及凸出于所述底部多晶硅栅极层331的多个顶部多晶硅栅极层332，相邻所述顶部多晶硅栅极层332和底部多晶硅栅极层331围成第一凹槽333。
本实施例中，由于所述初始多晶硅材料层240(如图6所示)的厚度T1(如图6所示)大于所述第二器件区100L的多晶硅栅极层330的目标厚度，这使得所述顶部多晶硅栅极层332和底部多晶硅栅极层331的总厚度，大于所述第二器件区100L的多晶硅栅极层330的厚度。
相应的，与所述第二器件区100L的多晶硅栅极层330顶面相比，所述顶部多晶硅栅极层332的顶面更高，因此，在后续的平坦化处理过程后，使得所述第一器件区100M的多晶硅栅极层330的厚度仍较大，从而有利于改善第一器件区100M的多晶硅栅极层330的顶面凹陷问题。
本实施例中，所述顶部多晶硅栅极层332顶部至所述底部多晶硅栅极层331顶部的距离H为
Figure BDA0002796258580000121
至
Figure BDA0002796258580000122
需要说明的是，在实际工艺过程中，由于刻蚀所述凸起部242、以及所述凸起部242底部的部分厚度的底部残余层241，在所述凸起部242和所述凸起部242底部的底部参与层241中形成第一凹槽333，且同时刻蚀所述凸起部242侧部的整个厚度的底部残余层241，以形成多晶硅栅极层330，因此，所述顶部多晶硅栅极层332顶部至所述底部多晶硅栅极层331顶部的距离H，取决于所述第二器件区100L的多晶硅栅极层330的目标厚度。
其中，所述底部多晶硅栅极层331的厚度等于所述初始多晶硅材料层240的厚度T1与所述目标厚度的差值，所述初始多晶硅材料层240的厚度T1越小，则所述底部多晶硅栅极层331的厚度相应也越小，所述底部多晶硅栅极层331在形成所述第一凹槽的过程中被刻穿的概率也越大。
本实施例中，采用各向异性的干法刻蚀工艺，刻蚀所述多晶硅材料层243，从而提高所述多晶硅栅极层330的形貌质量和尺寸精度。
需要说明的是，如图8所示，在刻蚀所述多晶硅材料层243之前，所述形成方法还包括：在所述多晶硅材料层243上形成栅极掩膜层340。
所述栅极掩膜层340用于作为刻蚀所述多晶硅材料层243时的掩膜。
具体地，采用依次进行的沉积工艺、光刻工艺和刻蚀工艺，形成所述栅极掩膜层340。
本实施例中，在所述第一器件区100M中，所述栅极掩膜层340覆盖所述凸起部242的侧壁和部分顶部，且还延伸覆盖所述凸起部242侧部的部分底部残余层241。
与栅极掩膜层侧壁和凸起部相齐平的方案相比，本实施例通过使所述栅极掩膜层340还延伸覆盖所述凸起部242侧部的部分底部残余层241，从而能够在形成所述栅极掩膜层340的过程中，增大光刻工艺的工艺窗口。
而且，所述凸起部242的线宽尺寸小于所述第一器件区100M的多晶硅栅极层的预设线宽尺寸，因此，通过使所述第一器件区100M的栅极掩膜层340还延伸覆盖所述凸起部242侧部的部分底部残余层241，使得所述第一器件区100M的多晶硅栅极层330的线宽尺寸能够达到预设线宽尺寸。
在其他实施例中，根据实际情况，在所述第一器件区中，所述栅极掩膜层也可以仅位于所述凸起部的顶部。相应的，所述凸起部的线宽尺寸和所述第一器件区100M的多晶硅栅极层330的预设线宽尺寸相等。
本实施例中，所述栅极掩膜层340的材料为氮化硅。
如图9所示，以所述栅极掩膜层340作为掩膜，刻蚀所述多晶硅材料层243。
因此，本实施例中，所述多晶硅栅极层330还包括凸出于所述底部多晶硅栅极层331且环绕所述顶部多晶硅栅极层332的边缘多晶硅栅极层335。
相应的，所述第一器件区100M的顶部多晶硅栅极层332顶部和边缘多晶硅栅极层335顶部、以及所述第二器件区100L的多晶硅栅极层330顶部形成有所述栅极掩膜层340。
参考图9，本实施例中，所述第一器件区100M和第二器件区100L的基底100上还形成有由下而上依次堆叠的高k栅介质层310和金属阻挡层320；所述多晶硅栅极层330相应形成于所述金属阻挡层320上。
本实施例中，采用后栅(gate last)制程中的先高K(high-K first)工艺形成金属栅极结构。因此，先在基底100上形成堆叠的高k栅介质层310和金属阻挡层320。
所述高k栅介质层310用于构成第二器件的栅介质层，即第二器件的栅介质层包括高k栅介质层310。
所述高k栅介质层310的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层310的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为一种示例，所述高k栅介质层310的材料为HfO2。
所述金属阻挡层320用于隔离高k栅介质层310和金属栅极层，以保护高k栅介质层310，同时在后续刻蚀去除第二器件区100L的多晶硅栅极层330的过程中，金属阻挡层320作为刻蚀停止层，从而减小高k栅介质层310受损的概率，而且，后续形成金属栅极层后，所述金属阻挡层320还用于阻挡金属栅极层中的易扩散离子(例如：铝离子)向高k栅介质层310中扩散。
具体地，所述金属阻挡层320的材料包括氮化钛(TiN)和掺硅的氮化钛(TiSiN)中的一种或两种。本实施例中，所述金属阻挡层320的材料为氮化钛。
其中，所述金属阻挡层320对第二器件的栅极功函数也具有一定的影响。
在实际工艺过程中，通过合理设定所述金属阻挡层320的厚度，从保障金属阻挡层320在后续刻蚀去除第二器件区100L的多晶硅栅极层330的过程中，能够作为刻蚀停止层，同时，所述金属阻挡层320对金属栅极层中的易扩散离子的阻挡作用较佳。
相应的，如图6所示，在形成所述多晶硅材料层240之前，在所述第一器件区100M和第二器件区100L的基底100上形成由下而上依次堆叠的高k栅介质材料层220和金属阻挡材料层230。
所述高k栅介质材料层220用于形成高k栅介质层，所述金属阻挡材料层230用于形成金属阻挡层。
具体地，所述高k栅介质材料层220覆盖所述第二器件区100L的基底100，并延伸覆盖所述第一器件区100M的栅氧化层210。
需要说明的是，当所述第二器件区100L的基底100表面形成有另一层栅氧化层(图未示)时，在所述第二器件区100L中，所述高k栅介质材料层220相应覆盖所述栅氧化层。
本实施例中，采用沉积工艺形成所述高k栅介质材料层220和金属阻挡材料层230。具体地，所述沉积工艺为原子层沉积工艺。通过采用原子层沉积工艺，从而提高所述高k栅介质材料层220和金属阻挡材料层230的台阶覆盖性和厚度均一性。在其他实施例中，所述沉积工艺还可以为物理气相沉积工艺。
相应的，如图9所示，刻蚀所述多晶硅材料层243之后，还包括：刻蚀所述多晶硅栅极层330露出的高k栅介质材料层220和金属阻挡材料层230，形成堆叠的高k栅介质层310和金属阻挡层320。
本实施例中，所述形成方法还包括：刻蚀所述多晶硅栅极层330露出的栅氧化层210，露出所述多晶硅栅极层330两侧的基底100。
通过露出所述多晶硅栅极层330两侧的基底100，从而减小对后续形成源漏掺杂区的制程的影响，并为后续形成源漏硅化物层做准备。
其中，当所述第二器件区100L的基底100表面形成有另一层栅氧化层(图未示)时，所述形成方法还包括：在所述第二器件区100L中，刻蚀去除所述多晶硅栅极层330露出的栅氧化层。
需要说明的是，在其他实施例中，在所述第一器件区中，也可以去除所述多晶硅栅极层露出的部分厚度的栅氧化层。例如，第二器件区的基底表面形成有另一层栅氧化层(图未示)，且与所述第一器件区的栅氧化层相比，位于所述第二器件区的栅氧化层的厚度更小，去除所述第二器件区的栅氧化层所需的时间相应更短，因此，在所述第二器件区中，由上而下依次去除堆叠的多晶硅栅极层330、金属阻挡层320、高k栅介质层310和栅氧化层(图未示)的同时，，所述第一器件区的栅氧化层可能未完全去除。
参考图10，形成所述多晶硅栅极层330之后，所述形成方法还包括：在所述多晶硅栅极层330两侧的基底100中形成源漏掺杂区350。
所述源漏掺杂区350作为所形成器件的源区或漏区。
所述源漏掺杂区350中掺杂离子的导电类型与所对应器件的沟通导电类型相同。当所形成的器件为NMOS器件时，所述源漏掺杂区350中的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子，当所形成的器件为PMOS器件时，所述源漏掺杂区350中的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。
继续参考图10，形成所述多晶硅栅极层330之后，所述形成方法还包括：向所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331中掺杂导电离子351。
通过向所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331中掺杂所述导电离子351，从而降低所述第一器件区100M的多晶硅栅极层330的电阻，进而降低第一器件的栅极电阻(gate resistance)，以及降低多晶硅栅极层330与栅极硅化物层的接触电阻，相应有利于提高半导体结构的性能。
本实施例中，所述导电离子351可以为N型离子，也可以为P型离子。具体地，所述导电离子351包括B离子、Ga离子、In离子、P离子、As离子或Sb离子。
其中，所述导电离子351的导电类型可以与相对应器件的沟道导电类型相同，也可以不同。
本实施例中，在形成所述源漏掺杂区350的过程中，向所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331中掺杂所述导电离子351。
利用形成源漏掺杂区350的制程，向所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331中掺杂所述导电离子351，从而简化了工艺步骤。相应的，所述底部多晶硅栅极层331中掺杂的导电离子351的导电类型，与相对应器件的沟道导电类型相同。
具体地，所述第一器件区100M包括第一子区域100MN和第二子区域100MP，因此，在第一子区域100MN的基底100中形成源漏掺杂区350的过程中，向所述第一子区域100MN的底部多晶硅栅极层331中掺杂所述导电离子351。同理，在第二子区域100MP的基底100中形成源漏掺杂区350的过程中，向所述第二子区域100MP的底部多晶硅栅极层331中掺杂所述导电离子351。
具体地，采用离子注入的方式，向所述多晶硅栅极层330两侧的基底100中、以及所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331中掺杂所述导电离子351。
需要说明的是，在离子注入后，由于导电离子351会发生扩散，因此，所述导电离子351还可能沿平行于所述基底100表面的方向横向扩散至所述顶部多晶硅栅极层332下方的底部多晶硅栅极层331中。
参考图11，形成多晶硅栅极层330后，所述形成方法还包括：在所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331表面形成栅极硅化物层361。
通过在所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331表面形成栅极硅化物层361，从而在第一器件工作时，使得电流能够流经栅极硅化物层361，进而起到了减小栅极电阻的作用。
本实施例中，所述栅极硅化物层361的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
需要说明的是，所述多晶硅栅极层330的顶部形成有栅极掩膜层340，因此，在形成所述栅极硅化物层361的过程中，以所述栅极掩膜层340作为保护层，从而避免在所述多晶硅栅极层330的顶面形成栅极硅化物层361，因此，在后续形成金属栅极层的平坦化处理过程中，不会研磨栅极硅化物层361，进而避免对机台造成金属污染。
本实施例中，所述形成方法还包括：在所述源漏掺杂区350的表面形成源漏硅化物层360，且在形成所述源漏硅化物层360的过程中，形成所述栅极硅化物层361。
后续在源漏掺杂区350顶部形成源漏接触插塞，通过形成所述源漏硅化物层360，从而降低源漏掺杂区350和源漏接触插塞之间的接触电阻。而且，本实施例在同一步骤中，形成源漏硅化物层360和栅极硅化物层361，从而简化工艺步骤。
具体地，在所述源漏掺杂区350和底部多晶硅栅极层331的表面形成金属层，并进行退火处理，使所述金属层与源漏掺杂区350和底部多晶硅栅极层331的材料发生反应，从而将位于源漏掺杂区350表面的金属层转化为源漏硅化物层360，将位于底部多晶硅栅极层331表面的金属层转化为栅极硅化物层361，在形成源漏硅化物层360和栅极硅化物层361后，再去除未反应的剩余金属层。
需要说明的是，在形成所述源漏硅化物层360和栅极硅化物层361之前，还包括形成硅化物阻挡(salicide block，SAB)层(图未示)的步骤。通过形成硅化物阻挡层，以暴露用于形成源漏硅化物层360和栅极硅化物层361的区域，并对不期望形成源漏硅化物层360和栅极硅化物层361的区域进行保护。
此外，在形成所述源漏硅化物层360之前，还包括：去除所述源漏掺杂区350表面的氧化物层(例如，自然氧化层)或者第一器件区100M残留的栅氧化层210，从而露出源漏掺杂区350的表面，进而为形成源漏硅化物层360做准备。
参考图12，在所述多晶硅栅极层330侧部的基底100上形成层间介质(Inter LayerDielectric，ILD)层370，所述层间介质层370还覆盖所述顶部多晶硅栅极层332露出的底部多晶硅栅极层331，并露出所述第二器件区100L的多晶硅栅极层330的顶部。
所述层间介质层370用于隔离相邻器件。而且，所述层间介质层370露出所述第二器件区100L的多晶硅栅极层330的顶部，从而为后续去除所述第二器件区100L的多晶硅栅极层330做准备。
所述层间介质层370的材料为绝缘材料，其材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述层间介质层370的材料为氧化硅。
具体地，通过沉积和平坦化工艺(例如，化学机械研磨工艺)形成所述层间介质层370，使得所述层间介质层370露出所述第二器件区100L的多晶硅栅极层330的顶部。
需要说明的是，第一器件的工作电压较高，因此，第一器件区100M的栅氧化层210的厚度通常较大，相应的，第一器件区100M的多晶硅栅极层330顶部通常高于第二器件区100L的多晶硅栅极层330顶部，因此，在形成层间介质层370后，所述层间介质层370通常还露出所述第一器件区100M的多晶硅栅极层330顶部(即顶部多晶硅栅极层332的顶部)。
还需要说明的是，在形成所述层间介质层370的过程中，去除位于所述顶部多晶硅栅极层332顶部的栅极掩膜层340。
本实施例中，在形成所述栅极掩膜层340的过程中，在所述第一器件区100M中，所述栅极掩膜层340覆盖所述凸起部242的侧壁，且还延伸覆盖所述凸起部242侧部的部分底部残余层241，使得所述边缘多晶硅栅极层335的顶部低于所述顶部多晶硅栅极层332的顶部，因此，所述边缘多晶硅栅极层335的顶部保留有部分厚度的栅极掩膜层340。
在其他实施例中，根据实际情况，所述第一器件区中的栅极掩膜层也可以完全被去除。
参考图13，去除所述第二器件区100L的多晶硅栅极层330，在所述层间介质层370中形成栅极开口381。
所述栅极开口381用于为形成金属栅极层提供给空间位置。
本实施例中，采用干法刻蚀工艺和湿法刻蚀工艺中的一种或两种，去除所述第二器件区100L的多晶硅栅极层330。
本实施例中，在去除所述第二器件区100L的多晶硅栅极层330的过程中，去除所述顶部多晶硅栅极层332，形成露出所述底部多晶硅栅极331的第二凹槽382。
所述第二凹槽382用于为后续在第一器件区100M形成金属栅极层提供给空间位置。相应的，后续在所述第二凹槽382中形成金属栅极层。
后续在所述第二凹槽382中形成金属栅极层后，所述第一器件区100M中的栅氧化层210、高k栅介质层310、金属阻挡层320、剩余多晶硅栅极层330和金属栅极层用于构成第一栅极结构。
在第一器件区100M中，通过采用金属栅极层代替部分的多晶硅栅极层330，从而在第一器件工作时，使得电流能够流经金属栅极层，从而降低了第一器件的栅极电阻。而且，后续在第一器件区100M的第一栅极结构顶部形成栅极接触插塞时，能够使栅极接触插塞与金属栅极层电连接，从而降低接触电阻。
本实施例中，在同一步骤中，形成所述栅极开口381和所述第二凹槽382，从而简化工艺步骤、节省光罩、并降低工艺成本。
其中，所述顶部多晶硅栅极层332和底部多晶硅栅极层331的总厚度大于所述第二器件区100L的多晶硅栅极层330的厚度，因此，即使在同一步骤中，去除所述第二器件区100L的多晶硅栅极层330、以及所述顶部多晶硅栅极层332，所述底部多晶硅栅极层331仍能被保留。
参考图14，在所述栅极开口381(如图13所示)中形成金属栅极层380。
所述第二器件区100L中的高k栅介质层310、金属阻挡层320和金属栅极层380用于构成第二栅极结构，且所述第二栅极结构为金属栅极结构。由于第二器件的工作电压较小，因此，随着器件关键尺寸的不断缩小，通过采用金属栅极结构，有利于改善短沟道效应。
所述金属栅极层380用于将第二栅极结构的电性引出。
具体地，在所述栅极开口381中形成金属栅极层380的步骤包括：向所述栅极开口381中填充金属栅极材料，所述金属栅极材料还覆盖所述层间介质层370；对所述金属栅极材料进行平坦化处理(例如，化学机械研磨处理)，去除高于所述层间介质层370顶部的金属栅极材料，保留所述栅极开口381中的剩余金属栅极材料作为金属栅极层380。
所述金属栅极层380的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述金属栅极层380的材料为Al。
本实施例中，在所述栅极开口381中形成金属栅极层380的步骤中，所述金属栅极层380还形成于所述第二凹槽382中。
本实施例中，所述第一器件区100M中的栅氧化层210、高k栅介质层310、金属阻挡层320、多晶硅栅极层330和金属栅极层380用于构成第一栅极结构。
需要说明的是，在所述第二器件区100L中，当所述高k栅介质层310和基底100之间还形成有栅氧化层时，所述金属栅极结构还包括所述栅氧化层。
还需要说明的是，向所述栅极开口381中填充金属栅极材料之前，还包括在所述栅极开口381中形成功函数层的步骤，本实施例在此不再赘述。其中，功函数层相应也作为栅极结构的一部分。
此外，在其他实施例中，根据工艺需求，在去除所述第二器件区的多晶硅栅极层的过程中，也可以利用光罩定义对多晶硅栅极层的刻蚀区域，以遮挡所述第一器件区，从而保留所述顶部多晶硅栅极层。
图15至图17是本发明半导体结构的形成方法另一实施例中各步骤对应的结构示意图。
本发明实施例与前述实施例的相同之处在此不再赘述，本发明实施例与前述实施例的不同之处在于：形成多晶硅栅极层440的方法不同。
参考图15，在所述第一器件区400M和第二器件区400L的基底400上形成多晶硅材料层410。
所述多晶硅材料层410用于为形成多晶硅栅极层做准备。
本实施例中，所述多晶硅材料层410的厚度与后续形成于第二器件区400L的多晶硅栅极层的目标厚度相等。
参考图16，对所述多晶硅材料层410进行第一刻蚀，形成分立的初始多晶硅栅极层420。
通过先形成分立的初始多晶硅栅极层420，从而为后续刻蚀所述第一器件区400M的初始多晶硅栅极层420，形成指状的多晶硅栅极层做准备。
本实施例中，刻蚀所述多晶硅材料层410之前，还包括：在所述多晶硅材料层410上形成栅极掩膜层430。相应的，以所述栅极掩膜层430为掩膜，对所述多晶硅材料层410进行第一刻蚀，形成初始多晶硅栅极层420。
本实施例中，采用各向异性的干法刻蚀工艺，对所述多晶硅材料层410进行第一刻蚀，从而提高初始多晶硅栅极层420的形貌质量和尺寸精度。
需要说明的是，对所述多晶硅材料层410进行第一刻蚀后，还继续刻蚀所述金属阻挡材料层、高k栅介质材料层和栅氧化层，保留所述初始多晶硅栅极层420底部剩余的金属阻挡材料层作为金属阻挡层，保留所述初始多晶硅栅极层420底部剩余的高k栅介质材料层作为高k栅介质层。
参考图17，对所述第一器件区400M中的初始多晶硅栅极层410进行第二刻蚀，形成位于所述初始多晶硅栅极层410的部分厚度中的第一凹槽443，在所述第二刻蚀后，剩余的所述初始多晶硅栅极层410作为多晶硅栅极层440。
本实施例中，在所述第二刻蚀后，剩余的所述初始多晶硅栅极层410包括底部多晶硅栅极层441、以及凸出于所述底部多晶硅栅极层441顶面的顶部多晶硅栅极层442，所述底部多晶硅栅极层441的顶面和所述第一凹槽443的底面相齐平，且相邻所述顶部多晶硅栅极层442和底部多晶硅栅极层441围成第一凹槽443。
本实施例中，先刻蚀所述栅极掩膜层430，再利用刻蚀后的栅极掩膜层430为掩膜，对所述第一器件区400M中的初始多晶硅栅极层410进行第二刻蚀。
本实施例中，采用各向异性的干法刻蚀工艺，对所述多晶硅材料层410进行第二刻蚀，从而精确控制对第一器件区400M中的初始多晶硅栅极层410的刻蚀量、以及第一凹槽443的侧壁形貌质量。
本实施例中，对所述第一器件区400M中的初始多晶硅栅极层410进行第二刻蚀的过程中，采用光罩定义所述初始多晶硅栅极层410中的待刻蚀位置。相应的，使得所述第二器件区400L的初始多晶硅栅极层420得到保护。
需要说明的是，作为一种示例，在对所述多晶硅材料层410进行第一刻蚀，形成分立的初始多晶硅栅极层420后，在进行第二刻蚀之前，所述形成方法还可以包括：在所述初始多晶硅栅极层420的侧壁形成侧墙(图未示)。通过先形成侧墙，使所述侧墙对高k栅介质层、金属阻挡层和栅氧化层起到保护作用，从而降低所述高k栅介质层或金属阻挡层因长时间暴露而引起污染问题的概率，降低对栅氧化层的质量造成不良影响的概率。
在另一些实施例中，也可以在进行第二刻蚀之后，在所述多晶硅栅极层的侧壁形成侧墙。相应的，所述侧墙还可以形成于所述第一凹槽的侧壁。
还需要说明的是，本实施例中，后续去除所述第二器件区400L的多晶硅栅极层440时，保留所述第一器件区400M中的顶部多晶硅栅极层442。
其中，由于所述顶部多晶硅栅极层和底部多晶硅栅极层的总厚度与所述第二器件区的多晶硅栅极层的厚度相等，如果在去除所述第二器件区400L的多晶硅栅极层440的过程中，还去除顶部多晶硅栅极层442，所述底部多晶硅栅极层441被刻穿的概率较高，因此，本实施例中，保留所述第一器件区400M中的顶部多晶硅栅极层442。
对本实施例所述形成方法的具体描述，可结合参考前述实施例的相应描述，在此不再赘述。
相应的，本发明还提供一种半导体结构。结合参考图18，示出了本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底500，包括用于形成第一器件的第一器件区500M以及用于形成第二器件的第二器件区500L，所述第一器件的沟道长度大于所述第二器件的沟道长度；第一栅极层780，位于所述第二器件区500L的基底500上，所述第一栅极层780为金属栅极材料；指状的第二栅极层730，位于所述第一器件区500M的基底500上，所述第二栅极层730包括底部多晶硅栅极层731以及凸出于所述底部多晶硅栅极层731的多个顶部栅极层732；层间介质层770，位于所述第一栅极层780和第二栅极层730侧部的基底500上，所述层间介质层770覆盖所述第一栅极层780和第二栅极层730的侧壁，并覆盖所述顶部栅极层732露出的底部多晶硅栅极层731。
本发明实施例提供的半导体结构中，第一器件区500M用于形成第一器件，第二器件区500L用于形成第二器件，所述第一器件的沟道长度大于所述第二器件的沟道长度，且第一器件区500M的基底500上形成有指状的第二栅极层730，所述第二栅极层730包括底部多晶硅栅极层731以及凸出于所述底部多晶硅栅极层731的多个顶部栅极层732，其中，所述第一栅极层780为金属栅极材料，形成所述第一栅极层780的制程包括平坦化处理的步骤，本发明实施例通过在底部多晶硅栅极层731设置分立的顶部栅极层732，使得所述顶部栅极层732的线宽尺寸和相邻顶部栅极层732的间隔均较小，从而改善所述第二栅极层730在形成第一栅极层780的过程中产生的顶面凹陷(dishing)问题，有利于提高第二栅极层730的结构完整性，进而提高半导体结构的性能。
本实施例中，以所述半导体结构为平面型场效应晶体管为例，所述基底500为平面型衬底。在其他实施例中，所述半导体结构为鳍式场效应晶体管(FinFET)，相应的，所述基底包括衬底以及凸出于衬底的鳍部。
本实施例中，所述基底500为硅衬底。在另一些实施例中，所述基底还可以为其他材料类型的衬底。例如，所述基底的材料可以为锗、锗化硅、碳化硅、砷化镓或镓化铟等其他材料，所述基底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。
本实施例中，所述衬底为P型衬底(Psub)，即所述衬底中掺杂有P型离子，P型离子包括B离子、Ga离子或In离子。
本实施例中，所述基底500包括用于形成第一器件的第一器件区500M以及用于形成第二器件的第二器件区500L，所述第一器件的沟道长度大于所述第二器件的沟道长度。
本实施例中，所述第一器件包括中压器件和高压器件中的一种或两种，所述第二器件为低压器件。其中，低压器件、中压器件和高压器件的工作电压依次递增。作为一种示例，低压器件的工作电压小于1V，中压器件的工作电压为1V至10V，高压器件的工作电压大于10V。
所述第一器件可以为NMOS器件或PMOS器件。同理，所述第二器件也可以为NMOS器件或PMOS器件。
需要说明的是，当所述第一器件包括中压器件和高压器件时，用于形成中压器件的第一器件区500M和用于形成高压器件的第一器件区500M相隔离。
作为一种示例，所述第一器件区500M包括第一子区域500MN和第二子区域500MP，第一子区域500MN和第二子区域500MP用于形成不同的沟道导电类型的第一器件。例如，形成于所述第一子区域500MN的第一器件为NMOS器件，形成于所述第二子区域500MP的第一器件为PMOS器件。
本实施例中，以所述第一器件区500M用于形成中压器件，所述第二器件区500L用于形成低压器件为例，所述基底500内还形成有深N型阱(Deep N-type Well，DNW)区(图未示)，所述第一器件区500M的深N型阱区中形成有第一阱区(未标示)，所述第二器件区500L的深N型阱区中形成有第二阱区(未标示)。
所述深N型阱区用于隔离所述第一阱区与P型衬底，还用于隔离所述第二阱区与P型衬底，从而减小衬底耦合噪声。
第一阱区中的掺杂离子类型与形成于其上方的第一器件的沟道导电类型相反。当第一器件为NMOS器件时，第一阱区中的掺杂离子为P型离子，当第一器件为PMOS器件时，第一阱区中的掺杂离子为N型离子。同理，第二阱区中的掺杂离子类型与形成于其上方的第二器件的沟道导电类型相反。
在其他实施例中，当所述第一器件区用于形成高压器件时，所述基底内形成有高压阱区，相应的，所述基底内未形成有深N型阱区。同理，高压阱区中的掺杂离子类型与形成于其上方的第一器件的沟道导电类型相反。
本实施例中，所述半导体结构还包括：位于基底500中的隔离结构501。具体地，隔离结构501位于第一器件区500M和第二器件区500L的交界处的基底500中。其中，第一器件区500M包括第一子区域500MN和第二子区域500MP，因此，隔离结构501还位于第一子区域500MN和第二子区域500MP的交界处的基底500中。
所述隔离结构501用于实现相邻器件之间的隔离。本实施例中，所述隔离结构501为浅沟槽隔离，从而使所述隔离结构501具有良好的隔离效果。本实施例中，所述隔离结构501的材料为绝缘材料，绝缘材料包括氧化硅。
所述第二器件区500L的第一栅极层780为金属栅极材料，第一栅极层780用于作为第二栅极结构的一部分，用于将第二栅极结构的电性引出。相应的，第二栅极结构为金属栅极结构。
由于第二器件的工作电压较小，因此，随着器件关键尺寸的不断缩小，通过采用金属栅极结构，有利于改善短沟道效应。
所述第一栅极层780的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。本实施例中，所述第一栅极层780的材料为Al。
需要说明的是，所述半导体结构还包括覆盖所述第一栅极层780的侧壁和底部的功函数层，本实施例在此不再赘述。
本实施例中，所述半导体结构还包括：叠层结构(未标示)，位于所述第一栅极层780和基底500之间，所述叠层结构包括由下而上依次堆叠的高k栅介质层710和金属阻挡层720。
在所述第二器件区500L中，所述高k栅介质层710、金属阻挡层720和第一栅极层780用于构成第二栅极结构。
所述高k栅介质层710用于作为第二器件的栅介质层。所述高k栅介质层710的材料为高k介质材料。具体地，所述高k栅介质层710的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为一种示例，所述高k栅介质层710的材料为HfO2。
所述金属阻挡层720用于隔离所述高k栅介质层710和第一栅极层780，以保护高k栅介质层710，而且，所述金属阻挡层720还用于阻挡第一栅极层780中的易扩散离子(例如：铝离子)向高k栅介质层710中扩散。具体地，所述金属阻挡层720的材料包括氮化钛(TiN)和掺硅的氮化钛(TiSiN)中的一种或两种。本实施例中，所述金属阻挡层720的材料为氮化钛。
所述第二栅极层730用于作为第一器件的器件栅极结构，从而控制第一器件的沟道的开启或关断。具体地，所述第二栅极层730作为第一栅极结构的一部分。
本实施例中，所述第二栅极层730包括底部多晶硅栅极层731以及凸出于所述底部多晶硅栅极层731的多个顶部栅极层732。
因此，所述底部多晶硅栅极层731的材料相应为多晶硅。
本实施例中，所述顶部栅极层732和底部多晶硅栅极层731的总厚度大于所第一栅极层780的厚度。
本实施例中，所述顶部栅极层732的材料与所述第一栅极780的材料相同，即所述顶部栅极层732的材料也为金属栅极材料。
通过使所述顶部栅极层732的材料也为金属栅极材料，从而在第一器件工作时，使得电流能够流经金属栅极材料的顶部栅极层732，从而降低了第一器件的栅极电阻。而且，后续在第一器件区500M的第一栅极结构顶部形成栅极接触插塞时，能够使栅极接触插塞与金属栅极材料的顶部栅极层732电连接，从而降低接触电阻。
其中，在所述半导体结构的形成过程中，所述顶部栅极层732的位置处形成有顶部多晶硅栅极层，且所述第一栅极780采用后栅(gate last)制程中的先高K(high-K first)工艺形成，也就是说，在形成所述顶部栅极层732之前，所述顶部栅极层732的位置处形成有所述顶部多晶硅栅极层，在形成所述第一栅极780之前，所述第一栅极780的位置处形成有多晶硅栅极层，因此，在去除所述第二器件区500L的多晶硅栅极层的过程中，能够同时去除所述第一器件区500M的顶部多晶硅栅极层，且在所述第二器件区500L的多晶硅栅极层的位置处形成第一栅极780的过程中，在所述顶部多晶硅栅极层的位置处形成所述顶部栅极层732。
需要说明的是，所述顶部栅极层732和底部多晶硅栅极层731的总厚度大于所第一栅极层780的厚度，因此，即使在同一步骤中，去除所述第二器件区500L的多晶硅栅极层、以及所述顶部多晶硅栅极层，所述底部多晶硅栅极层731仍能被保留。
在其他实施例中，所述顶部栅极层的材料也可以与所述底部多晶硅栅极层的材料相同。具体地，所述顶部栅极层与所述底部多晶硅栅极层为一体结构。
需要说明的是，所述顶部栅极层732顶部至底部多晶硅栅极层731顶部的距离H不宜过小，也不宜过大。如果所述顶部栅极层732顶部至底部多晶硅栅极层731顶部的距离H过小，则在形成第一栅极层780的平坦化处理过程中，容易导致所述顶部栅极层732被完全去除，从而对底部多晶硅栅极层731造成过研磨，进而增大第一器件区500M的第二栅极层730出现的顶面凹陷问题的概率；如果所述顶部栅极层732顶部至底部多晶硅栅极层731顶部的距离H过大，则容易导致所述底部多晶硅栅极层731的厚度过小，考虑到刻蚀均一性以及负载效应的影响，在形成第一凹槽的过程中，第一凹槽底部的底部多晶硅栅极层731被刻穿的概率较高，从而影响第一器件区500M的第二栅极层730的性能。为此，本实施例中，所述顶部栅极层732顶部至底部多晶硅栅极层731顶部的距离H为
Figure BDA0002796258580000271
至
Figure BDA0002796258580000272
例如，所述顶部栅极层732顶部至底部多晶硅栅极层731顶部的距离H为
Figure BDA0002796258580000273
或
Figure BDA0002796258580000274
本实施例中，所述指状的第二栅极层730还包括凸出于所述底部多晶硅栅极层731且环绕所述顶部栅极层732的边缘多晶硅栅极层735。
具体地，所述边缘多晶硅栅极层735包括相对的外侧壁735b和内侧壁735a，所述内侧壁735a与最外侧的所述顶部栅极层732的侧壁相接触，所述外侧壁735b与所述底部多晶硅栅极层731的侧壁相齐平，且所述边缘多晶硅栅极层735的顶部低于所述顶部栅极层732的顶部。
其中，最外侧的顶部栅极层732指的是最靠近所述底部多晶硅栅极层731侧壁的顶部栅极层732。
本实施例中，所述第一器件区500M中的边缘多晶硅栅极层735和底部多晶硅栅极层731的总厚度，等于所述第二器件区500L中的多晶硅栅极层780厚度。
在所述半导体结构的形成过程中，采用刻蚀多晶硅材料层、在多晶硅材料层中形成凹槽的方式，使得最终顶部栅极层732能够凸出于所述底部多晶硅栅极层731的顶面，因此，通过使所述第二栅极层730还包括边缘多晶硅栅极层735，能够在形成凹槽的过程中，增大光刻工艺的工艺窗口。
在另一些实施例中，在所述顶部栅极层和底部多晶硅栅极层的总厚度大于所第一栅极层的厚度的情况下，也可以不含有所述边缘多晶硅栅极层。
在其他实施例中，所述第二栅极层不含有所述边缘多晶硅栅极层，且所述顶部栅极层和底部多晶硅栅极层的总厚度也可以等于所第一栅极的厚度。
本实施例中，所述半导体结构还包括：栅氧化层610，位于所述第二栅极层730和基底500之间。
所述栅氧化层610作为第一器件的栅介质层，所述栅氧化层610用于电隔离所述第二栅极层730与第一器件的沟道。
本实施例中，所述栅氧化层610的材料为氧化硅。
需要说明的是，根据工艺需求，在所述第二器件区500L中，所述高k栅介质层710和基底500之间也可以形成有栅氧化层(图未示)，且与所述第一器件区500M的栅氧化层610相比，位于所述第二器件区500L的栅氧化层的厚度更小。相应的，所述第二器件区500L的栅氧化层也作为金属栅极结构的一部分，所述第二器件区500L的栅氧化层和高k栅介质层610共同作为第二器件的栅介质层。
本实施例中，在所述半导体结构的形成过程中，采用后栅(gate last)制程中的先高K(high-K first)工艺形成金属栅极结构，因此，所述堆叠的高k栅介质层710和金属阻挡层720还位于所述第二栅极层730和基底500之间。
具体地，在第一器件区500M中，所述堆叠的高k栅介质层710和金属阻挡层720位于所述第二栅极层730和栅氧化层610之间。
本实施例中，所述第一器件区500M中的栅氧化层610、高k栅介质层710、金属阻挡层720和第二栅极层730用于构成第一栅极结构。
本实施例中，所述半导体结构还包括：源漏掺杂区750，分别位于第二栅极层730两侧的基底500内、以及第一栅极层780两侧的基底500内；源漏硅化物层760，位于所述源漏掺杂区750的表面。
所述源漏掺杂区750中掺杂离子的导电类型与所对应器件的沟通导电类型相同。当器件为NMOS器件时，所述源漏掺杂区750中的掺杂离子为N型离子，N型离子包括P离子、As离子或Sb离子，当器件为PMOS器件时，所述源漏掺杂区750中的掺杂离子为P型离子，P型离子包括B离子、Ga离子或In离子。
后续在源漏掺杂区750顶部形成源漏接触插塞，通过所述源漏硅化物层760，从而降低源漏掺杂区750和源漏接触插塞之间的接触电阻。本实施例中，所述源漏硅化物层760的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
本实施例中，所述底部多晶硅栅极层731中掺杂有导电离子751。
通过使所述底部多晶硅栅极层731中掺杂有导电离子751，从而降低所述第一器件区500M的底部多晶硅栅极层731的电阻，进而降低第一器件的栅极电阻，以及降低所述底部多晶硅栅极层731与栅极硅化物层的接触电阻，并且能够通过调节导电离子751的浓度调节器件阈值电压，相应有利于提高半导体结构的性能。
本实施例中，所述导电离子751可以为N型离子，也可以为P型离子。具体地，所述导电离子751包括B离子、Ga离子、In离子、P离子、As离子或Sb离子。
其中，所述底部多晶硅栅极层731下方形成有高k栅介质层710和金属阻挡层720，因此，所述导电离子751的导电类型可以与相对应器件的沟道导电类型相同，也可以不同。
本实施例中，所述底部多晶硅栅极层731中导电离子751的导电类型、与所述底部多晶硅栅极层731两侧的源漏掺杂区750中的离子导电类型相同，从而能够利用形成源漏掺杂区750的制程，向底部多晶硅栅极层731中掺杂导电离子751。
本实施例中，所述半导体结构还包括：栅极硅化物层761，位于所述顶部栅极层732露出的底部多晶硅栅极层731的表面。
通过所述栅极硅化物层761，从而在第一器件工作时，使得电流能够流经栅极硅化物层761，进而起到减小栅极电阻的作用。
本实施例中，所述栅极硅化物层761的材料可以为镍硅化合物、钴硅化合物或钛硅化合物。
所述层间介质层770用于隔离相邻器件。所述层间介质层770的材料为绝缘材料，其材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。作为一种示例，所述层间介质层770的材料为氧化硅。
本实施例中，所述层间介质层770覆盖所述第一栅极层780和第二栅极层730的侧壁，并露出所述第一栅极层780的顶部。具体地，所述层间介质层770覆盖所述顶部栅极层732露出的底部多晶硅栅极层731顶部，也就是说，所述层间介质层770还填充于相邻所述顶部栅极层732之间的空间中。
需要说明的是，所述半导体结构还包括：栅极掩膜层740，位于所述边缘多晶硅栅极层735的顶部。具体地，所述层间介质层770还露出所述栅极掩膜层740的顶部。
所述栅极掩膜层740作为形成第二栅极层730时的刻蚀掩膜，在形成层间介质层770的过程中，由于所述边缘多晶硅栅极层735的顶部低于所述顶部栅极层732的顶部，因此，所述边缘多晶硅栅极层735顶部的栅极掩膜层740被保留。
在其他实施例中，所述半导体结构中也可以不含有所述栅极掩膜层。
所述半导体结构可以采用前述第一实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述第一实施例中的相应描述，本实施例在此不再赘述。
图19本发明半导体结构另一实施例的结构示意图。
本发明实施例与前述实施例的相同之处在此不再赘述，本发明实施例与前述实施例的不同之处在于：
所述第二栅极层840仅包括所述底部多晶硅栅极层841和顶部栅极层842，且所述顶部栅极层842和底部多晶硅栅极层841的总厚度等于所述第一栅极层840的厚度。
本实施例中，所述顶部栅极层842的材料与所述底部多晶硅栅极层841的材料相同。
具体地，所述顶部栅极层842的材料与所述底部多晶硅栅极层841为一体结构，从而能够通过对多晶硅材料层进行刻蚀的方式，形成所述底部多晶硅栅极层841和顶部栅极层842。
所述半导体结构可以采用前述第二实施例所述的形成方法所形成，也可以采用其他形成方法所形成。对本实施例所述半导体结构的具体描述，可参考前述第二实施例中的相应描述，本实施例在此不再赘述。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (24)

1.一种半导体结构，其特征在于，包括：
基底，包括用于形成第一器件的第一器件区和用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度；
第一栅极层，位于所述第二器件区的基底上，所述第一栅极层为金属栅极材料；
指状的第二栅极层，位于所述第一器件区的基底上，所述第二栅极层包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部栅极层；
层间介质层，位于所述第一栅极层和第二栅极层侧部的基底上，所述层间介质层覆盖所述第一栅极层和第二栅极层的侧壁，并覆盖所述顶部栅极层露出的底部多晶硅栅极层顶部。
2.如权利要求1所述的半导体结构，其特征在于，所述顶部栅极层和底部多晶硅栅极层的总厚度等于所第一栅极层的厚度。
3.如权利要求1所述的半导体结构，其特征在于，所述顶部栅极层和底部多晶硅栅极层的总厚度大于所第一栅极层的厚度。
4.如权利要求3所述的半导体结构，其特征在于，所述指状的第二栅极层还包括凸出于所述底部多晶硅栅极层且环绕所述顶部栅极层的边缘多晶硅栅极层；
其中，所述边缘多晶硅栅极层包括相对的外侧壁和内侧壁，所述内侧壁与最外侧的所述顶部栅极层的侧壁相接触，所述外侧壁与所述底部多晶硅栅极层的侧壁相齐平，且所述边缘多晶硅栅极层的顶部低于所述顶部栅极层的顶部。
5.如权利要求1～3中任一项权利要求所述的半导体结构，其特征在于，所述顶部栅极层的材料与所述底部多晶硅栅极层的材料相同。
6.如权利要求3所述的半导体结构，其特征在于，所述顶部栅极层的材料与所述第一栅极层的材料相同。
7.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：栅极硅化物层，位于所述顶部栅极层露出的所述底部多晶硅栅极层的顶面。
8.如权利要求1所述的半导体结构，其特征在于，所述底部多晶硅栅极层中掺杂有导电离子。
9.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：叠层结构，位于所述第一栅极层和基底之间，所述叠层结构包括由下而上依次堆叠的高k栅介质层和金属阻挡层。
10.如权利要求1所述的半导体结构，其特征在于，所述顶部栅极层的顶部至所述底部多晶硅栅极层的顶部的距离为
Figure FDA0002796258570000021
至
Figure FDA0002796258570000022
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底，包括用于形成第一器件的第一器件区以及用于形成第二器件的第二器件区，所述第一器件的沟道长度大于所述第二器件的沟道长度；
在所述第一器件区和第二器件区的基底上形成多晶硅栅极层，在所述第一器件区中，所述多晶硅栅极层的形状为指状，包括底部多晶硅栅极层以及凸出于所述底部多晶硅栅极层的多个顶部多晶硅栅极层；
在所述多晶硅栅极层侧部的基底上形成层间介质层，所述层间介质层还覆盖所述顶部多晶硅栅极层露出的底部多晶硅栅极层，并露出所述第二器件区的多晶硅栅极层顶部；
去除所述第二器件区的多晶硅栅极层，在所述层间介质层中形成栅极开口；
在所述栅极开口中形成金属栅极层。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述多晶硅栅极层的步骤包括：在所述第一器件区和第二器件区的基底上形成多晶硅材料层；
刻蚀所述多晶硅材料层，形成所述多晶硅栅极层。
13.如权利要求12所述的半导体结构的形成方法，其特征在于，形成所述多晶硅材料层的步骤包括：在所述第一器件区和第二器件区的基底上形成初始多晶硅材料层；在所述第二器件区中、以及所述第一器件区的部分区域中，刻蚀部分厚度的所述初始多晶硅材料层，形成覆盖所述基底的底部残余层、以及凸出于所述第一器件区的底部残余层的凸起部，所述底部残余层和凸起部作为多晶硅材料层；
刻蚀所述多晶硅材料层，形成所述多晶硅栅极层的步骤包括：刻蚀所述凸起部、以及所述凸起部底部的部分厚度的底部残余层，在所述凸起部和所述凸起部底部的底部残余层中形成第一凹槽，且同时刻蚀所述凸起部侧部的整个厚度的底部残余层，刻蚀后剩余的凸起部和底部残余层用于作为多晶硅栅极层。
14.如权利要求13所述的半导体结构的形成方法，其特征在于，在刻蚀所述多晶硅材料层之前，所述形成方法还包括：在所述多晶硅材料层上形成栅极掩膜层，其中，在所述第一器件区中，所述栅极掩膜层覆盖所述凸起部的侧壁和部分顶部，且还延伸覆盖所述凸起部侧部的部分所述底部残余层；
刻蚀所述多晶硅材料层的步骤中，以所述栅极掩膜层作为刻蚀掩膜。
15.如权利要求13所述的半导体结构的形成方法，其特征在于，所述第二器件区的多晶硅栅极层具有目标厚度，所述初始多晶硅材料层的厚度大于所述目标厚度，所述初始多晶硅材料层的厚度与所述目标厚度的差值为
Figure FDA0002796258570000031
至
Figure FDA0002796258570000032
16.如权利要求12所述的半导体结构的形成方法，其特征在于，刻蚀所述多晶硅材料层的步骤包括：对所述多晶硅材料层进行第一刻蚀，形成分立的初始多晶硅栅极层；
对所述第一器件区中的所述初始多晶硅栅极层进行第二刻蚀，形成位于所述初始多晶硅栅极层的部分厚度中的第一凹槽，在所述第二刻蚀后，剩余的所述初始多晶硅栅极层作为多晶硅栅极层。
17.如权利要求12所述的半导体结构的形成方法，其特征在于，在形成所述多晶硅材料层之前，所述形成方法还包括：在所述第二器件区的基底上形成由下而上依次堆叠的高k栅介质材料层和金属阻挡材料层；
刻蚀所述多晶硅材料层之后，所述形成方法还包括：刻蚀所述高k栅介质材料层和金属阻挡材料层，形成堆叠的高k栅介质层和金属阻挡层。
18.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述多晶硅栅极层后，形成所述层间介质层之前，所述形成方法还包括：在所述顶部多晶硅栅极层露出的所述底部多晶硅栅极层的顶面形成栅极硅化物层。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述多晶硅栅极层的步骤中，所述第一器件区的顶部多晶硅栅极层顶部以及所述第二器件区的多晶硅栅极层顶部形成有栅极掩膜层；
以所述栅极掩膜层作为保护层，形成所述栅极硅化物层。
20.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述多晶硅栅极层之后，形成所述层间介质层之前，所述形成方法还包括：向所述顶部多晶硅栅极层露出的所述底部多晶硅栅极层中掺杂导电离子。
21.如权利要求20所述的半导体结构的形成方法，其特征在于，形成所述多晶硅栅极层之后，形成所述层间介质层之前，所述形成方法还包括：在所述多晶硅栅极层两侧的基底中形成源漏掺杂区，且在形成所述源漏掺杂区的过程中，向所述顶部多晶硅栅极层露出的所述底部多晶硅栅极层中掺杂所述导电离子。
22.如权利要求21所述的半导体结构的形成方法，其特征在于，形成所述源漏掺杂区后，形成所述层间介质层之前，所述形成方法还包括：在所述源漏掺杂区的表面形成源漏硅化物层，且在形成所述源漏硅化物层的过程中，在所述顶部多晶硅栅极层露出的所述底部多晶硅栅极层表面形成栅极硅化物层。
23.如权利要求13所述的半导体结构的形成方法，其特征在于，去除所述第二器件区的多晶硅栅极层的过程中，还去除所述顶部多晶硅栅极层，形成露出所述底部多晶硅栅极的第二凹槽；
在所述栅极开口中形成金属栅极层的步骤中，所述金属栅极层还形成于所述第二凹槽中。
24.如权利要求11所述的半导体结构的形成方法，其特征在于，在所述栅极开口中形成金属栅极层的步骤包括：向所述栅极开口中填充金属栅极材料，所述金属栅极材料还覆盖所述层间介质层；
对所述金属栅极材料进行平坦化处理，去除高于所述层间介质层顶部的金属栅极材料，保留所述栅极开口中的剩余金属栅极材料作为金属栅极层。
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