CN115224115A - 半导体结构及其形成方法 - Google Patents

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Abstract

一种半导体结构及其形成方法，形成方法包括：提供基底，基底上形成有多晶硅栅极层，包括底部栅极层和凸立于底部栅极层上的多个顶部栅极层，相邻的顶部栅极层和底部栅极层围成凹槽；在多晶硅栅极层侧部的基底上形成层间介质层，层间介质层覆盖多晶硅栅极层的侧壁，层间介质层还填充于凹槽中；刻蚀多晶硅栅极层，形成露出剩余多晶硅栅极层的第一栅极开口；在第一栅极开口中形成电连接剩余多晶硅栅极层的金属栅极层，剩余多晶硅栅极层和金属栅极层共同作为第一栅极结构，且金属栅极层作为第一栅极结构的外接端子。本发明避免了形成金属硅化物的制程对第一栅极结构侧部的层间介质层的损伤，从而降低了不同区域基底上的层间介质层产生高度差的概率。

Description

半导体结构及其形成方法
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种半导体结构及其形成方法。
背景技术
随着半导体器件高度集成化的发展，金属氧化物半导体器件栅极长度正按比例缩小至更小的尺寸，相应地，半导体器件的制作工艺也在不断的改进中，以满足人们对器件性能的要求。
目前，通常将工作电压较高的器件与工作电压较低的器件(即逻辑平台器件)集成制造，在集成电路中，为了降低加入的工作电压较高的器件与接触插塞的接触电阻，则在原逻辑平台器件的制作过程中，在形成金属栅极结构之后，需要增加形成金属硅化物的制程，从而给半导体器件的其他结构带来不利的影响。
发明内容
本发明实施例解决的问题是提供一种半导体结构及其形成方法，提高半导体结构的工作性能。
为解决上述问题，本发明实施例提供一种半导体结构，包括：基底，所述基底包括用于形成第一器件的第一器件区；多晶硅栅极层，位于所述第一器件区的基底上；多个金属栅极层，凸立于所述多晶硅栅极层上并电连接所述多晶硅栅极层，相邻的所述金属栅极层和所述多晶硅栅极层围成凹槽，所述多晶硅栅极层和金属栅极层共同作为第一栅极结构，且所述金属栅极层用于作为所述第一栅极结构的外接端子；层间介质层，位于所述第一栅极结构侧部的基底上，且覆盖所述第一栅极结构的侧壁，所述层间介质层还填充于所述凹槽中。
相应的，本发明实施例还提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一器件的第一器件区，所述基底上形成有多晶硅栅极层，位于所述第一器件区的多晶硅栅极层包括底部栅极层、以及凸立于所述底部栅极层上的多个顶部栅极层，相邻的顶部栅极层和所述底部栅极层围成凹槽；在所述多晶硅栅极层侧部的基底上形成层间介质层，所述层间介质层覆盖所述多晶硅栅极层的侧壁，所述层间介质层还填充于所述凹槽中；刻蚀所述层间介质层露出的部分厚度的多晶硅栅极层，在所述层间介质层中形成露出剩余所述多晶硅栅极层的第一栅极开口；在所述第一栅极开口中形成电连接剩余所述多晶硅栅极层的金属栅极层，所述第一器件区中的剩余所述多晶硅栅极层和金属栅极层共同作为第一栅极结构，且所述金属栅极层用于作为所述第一栅极结构的外接端子。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例提供一种半导体结构，包括位于所述第一器件区的基底上的多晶硅栅极层，多个金属栅极层凸立于所述多晶硅栅极层上并电连接所述多晶硅栅极层，所述多晶硅栅极层和金属栅极层共同作为第一栅极结构；本发明实施例中，所述第一栅极结构顶面露出金属栅极层，所述金属栅极层用于作为所述第一栅极结构的外接端子，所述金属栅极层的接触电阻较小，则所述第一栅极结构可以通过金属栅极层与外部互连结构(例如，栅极插塞)直接电连接，相比于仅采用多晶硅栅极层作为第一栅极结构，在多晶硅栅极层的顶面形成金属硅化物，并以金属硅化物作为外接端子的方案相比，本发明实施例无需在所述第一栅极结构顶部形成金属硅化物，相应避免形成金属硅化物的制程对所述第一栅极结构侧部的层间介质层的损伤，从而降低了所述第一器件区基底上的层间介质层与其他区域基底上的层间介质层产生高度差的概率，同时，所述第一栅极结构包括金属栅极层，有利于降低所述第一栅极结构的电阻，所述第一栅极结构还包括多晶硅栅极层，有利于使得所述第一器件的阈值电压达到目标值，有利于提高所述半导体结构的工作性能。
本发明实施例提供的形成方法中，所述第一器件区的多晶硅栅极层包括底部栅极层、以及凸立于所述底部栅极层上的多个顶部栅极层，刻蚀所述层间介质层露出的部分厚度的多晶硅栅极层，形成第一栅极开口，在所述第一栅极开口中形成电连接剩余所述多晶硅栅极层的金属栅极层，所述第一器件区中的剩余所述多晶硅栅极层和金属栅极层共同作为第一栅极结构；本发明实施例中，所述第一栅极结构顶面露出金属栅极层，所述金属栅极层用于作为所述第一栅极结构的外接端子，所述金属栅极层的接触电阻较小，则所述第一栅极结构可以通过金属栅极层与外部互连结构(例如，栅极插塞)直接电连接，相比于仅采用多晶硅栅极层作为第一栅极结构，在多晶硅栅极层的顶面形成金属硅化物，并以金属硅化物作为外接端子的方案相比，本发明实施例无需在所述第一栅极结构顶部形成金属硅化物，相应避免形成金属硅化物的制程对所述第一栅极结构侧部的层间介质层的损伤，从而降低了所述第一器件区基底上的层间介质层与其他区域基底上的层间介质层产生高度差的概率，同时，所述第一栅极结构包括金属栅极层，有利于降低所述第一栅极结构的电阻，所述第一栅极结构还包括多晶硅栅极层，有利于使得所述第一器件的阈值电压达到目标值，有利于提高所述半导体结构的工作性能。
附图说明
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图；
图4是本发明半导体结构一实施例的结构示意图；
图5至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
具体实施方式
目前半导体结构的工作性能有待提高。现结合一种半导体结构的形成方法分析其工作性能有待提高的原因。
图1至图3是一种半导体结构的形成方法中各步骤对应的结构示意图。
参考图1，提供基底10，所述基底10包括用于形成第一器件的第一器件区10H和用于形成第二器件的第二器件区10L，所述第二器件的沟道长度小于所述第一器件的沟道长度，所述第一器件区10H的基底10上形成有多晶硅栅极结构22，所述第二器件区10L的基底10上形成有金属栅极结构26，所述基底10上还形成有层间介质层50，所述层间介质层50覆盖所述多晶硅栅极结构22的侧壁和金属栅极结构26的侧壁。
其中，多晶硅栅极结构22与所述基底10之间形成有栅氧化层(未示出)、位于栅氧化层上的高k栅介质层(未标示)、以及位于高k栅介质层上的金属阻挡层(未标示)。
参考图2，在所述层间介质层50上形成覆盖介质层60，所述覆盖介质层60覆盖所述金属栅极结构22的顶部，并露出所述多晶硅栅极结构22的顶部。
具体地，形成所述覆盖介质层60的步骤包括：在所述层间介质层50上形成覆盖介质材料层(未示出)，所述覆盖介质材料层覆盖所述多晶硅栅极结构22和金属栅极结构26的顶部；去除位于所述第一器件区10H中的覆盖介质材料层，露出所述多晶硅栅极结构22的顶部，剩余的所述覆盖介质材料层作为覆盖介质层60。
参考图3，形成覆盖介质层60后，在所述多晶硅栅极结构22顶部形成金属硅化物层70。
由于所述多晶硅栅极结构22中多晶硅的接触电阻较大，则需要在所述多晶硅栅极结构22顶部形成金属硅化物层70，用于降低接触电阻，所述金属硅化物层70作为所述多晶硅栅极结构22的外接端子。
需要说明的是，形成所述金属硅化物层70需要在形成所述金属栅极结构26之后形成，如果所述金属硅化物层70在形成所述金属栅极结构26之前形成，则所述金属硅化物层70容易在后续形成金属栅极结构26的过程中造成金属污染，因此，需要在形成所述金属栅极结构26之后，形成覆盖介质层60覆盖所述金属栅极结构26，再在露出的所述多晶硅栅极结构22顶部形成金属硅化物层70。
但是，在形成所述覆盖介质层60后，由于所述覆盖介质层保留在所述第二器件区10L的层间介质层50顶部，则会造成所述第一器件区10H和第二器件区10L产生介质层的高度差的问题，同时，为了将所述多晶硅栅极结构22的顶部完全露出，在去除位于所述第一器件区10H中的覆盖介质材料层时，还会继续去除位于所述第一器件区10H中的部分层间介质层50，使得层间介质层50顶部与多晶硅栅极结构22顶部形成高度差，进一步导致所述第一器件区10H和第二器件区10L的介质层的高度差变大，从而对后续制程产生不良，例如，后续沉积介质层后表面依然不平整，在形成接触孔插塞的光刻制程中容易出现失焦(defocus)的问题，导致接触孔插塞光刻及刻蚀后尺寸超出设计与制程能力范围，进而影响所述半导体结构的工作性能。
为了解决所述技术问题，本发明实施例提供一种半导体结构的形成方法，包括：提供基底，所述基底包括用于形成第一器件的第一器件区，所述基底上形成有多晶硅栅极层，位于所述第一器件区的多晶硅栅极层包括底部栅极层、以及凸立于所述底部栅极层上的多个顶部栅极层，相邻的顶部栅极层和所述底部栅极层围成凹槽；在所述多晶硅栅极层侧部的基底上形成层间介质层，所述层间介质层覆盖所述多晶硅栅极层的侧壁，所述层间介质层还填充于所述凹槽中；刻蚀所述层间介质层露出的部分厚度的多晶硅栅极层，在所述层间介质层中形成露出剩余所述多晶硅栅极层的第一栅极开口；在所述第一栅极开口中形成电连接剩余所述多晶硅栅极层的金属栅极层，所述第一器件区中的剩余所述多晶硅栅极层和金属栅极层共同作为第一栅极结构，且所述金属栅极层用于作为所述第一栅极结构的外接端子。
本发明实施例提供的形成方法中，所述第一器件区的多晶硅栅极层包括底部栅极层、以及凸立于所述底部栅极层上的多个顶部栅极层，刻蚀所述层间介质层露出的部分厚度的多晶硅栅极层，形成第一栅极开口，在所述第一栅极开口中形成电连接剩余所述多晶硅栅极层的金属栅极层，所述第一器件区中的剩余所述多晶硅栅极层和金属栅极层共同作为第一栅极结构；本发明实施例中，所述第一栅极结构顶面露出金属栅极层，所述金属栅极层用于作为所述第一栅极结构的外接端子，所述金属栅极层的接触电阻较小，则所述第一栅极结构可以通过金属栅极层与外部互连结构(例如，栅极插塞)直接电连接，相比于仅采用多晶硅栅极层作为第一栅极结构，在多晶硅栅极层的顶面形成金属硅化物，并以金属硅化物作为外接端子的方案相比，本发明实施例无需在所述第一栅极结构顶部形成金属硅化物，相应避免形成金属硅化物的制程对所述第一栅极结构侧部的层间介质层的损伤，从而降低了所述第一器件区基底上的层间介质层与其他区域基底上的层间介质层产生高度差的概率，同时，所述第一栅极结构包括金属栅极层，有利于降低所述第一栅极结构的电阻，所述第一栅极结构还包括多晶硅栅极层，有利于使得所述第一器件的阈值电压达到目标值，有利于提高所述半导体结构的工作性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4是本发明半导体结构一实施例的结构示意图。
所述半导体结构包括：基底101，所述基底101包括用于形成第一器件的第一器件区101H；多晶硅栅极层201，位于所述第一器件区101H的基底101上；多个金属栅极层261，凸立于所述多晶硅栅极层201上并电连接所述多晶硅栅极层201，相邻的所述金属栅极层261和所述多晶硅栅极层201围成凹槽(未示出)，所述多晶硅栅极层201和金属栅极层261共同作为第一栅极结构271，且所述金属栅极层201用于作为所述第一栅极结构271的外接端子；层间介质层501，位于所述第一栅极结构271侧部的基底101上，且覆盖所述第一栅极结构271的侧壁，所述层间介质层501还填充于所述凹槽中。
本发明实施例中，所述第一栅极结构271顶面露出金属栅极层261，所述金属栅极层261用于作为所述第一栅极结构271的外接端子，所述金属栅极层261的接触电阻较小，则所述第一栅极结构271可以通过金属栅极层261与外部互连结构(例如，栅极插塞)直接电连接，相比于仅采用多晶硅栅极层作为第一栅极结构，在多晶硅栅极层的顶面形成金属硅化物，并以金属硅化物作为外接端子的方案相比，本发明实施例无需在所述第一栅极结构271顶部形成金属硅化物，相应避免形成金属硅化物的制程对所述第一栅极结构271侧部的层间介质层501的损伤，从而降低了所述第一器件区101H基底101上的层间介质层501与其他区域基底101上的层间介质层501产生高度差的概率，同时，所述第一栅极结构271包括金属栅极层261，有利于降低所述第一栅极结构271的电阻，所述第一栅极结构271还包括多晶硅栅极层201，有利于使得所述第一器件的阈值电压达到目标值，有利于提高所述半导体结构的工作性能。
所述基底101为所述半导体结构的形成工艺提供工艺操作基础。
所述基底101包括衬底。
本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，当所述形成方法用于形成鳍式场效应晶体管时，所述基底101相应还可以包括位于衬底上的鳍部。作为一种示例，所述鳍部和衬底的材料相同。
所述基底包括用于形成第一器件的第一器件区101H和用于形成第二器件的第二器件区101L，所述第二器件的沟道长度小于所述第一器件的沟道长度。
作为一种示例，所述第一器件的工作电压大于所述第二器件的工作电压，使得所述第一器件的沟道长度大于所述第二器件的沟道长度。
本实施例中，所述第一器件包括中压器件和高压器件中的一种或两种，所述第二器件为低压器件。其中，低压器件、中压器件和高压器件的工作电压依次递增。作为一种示例，低压器件的工作电压小于1V，中压器件的工作电压为1V至10V，高压器件的工作电压大于10V。
所述多晶硅栅极层201的材料为多晶硅，用于构成所述第一器件区101H的器件栅极结构(即第一栅极结构271)的一部分。
所述金属栅极层261底部的多晶硅栅极层201厚度h与所述第一栅极结构271中多晶硅栅极层201和金属栅极层261的总厚度的比值不能过大，也不能过小。由于所述多晶硅栅极层201上还形成有金属栅极层261，并一同构成第一栅极结构271，形成金属栅极层261的过程中还需要对所述金属栅极层261的顶部进行平坦化处理，如果所述金属栅极层261底部的多晶硅栅极层201厚度h与所述第一栅极结构271中多晶硅栅极层201和金属栅极层261的总厚度的比值过大，则所述金属栅极层261的高度过小，则容易导致所述金属栅极层261在平坦化处理的过程中被完全去除，从而对多晶硅栅极层201造成过研磨，并且无法通过金属栅极层261与外部互连结构(例如，栅极插塞)电连接,影响半导体结构的性能；如果所述金属栅极层261底部的多晶硅栅极层201厚度h与所述第一栅极结构271中多晶硅栅极层201和金属栅极层261的总厚度的比值过小，则在刻蚀所述多晶硅栅极层201以获得金属栅极层261的形成空间的过程中，容易造成将所述多晶硅栅极层201刻穿的危险。因此，本实施例中，所述金属栅极层261底部的多晶硅栅极层201厚度h为所述第一栅极结构271中多晶硅栅极层201和金属栅极层261的总厚度的1/4至1/2。
由于所述第一器件的沟道长度较长，则在所述第一器件区101H中第一栅极结构271中，相邻的所述金属栅极层261和所述多晶硅栅极层201围成凹槽，所述金属栅极层261的线宽尺寸和相邻的金属栅极层261的间隔(即所述凹槽的线宽尺寸)均较小，从而用于在所述半导体结构的平坦化工艺制程中减小所述金属栅极层261的顶部发生凹陷(dishing)缺陷的概率。
而且，在所述半导体结构的形成过程中，在形成所述金属栅极层261之前，会先采用多晶硅材料层占据所述金属栅极层261的位置，也就是说，先在第一器件区101H的基底101上形成有多晶硅栅极层201，包括底部栅极层、以及凸立于所述底部栅极层上的多个顶部栅极层，在形成层间介质层501之后，通过刻蚀层间介质层501露出的部分厚度的多晶硅栅极层201，并在去除的多晶硅栅极层201的位置处形成金属栅极层261。相邻的所述金属栅极层261和剩余所述多晶硅栅极层201围成凹槽，这相应还用于在所述半导体结构的平坦化工艺制程中，减小用于为所述金属栅极层261占据空间位置的多晶硅栅极层201的顶部发生凹陷缺陷的概率。
所述金属栅极层261的电阻较小，作为所述第一栅极结构271的外接端子，有利于降低第一栅极结构271的接触电阻。
本实施例中，所述金属栅极层261还位于所述第二器件区101L的基底101上，用于作为第二栅极结构281(即金属栅极结构)。由于第二器件的沟道长度较小，因此，通过采用金属栅极结构，从而改善短沟道效应。
所述金属栅极层261包括功函数层(未示出)、以及位于功函数层上的栅电极层(未示出)。
所述功函数层用于调节所形成晶体管的阈值电压。当形成PMOS晶体管时，所述功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种；当形成NMOS晶体管时，所述功函数层为N型功函数层，N型功函数层的材料包括TaN、TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
所述栅电极层用于将金属栅极层261的电性引出。本实施例中，所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
需要说明的是，在半导体结构的形成过程中，采用先形成高k栅介质层后形成金属栅极(high k first metal gate last)工艺形成金属栅极结构，且所述多晶硅栅极层201和用于为所述第二器件区101L的金属栅极层261占据空间位置的伪栅层一同形成。
因此，本实施例中，所述半导体结构还包括：高k栅介质层231以及位于所述高k栅介质层231上的金属阻挡层241，位于所述第一器件区101H中的多晶硅栅极层201和基底101之间、以及所述第二器件区101L中的所述金属栅极层261和基底101之间。
所述高k栅介质层231的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为一种示例，所述高k栅介质层231的材料为HfO2。
所述金属阻挡层241用于隔离高k栅介质层231和金属栅极结构中的栅电极层，以保护高k栅介质层231，而且，金属阻挡层241还用于阻挡栅电极层中的易扩散离子(例如：Al离子)向高k栅介质层231中扩散。
具体地，所述金属阻挡层241的材料包括氮化钛(TiN)和掺硅的氮化钛(TiSiN)中的一种或两种。本实施例中，所述金属阻挡层241的材料为氮化钛。
本实施例中，在所述第一器件区101H中，所述多晶硅栅极层201、金属栅极层261、高k栅介质层231和金属阻挡层241一同作为第一栅极结构271；在所述第二器件区101L中，所述金属栅极层261、高k栅介质层231和金属阻挡层241一同作为第二栅极结构281。
所述层间介质层501相邻器件之间起到隔离作用，同时还用于为形成第一栅极结构271提供工艺平台。
本实施例中，在所述第一器件区101H中，所述层间介质层501还填充于所述凹槽中，也就是说，所述层间介质层501还覆盖所述金属栅极层261露出的多晶硅栅极层201。
所述层间介质层501用于提高所述层间介质层501和金属栅极层261顶部的平坦度，为后续制程提供较好的工艺平台。而且，在所述半导体结构的形成过程中，所述层间介质层501为金属栅极层261的形成提供工艺基础。
本实施例中，所述层间介质层501还覆盖所述第二器件区101L的金属栅极层261的侧壁。
形成所述金属栅极层261的制程需要先在层间介质层501中形成栅极开口，再在栅极开口中形成金属栅极层261，则所述层间介质层501覆盖所述第二器件区101L的金属栅极层261的侧壁，露出所述金属栅极层261的顶部。
本实施例中，所述层间介质层501的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
本实施例中，所述半导体结构还包括：侧墙251，位于所述第一栅极结构271的侧壁，以及所述凹槽的侧壁。
在所述第一器件区101H中，所述侧墙251用于保护所述第一栅极结构271的侧壁。而且，所述侧墙251还覆盖所述凹槽的侧壁，用于保护所述金属栅极层261的侧壁，从而在所述半导体结构的平坦化工艺制程中，减小所述金属栅极层261的顶部、或者用于为所述金属栅极层261占据空间位置的顶部栅极层的顶部发生凹陷缺陷的概率。
本实施例中，所述侧墙251还位于所述第二栅极结构281的侧壁，用于保护所述第二栅极结构281的侧壁。
所述侧墙251可以为单层结构或叠层结构，所述侧墙251的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙251为叠层结构(未示出)。
具体地，所述侧墙251为ON(oxide-nitride)结构，即所述侧墙251包括氧化硅层以及覆盖所述氧化硅层的氮化硅层。
所述氮化硅硬度较高，有利于对所述第一栅极结构271和第二栅极结构281的保护作用。
本实施例中，所述半导体结构还包括：栅极硬掩膜层301，位于所述凹槽的底部和侧壁。
在所述半导体结构的形成过程中，在形成所述金属栅极层261之前，会先在第一器件区101H的基底上形成有多晶硅栅极层，包括底部栅极层、以及凸立于所述底部栅极层上的多个顶部栅极层，后续去除所述顶部栅极层，保留所述底部栅极层，并在所述顶部栅极层的位置处形成金属栅极层261。所述栅极硬掩膜层301用于作为形成所述底部栅极层211和顶部栅极层221的刻蚀掩膜。
在形成所述金属栅极层261的过程中，需要进行平坦化处理，位于所述凹槽侧壁的栅极硬掩膜层301用于保护所述凹槽侧壁的金属栅极层261，减小所述金属栅极层261在平坦化处理中产生顶部凹陷缺陷的概率。
本实施例中，在所述凹槽中，所述侧墙251覆盖所述栅极硬掩膜层301的侧壁，则所述栅极硬掩膜层301和所述侧墙251一同作为保护侧墙，增强了保护的作用。
本实施例中，所述栅极硬掩膜层301的材料包括氮化硅。
所述氮化硅硬度较高，有利于对所述金属栅极层261和多晶硅栅极层201的保护作用。
本实施例中，所述半导体结构还包括：金属硬掩膜层431，保形覆盖所述第一器件区101H的金属栅极层261的底部和侧壁。
相应的，本实施例中，所述第一器件区101H中的金属栅极层261覆盖所述金属掩膜层431。
在所述第二器件区101L的层间介质层501中形成栅极开口时，需要在所述第一器件区101H的金属掩膜层431上形成光刻胶，所述光刻胶覆盖所述多晶硅栅极层201和层间介质层501的顶部，以所述光刻胶和金属硬掩膜层431为刻蚀掩膜，形成所述栅极开口后，还需要去除所述光刻胶，则在去除所述光刻胶时，所述金属硬掩膜层431保护了所述金属掩膜层431覆盖的多晶硅栅极层201和层间介质层501，减少对所述层间介质层501和多晶硅栅极层201的损伤。
所述金属掩膜层431为金属材料，具有较好的导电性，可以使得所述第一器件区101H中的金属栅极层261与底部栅极层221实现电连接。
所述金属硬掩膜层431的材料包括氮化钛。
所述氮化钛硬度较高，且与多晶硅材料的刻蚀选择比高，有利于作为刻蚀掩膜，并有利于对所述凹槽中的层间介质层501、以及所述金属硬掩膜层431底部的多晶硅栅极层201的保护作用。
本实施例中，所述半导体结构还包括：隔离结构111，位于所述基底101中。
所述隔离结构111用于实现不同器件之间的绝缘，例如在CMOS制造工艺中，通常会在NMOS晶体管和PMOS晶体管之间形成隔离结构111。
本实施例中，所述隔离结构111为浅沟槽隔离结构。
所述隔离结构111的材料为绝缘材料。作为一种示例，所述隔离结构111的材料为氧化硅。
相应的，本发明实施例还提供一种半导体结构的形成方法。
图5至图11是本发明半导体结构的形成方法一实施例中各步骤对应的结构示意图。
结合参考图5至图8，提供基底100，所述基底100包括用于形成第一器件的第一器件区100H，所述基底100上形成有多晶硅栅极层200，位于所述第一器件区100H的多晶硅栅极层200包括底部栅极层220、以及凸立于所述底部栅极层220上的多个顶部栅极层210，相邻的所述顶部栅极层210和所述底部栅极层220围成凹槽400；在所述多晶硅栅极层200侧部的基底100上形成层间介质层500，所述层间介质层500覆盖所述多晶硅栅极层200的侧壁，所述层间介质层500还填充于所述凹槽400中。
所述基底100为所述半导体结构的形成工艺提供工艺操作基础。
本实施例中，所述基底100包括衬底。
本实施例中，所述衬底的材料为硅，在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓和镓化铟中的一种或多种，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底等其他类型的衬底。所述衬底的材料可以是适宜于工艺需要或易于集成的材料。
需要说明的是，当所述形成方法用于形成鳍式场效应晶体管时，所述基底100相应还可以包括位于衬底上的鳍部。作为一种示例，所述鳍部和衬底的材料相同。
本实施例中，所述基底包括用于形成第一器件的第一器件区100H和用于形成第二器件的第二器件区100L，所述第二器件的沟道长度小于所述第一器件的沟道长度。
作为一种示例，所述第一器件的工作电压大于所述第二器件的工作电压，使得所述第一器件的沟道长度大于所述第二器件的沟道长度。
本实施例中，所述第一器件包括中压器件和高压器件中的一种或两种，所述第二器件为低压器件。其中，低压器件、中压器件和高压器件的工作电压依次递增。作为一种示例，低压器件的工作电压小于1V，中压器件的工作电压为1V至10V，高压器件的工作电压大于10V。
所述多晶硅栅极层200的材料为多晶硅，用于作为所述第一器件区100H的器件栅极结构的一部分，即用于后续形成第一栅极结构。
由于所述第一器件的沟道长度较长，则在所述第一器件区100H中的多晶硅栅极层200中，相邻的所述顶部栅极层210和底部栅极层220围成凹槽400，所述顶部栅极层210的线宽尺寸和相邻顶部栅极层210的间隔(即凹槽400的线宽尺寸)均较小，从而在所述半导体结构的平坦化工艺制程中，减小所述多晶硅栅极层200的顶部发生凹陷(dishing)缺陷的概率。
所述层间介质层500相邻器件之间起到隔离作用。
本实施例中，所述层间介质层500覆盖所述多晶硅栅极层200的侧壁，用于后续制程中，为形成栅极开口提供平台基础。所述层间介质层500还填充于所述凹槽400中，用于提高所述层间介质层500和多晶硅栅极层200顶部的平坦度，为后续制程提供较好的工艺平台。
本实施例中，所述层间介质层500的材料为绝缘材料，包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
需要说明的是，在半导体结构的形成过程中，采用先形成高k栅介质层后形成金属栅极(high k first metal gate last)工艺形成金属栅极结构，且所述多晶硅栅极层200和用于为所述第二器件区100L的金属栅极层260占据空间位置的伪栅层一同形成。
因此，本实施例中，所述提供基底100的步骤中，所述多晶硅栅极层200和基底100之间还形成有高k栅介质层230以及位于所述高k栅介质层230上的金属阻挡层240。
所述高k栅介质层230的材料为高k介质材料，其中，高k介质材料是指相对介电常数大于氧化硅相对介电常数的介电材料。具体地，所述高k栅介质层的材料可以选自HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3等。作为一种示例，所述高k栅介质层230的材料为HfO2。
所述金属阻挡层240用于隔离高k栅介质层230和金属栅极结构中的栅电极层，以保护高k栅介质层230，而且，金属阻挡层240还用于阻挡栅电极层中的易扩散离子(例如：Al离子)向高k栅介质层230中扩散。
具体地，所述金属阻挡层240的材料包括氮化钛(TiN)和掺硅的氮化钛(TiSiN)中的一种或两种。本实施例中，所述金属阻挡层240的材料为氮化钛。
具体地，参考图8，所述提供基底100的步骤中，所述凹槽400中还形成有保形覆盖所述凹槽400的底部和侧壁的栅极硬掩膜层300。
所述栅极硬掩膜层300用于作为形成所述多晶硅栅极层200的刻蚀掩膜。
在形成所述多晶硅栅极层200和层间介质层500的过程中，需要进行平坦化处理，位于所述凹槽400侧壁的栅极硬掩膜层300用于保护所述凹槽400侧壁的顶部栅极层210，减小所述多晶硅栅极层200在平坦化处理中产生凹陷缺陷的概率。
本实施例中，所述栅极硬掩膜层300的材料包括氮化硅。
所述氮化硅硬度较高，有利于对所述多晶硅栅极层200的保护作用。
本实施例中，所述层间介质层500还填充于所述凹槽400中，因此，所述层间介质层500覆盖所述栅极硬掩膜层300。
本实施例中，在形成所述层间介质层500之前，形成所述多晶硅栅极层200和栅极硬掩膜层300。
需要说明是，在形成层间介质层500的过程中，需要对所述层间介质层500顶部进行平坦化处理，当形成的所述凹槽400深度较小时，在平坦化处理的过程中，所述凹槽400中的层间介质层500存在被去除的可能性，从而使得所述凹槽400中保留所述栅极硬掩膜层300。本实施例中，以所述凹槽400中保留有层间介质层500的情况而述。
结合图5至图7，对形成所述多晶硅栅极层200和栅极硬掩膜层300的步骤做详细说明。
参考图5，在所述基底100上形成多晶硅栅极材料层130。
所述多晶硅材料层130用于为在所述基底100上形成多个多晶硅栅极层200做准备。
相应的，在形成多晶硅栅极材料层130之前，在所述基底100上形成覆盖所述基底100的高k栅介质层230以及覆盖所述高k栅介质层230的金属阻挡层240。
参考图6，在所述第一器件区100H的多晶硅栅极材料层130中形成凹槽400，所述凹槽400位于部分厚度的所述多晶硅栅极材料层130中。
通过形成所述凹槽400，从而使得后续形成于所述第一器件区100H中的多晶硅栅极层200包括底部栅极层220、以及凸立于所述底部栅极层220上的多个顶部栅极层210(如图7所示)，也就是说，所述凹槽400底部的剩余多晶硅栅极材料层130用于形成底部栅极层220，所述凹槽400外侧的剩余多晶硅材料层130用于形成顶部栅极层210。
继续参考图6，在所述多晶硅栅极材料层130上形成栅极硬掩膜材料层140，所述栅极硬掩膜材料层140保形覆盖所述凹槽400以及所述多晶硅栅极材料层130的顶部。
所述栅极硬掩膜材料层140用于为形成栅极硬掩膜层300做准备。
本实施例中，在形成所述凹槽400之后，形成栅极硬掩膜材料层140，以便后续形成位于所述第一器件区100H的多晶硅栅极层200后，栅极硬掩膜层300能够保形覆盖所述凹槽400的底部和侧壁。
参考图7，去除所述凹槽400外侧的部分所述栅极硬掩膜材料层140，形成保形覆盖所述凹槽400底部和侧壁、并延伸覆盖所述多晶硅栅极材料层130的部分顶部的栅极硬掩膜层300。
所述栅极硬掩膜层300作为后续形成所述多晶硅栅极层200的刻蚀掩膜。
继续参考图7，去除所述栅极硬掩膜层300露出的多晶硅栅极材料层130，形成多晶硅栅极层200。
以形成的所述栅极硬掩膜层300为刻蚀掩膜刻蚀所述多晶硅栅极材料层130，在同一步骤中，在所述第一器件区100H和第二器件区100L的基底100上形成多晶硅栅极层200，简化了工艺步骤，节约了工艺成本。
本实施例中，在形成多晶硅栅极层200后，还包括：去除所述多晶硅栅极层200露出的高k栅介质层230和金属阻挡层240。
参考图8，形成所述多晶硅栅极层200后，形成所述层间介质层500之前，还包括：在所述多晶硅栅极层200的侧壁形成侧墙250，所述侧墙250还覆盖所述凹槽400的侧壁。
所述侧墙250用于保护所述多晶硅栅极层200的侧壁，所述侧墙250还覆盖所述凹槽400的侧壁，用于保护所述顶部栅极层210的侧壁，从而在所述半导体结构的平坦化工艺制程中，减小所述顶部栅极层210的顶部发生凹陷缺陷的概率。
本实施例中，在所述凹槽400中，所述侧墙250覆盖所述凹槽400侧壁的栅极硬掩膜层300，则所述栅极硬掩膜层300和所述侧墙250一同作为保护侧墙，增强了保护的作用。
所述侧墙的形成步骤包括：形成保形覆盖所述凹槽400的侧墙材料层，去除位于所述凹槽400底部的侧墙材料层，保留位于所述凹槽400侧壁的侧墙材料层作为侧墙。
所述侧墙250可以为单层结构或叠层结构，所述侧墙250的材料包括氧化硅、氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼和碳氮化硼中的一种或多种。本实施例中，所述侧墙250为叠层结构(未示出)。
具体地，所述侧墙251为ON(oxide-nitride)结构，即所述侧墙251包括氧化硅层以及覆盖所述氧化硅层的氮化硅层。
继续参考图8，在形成所述层间介质层500的过程中，还去除位于所述多晶硅栅极层200顶部的栅极硬掩膜层300。
去除位于所述多晶硅栅极层210顶部的栅极硬掩膜层300，露出所述多晶硅栅极层200的顶部，为后续去除所述顶部栅极层210、以及去除所述第二器件区100L的多晶硅栅极层210做准备。
参考图9，刻蚀所述层间介质层500露出的部分厚度的多晶硅栅极层200(如图8所示)，在所述层间介质层500中形成露出剩余所述多晶硅栅极层200的第一栅极开口410。
所述第一栅极开口410用于为后续在所述第一器件区100H中，形成金属栅极层提供空间位置。所述第一栅极开口410露出的剩余所述多晶硅栅极层200，用于实现后续所述金属栅极层和多晶硅栅极层200的电连接。
本实施例中，刻蚀所述多晶硅栅极层200的步骤中，刻蚀去除部分厚度的所述顶部栅极层210；或者，刻蚀去除所述顶部栅极层210，露出所述底部栅极层220；或者，刻蚀去除所述顶部栅极层210和部分厚度的所述底部栅极层220。
所述刻蚀的工艺过程中，对所述多晶硅栅极层200的刻蚀量根据多晶硅栅极层200的总高度以及后续形成金属栅极层的工艺需求而定，通过刻蚀去除部分厚度的所述顶部栅极层210，或者，刻蚀去除所述顶部栅极层210，露出所述底部栅极层220，或者，刻蚀去除所述顶部栅极层210和部分厚度的所述底部栅极层220，可以满足较多的工艺需求。
本实施例中，以刻蚀去除所述顶部栅极层210，露出所述底部栅极层220为例。
本实施例中，采用干法刻蚀工艺刻蚀所述多晶硅栅极层200。
所述干法刻蚀工艺具有各向异性刻蚀的特性，且对多晶硅栅极层200、层间介质层500、栅极硬掩膜层300、以及侧墙250的材料有较大的刻蚀选择比，因此通过选取干法刻蚀工艺，有利于减小对所述第一栅极开口410侧部的侧墙250和栅极硬掩膜层300以及第一器件区100H的层间介质层500的损伤，同时，所述干法刻蚀更具刻蚀方向性，能够获得相当准确的图形转换，有利于提高所述第一栅极开口410的侧壁形貌质量和尺寸精度。
所述第一栅极开口410露出的所述多晶硅栅极层200的厚度h与所述多晶硅栅极层200的初始总厚度的占比不能过大，也不能过小。由于后续制程中，还需要在所述第一栅极开口410中形成金属栅极层，所述金属栅极层与第一栅极开口410露出的所述多晶硅栅极层200一同构成第一栅极结构，形成金属栅极层的过程中还需要对所述金属栅极层的顶部进行平坦化处理，如果所述第一栅极开口410露出的所述多晶硅栅极层200的厚度h与所述多晶硅栅极层200的初始总厚度的占比过大，则所述金属栅极层的高度过小，则容易导致所述金属栅极层在平坦化处理的过程中被完全去除，从而对多晶硅栅极层200造成过研磨，并且后续难以通过金属栅极层与外部互连结构(例如，栅极插塞)电连接，影响半导体结构的性能；如果所述第一栅极开口410露出的所述多晶硅栅极层200的厚度h与所述多晶硅栅极层200的初始总厚度的占比过小，则在刻蚀所述多晶硅栅极层200的过程中，容易造成将所述第一栅极开口410露出的所述多晶硅栅极层200刻穿的危险。因此，本实施例中，所述第一栅极开口410露出的所述多晶硅栅极层200的厚度h与所述多晶硅栅极层200的总厚度的1/4至1/2。其中，所述多晶硅栅极层200的初始总厚度即为顶部栅极层210的初始厚度与底部栅极层220的初始厚度之和。
本实施例中，形成第一栅极开口410的步骤包括：在所述层间介质层500上形成遮挡层510，所述遮挡层中形成有图形化的开口(未示出)，所述开口露出所述第一器件区100H的多晶硅栅极层200中的顶部栅极层210。
所述遮挡层510用于作为形成所述第一栅极开口410的刻蚀掩膜，所述开口作为掩膜开口。
本实施例中，形成覆盖所述第二器件区100L的遮挡层510，即所述遮挡层510露出所述第一器件区100H，从而增大形成遮挡层的工艺窗口。
本实施例中，所述遮挡层510的材料可以为光刻胶。
本实施例中，刻蚀所述开口露出的多晶硅栅极层200，形成第一栅极开口410。
刻蚀所述开口露出的多晶硅栅极层200为后续形成金属栅极层提供空间位置。
本实施例中，形成所述第一栅极开口410后，去除所述遮挡层，用于为后续制程做准备。
结合参考图10和图11，在所述第一栅极开口410中形成电连接剩余所述多晶硅栅极层200的金属栅极层260，所述第一器件区100H中的剩余所述多晶硅栅极层200与金属栅极层260共同作为第一栅极结构270，且所述金属栅极层260用于作为所述第一栅极结构270的外接端子。
本发明实施例中，所述第一栅极结构270顶面露出金属栅极层260，所述金属栅极层260用于作为所述第一栅极结构270的外接端子，所述金属栅极层260的接触电阻较小，则所述第一栅极结构270可以通过金属栅极层260与外部互连结构(例如，栅极插塞)直接电连接，相比于仅采用多晶硅栅极层作为第一栅极结构，在多晶硅栅极层的顶面形成金属硅化物，并以金属硅化物作为外接端子的方案相比，本发明实施例无需在所述第一栅极结构270顶部形成金属硅化物，相应避免形成金属硅化物的制程对所述第一栅极结构270侧部的层间介质层500的损伤，从而降低了所述第一器件区100H基底100上的层间介质层500与其他区域基底100上的层间介质层500产生高度差的概率，同时，所述第一栅极结构270包括金属栅极层260，有利于降低所述第一栅极结构270的电阻，所述第一栅极结构270还包括多晶硅栅极层220，有利于使得所述第一器件的阈值电压达到目标值，有利于提高所述半导体结构的工作性能。
所述金属栅极层260包括功函数层(未示出)、以及位于功函数层上的栅电极层(未示出)。
所述功函数层用于调节所形成晶体管的阈值电压。当形成PMOS晶体管时，所述功函数层为P型功函数层，P型功函数层的材料包括TiN、TaN、TaSiN、TaAlN和TiAlN中的一种或几种；当形成NMOS晶体管时，所述功函数层为N型功函数层，N型功函数层的材料包括TaN、TiAl、Mo、MoN、AlN和TiAlC中的一种或几种。
所述栅电极层用于将所述金属栅极层260的电性引出。本实施例中，所述栅电极层的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。
具体地，参考图10，形成所述金属栅极层260(如图11所示)之前，还包括：去除所述第二器件区100L的所述多晶硅栅极层200(如图9所示)，形成第二栅极开口600。
所述第二栅极开口600用于为后续在所述第二器件区100L形成金属栅极层260提供空间位置。
本实施例中，与所述第二器件区100L的多晶硅栅极层200相比，所述顶部栅极层210的厚度更小，对顶部栅极层210的刻蚀量与对所述第二器件区100L的多晶硅栅极层200的刻蚀量不同，因此，在不同步骤中分别去除所述顶部栅极层210(如图8所示)和所述第二器件区100L的多晶硅栅极层200，从而有利于减小对底部栅极层220的损伤。
本实施例中，形成所述第一栅极开口410之后，形成所述第二栅极开口600。
如果在形成所述第一栅极开口410之前，形成所述第二栅极开口600，则容易造成对所述第二栅极开口600的工艺污染，因此，在形成所述第一栅极开口410之后，形成所述第二栅极开口600。
本实施例中，形成所述第二栅极开口600的步骤包括：形成第一栅极开口410之后，形成保形覆盖所述第第一栅极开口410的底部和侧壁、所述层间介质层500和多晶硅栅极层200的金属硬掩膜材料层(未示出)。
所述金属硬掩膜材料层用于后续形成金属硬掩膜层。
本实施例中，采用物理气相沉积工艺形成金属硬掩膜材料层。
所述物理气相沉积工艺具有较快的沉积效率，并且形成的金属硬掩膜材料层的杂质含量较低，且材料致密度较高。
在其他实施例中，还可以采用原子层沉积工艺形成金属硬掩膜材料层。
本实施例中，所述金属硬掩膜层420的材料包括氮化钛。
所述氮化钛硬度较高，且与多晶硅材料的刻蚀选择比高，有利于确保金属硬掩膜层的刻蚀掩膜作用，并有利于金属硬掩膜层对所述第一栅极开口410底部露出的底部栅极层220和侧壁露出的层间介质层500的保护作用。
本实施例中，图形化所述金属硬掩膜材料层，形成金属硬掩膜层420，所述金属硬掩膜层420露出所述第二器件区100L的多晶硅栅极层200顶部。
所述金属硬掩膜层420用于作为在所述第二器件区100L形成第二栅极开口600的刻蚀掩膜，同时，图形化所述金属硬掩膜材料层是通过在所述金属硬掩膜材料层上形成光刻胶、并以光刻胶为掩膜进行刻蚀的方法实现，则还需去除所述光刻胶，因此，去除位于所述第一栅极开口410中的光刻胶时，所述金属硬掩膜层420对所述第一栅极开口410底部露出的底部栅极层220和侧壁露出的层间介质层500起到保护作用。
本实施例中，去除所述金属硬掩膜层420露出的多晶硅栅极层200，形成第二栅极开口600。
以所述金属硬掩膜层420作为刻蚀掩膜，刻蚀所述多晶硅栅极层200，形成第二栅极开口600。
参考图11，在所述第一栅极开口410中形成电连接所述底部栅极层220的金属栅极层260的过程中，所述金属栅极层260还形成于所述第二栅极开口600(如图10所示)中，用于作为第二栅极结构280。
所述金属栅极层260用于作为所述第二器件区100L的器件栅极结构，也就是说，所述第二栅极结构280为金属栅极结构。由于第二器件的沟道长度较小，因此，通过采用金属栅极结构，从而改善短沟道效应。
具体地，通过依次进行的沉积工艺和平坦化工艺，在所述第一栅极开口410和第二栅极开口600中形成金属栅极层260。
本实施例中，在形成所述金属栅极层260的平坦化工艺的过程中，去除高于所述层间介质层500顶部的所述金属硬掩膜层420。
去除高于所述层间介质层500顶部的所述金属硬掩膜层420，使得各个金属栅极层260相隔离。并且，所述金属掩膜层420为金属材料，具有较好的导电性，可以使得所述第一器件区100H中的金属栅极层260与底部栅极层220实现电连接。
此外，所述凹槽400的侧壁形成有第一掩膜层300、以及覆盖所述第一掩膜层300侧壁的侧墙250，这也有利于降低在形成金属栅极层260的平坦化工艺的过程中，减小所述第一器件区100H中的金属栅极层260顶部发生凹陷缺陷的概率。
所述第一栅极开口410的侧壁形成有金属硬掩膜层420，也有利于降低在形成金属栅极层260的平坦化工艺的过程中，减小所述第一器件区100H中的金属栅极层260顶部发生凹陷缺陷的概率。
本实施例中，在所述第一器件区100H，所述多晶硅栅极层200、金属栅极层260、高k栅介质层230、金属阻挡层240和金属硬掩膜层420一同作为第一栅极结构270；在所述第二器件区100L中，所述金属栅极层260、高k栅介质层230和金属阻挡层240一同作为第二栅极结构280。
需要说明的是，本实施例中，与现有技术相比，减少了形成金属硅化物的制程，节约了工艺成本，提高了工艺效率。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (22)

1.一种半导体结构，其特征在于，包括：
基底，所述基底包括用于形成第一器件的第一器件区；
多晶硅栅极层，位于所述第一器件区的基底上；
多个金属栅极层，凸立于所述多晶硅栅极层上并电连接所述多晶硅栅极层，相邻的所述金属栅极层和所述多晶硅栅极层围成凹槽，所述多晶硅栅极层和金属栅极层共同作为第一栅极结构，且所述金属栅极层用于作为所述第一栅极结构的外接端子；
层间介质层，位于所述第一栅极结构侧部的基底上，且覆盖所述第一栅极结构的侧壁，所述层间介质层还填充于所述凹槽中。
2.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：侧墙，位于所述第一栅极结构的侧壁，以及所述凹槽的侧壁。
3.如权利要求1或2所述的半导体结构，其特征在于，所述半导体结构还包括：栅极硬掩膜层，位于所述凹槽的底部和侧壁；
所述层间介质层覆盖所述栅极硬掩膜层。
4.如权利要求1所述的半导体结构，其特征在于，所述基底还包括：用于形成第二器件的第二器件区，所述第二器件的沟道长度小于所述第一器件的沟道长度；
所述金属栅极层还位于所述第二器件区的基底上，用于作为第二栅极结构；所述层间介质层还覆盖所述第二器件区的金属栅极层的侧壁。
5.如权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：金属硬掩膜层，保形覆盖所述第一器件区的金属栅极层的底部和侧壁。
6.如权利要求4所述的半导体结构，其特征在于，所述半导体结构还包括：高k栅介质层以及位于所述高k栅介质层上的金属阻挡层，位于所述第一器件区中的多晶硅栅极层和基底之间、以及所述第二器件区中的所述金属栅极层和基底之间。
7.如权利要求1所述的半导体结构，其特征在于，所述金属栅极层底部的多晶硅栅极层厚度为所述第一栅极结构总厚度的1/4至1/2。
8.如权利要求5所述的半导体结构，其特征在于，所述金属掩膜层的材料包括氮化钛。
9.如权利要求1所述的半导体结构，其特征在于，所述层间介质层的材料包括氧化硅、氮化硅、氮氧化硅、碳氧化硅、碳氮化硅和碳氮氧化硅中的一种或多种。
10.如权利要求6所述的半导体结构，其特征在于，所述高k栅介质层的材料包括HfO2、ZrO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO或Al2O3中的一种或多种。
11.一种半导体结构的形成方法，其特征在于，包括：
提供基底，所述基底包括用于形成第一器件的第一器件区，所述基底上形成有多晶硅栅极层，位于所述第一器件区的多晶硅栅极层包括底部栅极层、以及凸立于所述底部栅极层上的多个顶部栅极层，相邻的顶部栅极层和所述底部栅极层围成凹槽；
在所述多晶硅栅极层侧部的基底上形成层间介质层，所述层间介质层覆盖所述多晶硅栅极层的侧壁，所述层间介质层还填充于所述凹槽中；
刻蚀所述层间介质层露出的部分厚度的多晶硅栅极层，在所述层间介质层中形成露出剩余所述多晶硅栅极层的第一栅极开口；
在所述第一栅极开口中形成电连接剩余所述多晶硅栅极层的金属栅极层，所述第一器件区中的剩余所述多晶硅栅极层和金属栅极层共同作为第一栅极结构，且所述金属栅极层用于作为所述第一栅极结构的外接端子。
12.如权利要求11所述的半导体结构的形成方法，其特征在于，刻蚀所述层间介质层露出的多晶硅栅极层的步骤中，刻蚀去除部分厚度的所述顶部栅极层；
或者，
刻蚀去除所述顶部栅极层，露出所述底部栅极层；
或者，
刻蚀去除所述顶部栅极层和部分厚度的所述底部栅极层。
13.如权利要求11所述的半导体结构的形成方法，其特征在于，形成所述多晶硅栅极层后，形成所述层间介质层之前，还包括：在所述多晶硅栅极层的侧壁形成侧墙，所述侧墙还覆盖所述凹槽的侧壁。
14.如权利要求11或13所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述凹槽中还形成有保形覆盖所述凹槽的底部和侧壁的栅极硬掩膜层；
形成所述层间介质层的步骤中，所述层间介质层覆盖所述栅极硬掩膜层。
15.如权利要求14所述的半导体结构的形成方法，其特征在于，形成所述多晶硅栅极层和栅极硬掩膜层的步骤包括：在所述基底上形成多晶硅栅极材料层；
在所述第一器件区的多晶硅栅极材料层中形成凹槽，所述凹槽位于部分厚度的所述多晶硅栅极材料层中；
在所述多晶硅栅极材料层上形成栅极硬掩膜材料层，所述栅极硬掩膜材料层保形覆盖所述凹槽的底部和侧壁、以及所述多晶硅栅极材料层的顶部；
去除所述凹槽外侧的部分所述栅极硬掩膜材料层，形成保形覆盖所述凹槽的底部和侧壁、并延伸覆盖所述多晶硅栅极材料层的部分顶部的栅极硬掩膜层；
去除所述栅极硬掩膜层露出的多晶硅栅极材料层，形成多晶硅栅极层；
形成所述层间介质层的过程中，还去除位于所述顶部栅极层上的栅极硬掩膜层。
16.如权利要求11所述的半导体结构的形成方法，其特征在于，形成第一栅极开口的步骤包括：在所述层间介质层上形成遮挡层，所述遮挡层中形成有图形化的开口，所述开口露出所述第一器件区的多晶硅栅极层中的顶部栅极层；
刻蚀所述开口露出的部分厚度的多晶硅栅极层，形成第一栅极开口；
形成所述第一栅极开口后，去除所述遮挡层。
17.如权利要求11所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述基底还包括用于形成第二器件的第二器件区，所述第二器件的沟道长度小于所述第一器件的沟道长度；
形成所述金属栅极层之前，还包括：去除所述第二器件区的所述多晶硅栅极层，形成第二栅极开口；
在所述第一栅极开口中形成金属栅极层的过程中，所述金属栅极层还形成于所述第二栅极开口中。
18.如权利要求17所述的半导体结构的形成方法，其特征在于，形成第一栅极开口之后，形成所述第二栅极开口。
19.如权利要求18所述的半导体结构的形成方法，其特征在于，形成所述第二栅极开口的步骤包括：形成第一栅极开口之后，形成保形覆盖所述第一栅极开口的底部和侧壁、所述层间介质层和多晶硅栅极层的金属硬掩膜材料层；
图形化所述金属硬掩膜材料层，形成金属硬掩膜层，所述金属硬掩膜层露出所述第二器件区的多晶硅栅极层顶部；
去除所述金属硬掩膜层露出的多晶硅栅极层，形成第二栅极开口；
在形成所述金属栅极层的过程中，去除高于所述层间介质层顶部的所述金属硬掩膜层。
20.如权利要求19所述的半导体结构的形成方法，其特征在于，采用物理气相沉积工艺形成金属硬掩膜材料层。
21.如权利要求17所述的半导体结构的形成方法，其特征在于，所述提供基底的步骤中，所述多晶硅栅极层和基底之间还形成有高k栅介质层以及位于所述高k栅介质层上的金属阻挡层。
22.如权利要求11所述的半导体结构的形成方法，其特征在于，采用干法刻蚀工艺刻蚀所述层间介质层露出的部分厚度的多晶硅栅极层。
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