CN106960817A - 一种半导体器件以及制备方法、电子装置 - Google Patents

一种半导体器件以及制备方法、电子装置 Download PDF

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Abstract

本发明涉及一种半导体器件以及制备方法、电子装置。所述方法包括：步骤S1：提供半导体衬底，半导体衬底包括高压器件区域和低压器件区域，在高压器件区域上形成有图案化的高压栅极氧化物层；步骤S2：在低压器件区域上和高压栅极氧化物层的两侧形成低压栅极氧化物层；步骤S3：在低压栅极氧化物层上形成低压栅极结构及其间隙壁，同时形成高压栅极结构及其间隙壁，其中在高压器件区域中所述间隙壁和高压栅极结构的关键尺寸之和等于高压栅极氧化物层的关键尺寸；步骤S4：在所述高压器件区域和所述低压器件区域形成金属硅化物阻挡层并图案化；步骤S5：去除露出的所述低压栅极氧化物层；步骤S6：在所述区域和所述高压栅极结构上形成自对准硅化物。

Description

一种半导体器件以及制备方法、电子装置
技术领域
本发明涉及半导体领域，具体地，本发明涉及一种半导体器件以及制备方法、电子装置。
背景技术
随着对于高容量的半导体存储装置需求的日益增加，这些半导体存储装置的集成密度受到人们的更多关注，为了增加半导体存储装置的集成密度，现有技术中采用了许多不同的方法，例如通过减小晶片尺寸和/或改变结构单元而在单一晶片上形成多个存储单元，对于通过改变单元结构增加集成密度的方法来说，可以尝试过通过改变有源区的平面布置或改变单元布局来减小单元面积。
在微米级和亚微米级集成电路制造工艺中在电路中，常常会用到有自对准的金属硅化物(Salicide)和无自对准的金属硅化物(Salicide)两种器件，因此要用到金属硅化物阻挡层(SAB)工艺。现有工艺采用四乙氧基硅烷(TEOS)与氧气(O2)形成的氧化膜作为金属硅化物阻挡层膜，通过光刻和刻蚀来形成金属硅化物阻挡层区，其中刻蚀工艺一般包含干法与湿刻两种刻蚀工艺的结合。最后通过淀积金属钴(Cobalt)与热退火(RTA)等工艺过程完成金属硅化物(Salicide)结构。
目前的工艺中采用常规方法形成的金属硅化物阻挡层区，干法刻蚀工艺将淀积的氧化膜SRO完全去除，同时继续将前层炉管生成的栅氧化合物(GOX)刻蚀掉一定厚度，之后再通过湿法刻蚀将残留下来的栅氧化合物(GOX)去除完全。
由于干刻工艺主要是通过等离子(Plasma)作用，干法配合湿法刻蚀的主要作用是，防止干法蚀刻将氧化物完全刻蚀干净，所引入的等离子(Plasma)将会对具有薄栅氧化物的低压MOS(LVMOS)造成影响，甚至会导致器件失效。然而对于该常规半导体制造工艺中，表面带有光刻胶的产品处于湿法酸槽中酸液的浸泡、冲击，金属硅化物阻挡层光刻胶脱落(PR Peeling)将是常见的缺陷问题，该缺陷现象将造成金属硅化物区域的错乱，影响器件接触电阻，造成产品低良率等一系列问题；且湿法药液使用周期较短，不利于生产成本。
因此，需要对现有技术中的制备方法做进一步的改进，以便消除所述弊端。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
本发明为了解决现有技术中存在的问题，提供了一种半导体器件的制备方法，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括高压器件区域和低压器件区域，在所述高压器件区域的半导体衬底上形成有图案化的高压栅极氧化物层；
步骤S2：在所述低压器件区域的半导体衬底上和所述高压栅极氧化物层的两侧形成低压栅极氧化物层；
步骤S3：在所述低压栅极氧化物层上形成低压栅极结构及其间隙壁，同时在所述高压栅极氧化物层上形成高压栅极结构及其间隙壁，其中在所述高压器件区域中所述间隙壁的关键尺寸和所述高压栅极结构的关键尺寸之和等于下方的所述高压栅极氧化物层的关键尺寸；
步骤S4：在所述高压器件区域和所述低压器件区域形成金属硅化物阻挡层并图案化，以露出所述低压栅极结构两侧的所述低压栅极氧化物层和所述高压栅极结构；
步骤S5：去除露出的所述低压栅极氧化物层，以露出要形成自对准硅化物的区域；
步骤S6：在露出的所述区域和所述高压栅极结构上形成自对准硅化物。
可选地，所述步骤S1包括：
步骤S11：提供半导体衬底，在所述半导体衬底中形成有高压阱区和低压阱区，所述高压阱区和所述低压阱区之间形成有隔离结构；
步骤S12：在所述高压阱区和所述低压阱区上形成高压栅极氧化物层，然后图案化所述高压栅极氧化物层，以减小所述高压栅极氧化物层的关键尺寸，同时去除所述低压阱区上的所述高压栅极氧化物层。
可选地，所述高压栅极氧化物层的厚度为130～140埃；
所述低压栅极氧化物层的厚度为24～29埃。
可选地，所述步骤S3包括：
步骤S31：在所述低压栅极氧化物层和所述高压栅极氧化物层上形成栅极材料层，以覆盖所述低压栅极氧化物层和所述高压栅极氧化物层；
步骤S32：图案化所述栅极材料层，以分别在所述低压栅极氧化物层和所述高压栅极氧化物层上形成所述高压栅极结构和所述低压栅极结构，其中所述高压栅极氧化物层上的所述高压栅极结构的关键尺寸小于所述高压栅极氧化物层的关键尺寸；
步骤S33：在所述高压栅极结构和所述低压栅极结构的侧壁上形成间隙壁，其中在所述高压器件区域中所述间隙壁位于所述高压栅极氧化物层上且完全能覆盖所述高压栅极氧化物层。
可选地，在所述步骤S33之后还进一步包括在所述高压栅极结构和所述低压栅极结构的两侧形成高压源漏区和低压源漏区的步骤。
可选地，在所述步骤S4中，形成所述金属硅化物阻挡层并图案化，以露出所述高压源漏区和所述低压源漏区。
可选地，所述金属硅化物阻挡层的厚度为740～900埃。
可选地，在所述步骤S5中通过干法蚀刻去除所述低压栅极氧化物层。
本发明还提供了一种基于上述方法制备得到的半导体器件。
本发明还提供了一种电子装置，包括上述的半导体器件。
本发明公开了一种解决金属硅化物阻挡层光刻胶脱落的制造方法，在所述方法中将高压HVMOS的源漏区域的光罩极性定义为刻蚀区(clear)，高压HV区栅极氧化物的关键尺寸(Gate OX CD)大于其低压区栅极结构的关键尺寸(Gate Poly CD)，多出的区域等同于栅极间隙壁(Gate Spacer)区域。使得在后续金属硅化物阻挡层流程中只需一步干法蚀刻(Dry Etch)就可以同时去除LV和HV的自对准硅化物(Salicide)区域上的氧化物，MOS电性不会受到影响，而且不会造成金属硅化物阻挡层光刻胶脱落，避免电路失效；并且利于节约生产成本。最终自对准硅化物(Salicide)结构不会受到不利影响。
本发明的好处在于：
1、采用本发明的制造方法，低压MOS和高压MOS的自对准硅化物(Salicide)结构完成，降低源漏接触电阻，满足器件要求。
2、采用本发明的制造方法，与传统方法略有差异：形成低压和高压MOS的不同栅氧厚度的光罩，将其中高压MOS的源漏区极性定义为刻蚀区；同时HVMOS区域的栅极氧化物的关键尺寸长度要比栅极结构的关键尺寸大，多出的区域等同于栅极间隙壁区域。这样高压MOS的同低压MOS的源漏区上的栅氧厚度相同，而且HVMOS管的电性不存在差异，使得后续通过金属硅化物阻挡层流程中干法刻蚀的控制，就可以完全去除氧化物，不需要再经过湿法药液的工艺，使得金属硅化物阻挡层光刻胶保持形貌上的稳定性，不会发生光刻胶脱落的缺陷，避免电路失效；并且利于节约生产成本。最终自对准硅化物结构不会受到不利影响。
3、采用本发明，金属硅化物阻挡层工艺中只需要一次干法刻蚀，工艺比较简单，确保缺陷的良好，制造成本比较低，而且可以达到与传统制造方法相同的性能要求。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，
图1a-1h为本发明一实施方式中所述半导体器件的制备过程示意图；
图2为本发明一具体实施方式中所述半导体器件的制备工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例1
下面结合附图1a-1h对本发明所述半导体器件的制备方法做进一步的说明。
首先，执行步骤101，提供半导体衬底1，所述半导体衬底1包括高压器件区域3和低压器件区域2，在所述高压器件区域上形成有图案化的高压栅极氧化物层5。
具体地，如图1a所述，在该步骤中所述半导体衬底1可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中，所述半导体衬底1的材料优选为硅。
所述半导体衬底1包括高压器件区域3和低压器件区域2，在所述半导体衬底中形成有高压阱区和低压阱区，所述高压阱区和所述低压阱区之间形成有隔离结构4。
所述浅沟槽隔离的形成方法可以选用现有技术中常用的方法，例如首先，在半导体衬底1上依次形成第一氧化物层和第一氮化物层。接着，执行干法刻蚀工艺，依次对第一氮化物层、第一氧化物层和半导体衬底进行刻蚀以形成沟槽。具体地，可以在第一氮化物层上形成具有图案的光刻胶层，以该光刻胶层为掩膜对第一氮化物层进行干法刻蚀，以将图案转移至第一氮化物层，并以光刻胶层和第一氮化物层为掩膜对第一氧化物层和半导体衬底进行刻蚀，以形成沟槽。当然还可以采用其它方法来形成沟槽，由于该工艺以为本领域所熟知，因此不再做进一步描述。
然后，在沟槽内填充浅沟槽隔离材料，以形成浅沟槽隔离结构。具体地，可以在第一氮化物层上和沟槽内形成浅沟槽隔离材料，所述浅沟槽隔离材料可以为氧化硅、氮氧化硅和/或其它现有的低介电常数材料；执行化学机械研磨工艺并停止在第一氮化物层上，以形成具有浅沟槽隔离结构4。
在本发明中所述浅沟槽隔离4可以将所述半导体衬底分为高压器件区域3和低压器件区域2。
然后在所述高压阱区和所述低压阱区上形成高压栅极氧化物层5，其中，通过炉管热过程生成高压栅极氧化物层5，其中，所述高压栅极氧化物层5的厚度为130～140埃。
然后通过掩膜层14图案化所述高压栅极氧化物层，以减小所述高压栅极氧化物层5的关键尺寸，同时去除所述低压阱区上的所述高压栅极氧化物层，如图1b所示。
执行步骤102，在所述低压器件区域2和所述高压栅极氧化物层5的两侧形成低压栅极氧化物层6。
具体地，如图1c所示，在该步骤中通过炉管热过程生成所述低压栅极氧化物层6，所述低压栅极氧化物层6位于所述低压阱区上，同时还形成于所述高压栅极氧化物层5两侧用于形成源漏的区域上。
可选地，所述低压栅极氧化物层6的厚度为24～29埃。
执行步骤103，在所述低压栅极氧化物层6和所述高压栅极氧化物层5上形成高压栅极结构15、低压栅极结构10，和位于栅极结构侧壁上的间隙壁，其中在所述高压器件区域3中所述间隙壁的关键尺寸和所述高压栅极结构的关键尺寸之和等于下方的所述高压栅极氧化物层5的关键尺寸。
具体地，在该步骤中首先在所述低压栅极氧化物层6和所述高压栅极氧化物层5上形成栅极材料层，以覆盖所述低压栅极氧化物层6和所述高压栅极氧化物层5。
其中所述栅极材料层可以选用常用的半导体材料或者金属材料，并不局限于某一种，在该步骤中所述栅极材料层选用多晶硅。
可选地，在所述栅极材料层上形成图案化的光刻胶层16，其中在所述高压器件区中光刻胶层16的关键尺寸A小于所述高压栅极氧化物层5的关键尺寸B，如图1d所示，其中所述高压栅极氧化物层5的关键尺寸B多出的区域等于后续步骤中形成的间隙壁的尺寸，通过该步骤中的设置可以在后续的步骤中高压MOS的同低压MOS的源漏区上的栅氧厚度相同，而且HVMOS管的电性不存在差异，使得后续通过金属硅化物阻挡层流程中干法刻蚀的控制，就可以完全去除氧化物，不需要再经过湿法药液的工艺，而且金属硅化物阻挡层工艺中只需要一次干法刻蚀，工艺比较简单。
然后以所述光刻胶层16为掩膜蚀刻所述栅极材料层，以在所述低压栅极氧化物层6和所述高压栅极氧化物层5上形成高压栅极结构、低压栅极结构，如图1e所示。
具体地，在该步骤中可以选用干法蚀刻所述栅极材料层，在所述干法蚀刻中可以选用CF4、CHF3，另外加上N2、CO2、O2中的一种作为蚀刻气氛，其中气体流量为CF410-200sccm，CHF310-200sccm，N2或CO2或O210-400sccm，所述蚀刻压力为30-0mTorr，蚀刻时间为5-120s，可选为5-60s。
可选地，形成轻掺杂源极/漏极(LDD)8于低压栅极结构以及高压栅极结构两侧的衬底中。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。
可选地，执行完所述LDD之后，还进一步包含热退火的步骤，以激活所述LDD离子，所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体可选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，可选为1050℃，所述热退火步骤时间为1-300s。
可选地，在所述低压栅极结构和所述高压栅极结构的偏移侧壁上形成间隙壁。
具体地，在所形成的偏移侧墙上形成间隙壁7(Spacer)，所述间隙壁可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层，然后采用蚀刻方法形成间隙壁。
在栅极的每个侧壁上形成间隙壁，包括氮化物、氧氮化物或它们的组合，是通过沉积和刻蚀形成的。间隙壁结构可以具有不同的厚度，但从底表面开始测量，间隙壁结构的厚度通常为10到30nm。需要说明的是，间隙壁是可选的而非必需的，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤。
其中在该步骤中在所述高压器件区域中，其中在所述高压器件区域中所述间隙壁位于所述高压栅极氧化物层5上且完全能覆盖所述高压栅极氧化物层，如图1e所示。
然后执行源漏注入，以在所述高压栅极结构15和所述低压栅极结构10的两侧形成源漏9，其中所述源漏的形成方法可以选用本领域常用的方法并不局限于某一种。
执行步骤104，在所述高压器件区域3和所述低压器件区域2形成金属硅化物阻挡层11并图案化，以露出所述高压栅极结构和低压栅极结构两侧的所述低压栅极氧化物层6。
具体地，如图1f所示，在该步骤中通过化学气相淀积CVD工艺淀积氧化膜，以在所述高压器件区域3和所述低压器件区域2形成金属硅化物阻挡层11，所述金属硅化物阻挡层11的厚度约为740～900埃。
然后图案化所述金属硅化物阻挡层11，如图1g所示，在该步骤中在所述高压器件区域和低压器件区域上形成光刻胶层12，金属硅化物阻挡层光罩光刻定义自对准的金属硅化物(Salicide)和无自对准的金属硅化物(Salicide)区域。
执行步骤105，去除所述低压栅极氧化物层6，以露出要形成自对准硅化物的区域。
具体地，在该步骤中所述干法去除自对准硅化物区域上的氧化物，形成图形，同时露出所述高压栅极结构。
在该步骤中由于HVMOS的源漏区的氧化物厚度与LVMOS的相同，仅仅通过干刻就可以将氧化物去除完全，不需要再附加湿刻工艺，如图1g所示。
执行步骤106，在露出的所述区域和所述高压栅极结构上形成自对准硅化物13。
具体地，去除所述金属硅化物阻挡层光刻胶层，并进行金属钴(cobalt)的淀积，快速热退火RTA等工艺，形成自对准硅化物13与非自对准硅化物结构，如图1h所示。
其中所述对准硅化物除了金属钴以外还可以选用其他金属，并不局限于某一种。
至此，完成了本发明实施例的半导体器件的制造方法的相关步骤的介绍。在上述步骤之后，还可以包括其他相关步骤，此处不再赘述。并且，除了上述步骤之外，本实施例的制造方法还可以在上述各个步骤之中或不同的步骤之间包括其他步骤，这些步骤均可以通过现有技术中的各种工艺来实现，此处不再赘述。
本发明公开了一种解决金属硅化物阻挡层光刻胶脱落的制造方法，在所述方法中将光罩高压HVMOS的源漏区域的极性定义为刻蚀区(clear)，高压HV区栅极氧化物的关键尺寸(Gate OX CD)大于其低压区栅极结构的关键尺寸(Gate Poly CD)，多出的区域等同于栅极间隙壁(Gate Spacer)区域。使得在后续金属硅化物阻挡层流程中只需一步干法蚀刻(Dry Etch)就可以同时去除LV和HV的自对准硅化物(Salicide)区域上的氧化物，MOS电性不会受到影响，而且不会造成金属硅化物阻挡层光刻胶脱落，避免电路失效；并且利于节约生产成本。最终自对准硅化物(Salicide)结构不会受到不利影响。
本发明的好处在于：
1、采用本发明的制造方法，低压MOS和高压MOS的自对准硅化物(Salicide)结构完成，降低源漏接触电阻，满足器件要求。
2、采用本发明的制造方法，与传统方法略有差异：形成低压和高压MOS的不同栅氧厚度的光罩，将其中高压MOS的源漏区极性定义为刻蚀区；同时HVMOS区域的栅极氧化物的关键尺寸长度要比栅极结构的关键尺寸大，多出的区域等同于栅极间隙壁区域。这样高压MOS的同低压MOS的源漏区上的栅氧厚度相同，而且HVMOS管的电性不存在差异，使得后续通过金属硅化物阻挡层流程中干法刻蚀的控制，就可以完全去除氧化物，不需要再经过湿法药液的工艺，使得金属硅化物阻挡层光刻胶保持形貌上的稳定性，不会发生光刻胶脱落的缺陷，避免电路失效；并且利于节约生产成本。最终自对准硅化物结构不会受到不利影响。
3、采用本发明，金属硅化物阻挡层工艺中只需要一次干法刻蚀，工艺比较简单，确保缺陷的良好，制造成本比较低，而且可以达到与传统制造方法相同的性能要求。
图2为本发明一具体实施方式中半导体器件的制备工艺流程图，具体地包括：
步骤S1：提供半导体衬底，所述半导体衬底包括高压器件区域和低压器件区域，在所述高压器件区域的半导体衬底上形成有图案化的高压栅极氧化物层；
步骤S2：在所述低压器件区域的半导体衬底上和所述高压栅极氧化物层的两侧形成低压栅极氧化物层；
步骤S3：在所述低压栅极氧化物层上形成低压栅极结构及其间隙壁，同时在所述高压栅极氧化物层上形成高压栅极结构及其间隙壁，其中在所述高压器件区域中所述间隙壁的关键尺寸和所述高压栅极结构的关键尺寸之和等于下方的所述高压栅极氧化物层的关键尺寸；
步骤S4：在所述高压器件区域和所述低压器件区域形成金属硅化物阻挡层并图案化，以露出所述低压栅极结构两侧的所述低压栅极氧化物层和所述高压栅极结构；
步骤S5：去除露出的所述低压栅极氧化物层，以露出要形成自对准硅化物的区域；
步骤S6：在露出的所述区域和所述高压栅极结构上形成自对准硅化物。
实施例二
本发明还提供了一种通过实施例一所述方法制备得到的半导体器件，所述器件包括半导体衬底1，所述半导体衬底1包括高压器件区域3和低压器件区域2，在所述高压器件区域上形成有图案化的高压栅极氧化物层5。
所述半导体衬底1可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。
在该实施例中，所述半导体衬底1的材料优选为硅。
所述半导体衬底1包括高压器件区域3和低压器件区域2，在所述半导体衬底中形成有高压阱区和低压阱区，所述高压阱区和所述低压阱区之间形成有隔离结构4。
所述器件还进一步包括高压栅极结构15和低压栅极结构10，和位于栅极结构侧壁上的间隙壁，其中在所述高压器件区域3中所述间隙壁的关键尺寸和所述高压栅极结构的关键尺寸等于下方的所述高压栅极氧化物层5的关键尺寸。
其中所述高压栅极氧化物层5的关键尺寸B多出的区域等于后续步骤中形成的间隙壁的尺寸，通过该步骤中的设置可以在后续的步骤中高压MOS的同低压MOS的源漏区上的栅氧厚度相同，而且HVMOS管的电性不存在差异，使得后续通过金属硅化物阻挡层流程中干法刻蚀的控制，就可以完全去除氧化物，不需要再经过湿法药液的工艺，而且金属硅化物阻挡层工艺中只需要一次干法刻蚀，工艺比较简单。
可选地，在所述高压栅极结构15和低压栅极结构10的两侧形成有轻掺杂源极/漏极(LDD)。所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；若形成的器件为PMOS器件，则注入的杂质离子为硼。
可选地，在所述低压栅极结构和所述高压栅极结构的偏移侧壁上形成间隙壁。
在所述高压栅极结构15和所述低压栅极结构10的两侧形成有源漏。
在所述高压栅极结构15和所述低压栅极结构10的两侧的源漏上以及所述高压栅极结构15还形成有自对准硅化物，其他区域则形成非自对准硅化物结构，如图1g-1h所示。
在所述器件制备过程中将其中高压MOS的源漏区极性定义为刻蚀区；同时HVMOS区域的栅极氧化物的关键尺寸长度要比栅极结构的关键尺寸大，多出的区域等同于栅极间隙壁区域。这样高压MOS的同低压MOS的源漏区上的栅氧厚度相同，而且HVMOS管的电性不存在差异，使得后续通过金属硅化物阻挡层流程中干法刻蚀的控制，就可以完全去除氧化物，不需要再经过湿法药液的工艺，使得金属硅化物阻挡层光刻胶保持形貌上的稳定性，不会发生光刻胶脱落的缺陷，避免电路失效；并且利于节约生产成本，进一步提高了半导体器件的性能和良率。
实施例三
本发明实施例提供一种电子装置，其包括通过实施例1的方法制备得到的半导体器件。
所述电子装置可以选自个人计算机、游戏机、蜂窝式电话、个人数字助理、摄像机和数码相机等，但并不局限于上述列举的装置。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (10)

1.一种半导体器件的制备方法，其特征在于，包括：
步骤S1：提供半导体衬底，所述半导体衬底包括高压器件区域和低压器件区域，在所述高压器件区域的半导体衬底上形成有图案化的高压栅极氧化物层；
步骤S2：在所述低压器件区域的半导体衬底上和所述高压栅极氧化物层的两侧形成低压栅极氧化物层；
步骤S3：在所述低压栅极氧化物层上形成低压栅极结构及其间隙壁，同时在所述高压栅极氧化物层上形成高压栅极结构及其间隙壁，其中在所述高压器件区域中所述间隙壁的关键尺寸和所述高压栅极结构的关键尺寸之和等于下方的所述高压栅极氧化物层的关键尺寸；
步骤S4：在所述高压器件区域和所述低压器件区域形成金属硅化物阻挡层并图案化，以露出所述低压栅极结构两侧的所述低压栅极氧化物层和所述高压栅极结构；
步骤S5：去除露出的所述低压栅极氧化物层，以露出要形成自对准硅化物的区域；
步骤S6：在露出的所述区域和所述高压栅极结构上形成自对准硅化物。
2.根据权利要求1所述的方法，其特征在于，所述步骤S1包括：
步骤S11：提供半导体衬底，在所述半导体衬底中形成有高压阱区和低压阱区，所述高压阱区和所述低压阱区之间形成有隔离结构；
步骤S12：在所述高压阱区和所述低压阱区上形成高压栅极氧化物层，然后图案化所述高压栅极氧化物层，以减小所述高压栅极氧化物层的关键尺寸，同时去除所述低压阱区上的所述高压栅极氧化物层。
3.根据权利要求1或2所述的方法，其特征在于，所述高压栅极氧化物层的厚度为130～140埃；
所述低压栅极氧化物层的厚度为24～29埃。
4.根据权利要求1所述的方法，其特征在于，所述步骤S3包括：
步骤S31：在所述低压栅极氧化物层和所述高压栅极氧化物层上形成栅极材料层，以覆盖所述低压栅极氧化物层和所述高压栅极氧化物层；
步骤S32：图案化所述栅极材料层，以分别在所述低压栅极氧化物层和所述高压栅极氧化物层上形成所述高压栅极结构和所述低压栅极结构，其中所述高压栅极氧化物层上的所述高压栅极结构的关键尺寸小于所述高压栅极氧化物层的关键尺寸；
步骤S33：在所述高压栅极结构和所述低压栅极结构的侧壁上形成间隙壁，其中在所述高压器件区域中所述间隙壁位于所述高压栅极氧化物层上且完全能覆盖所述高压栅极氧化物层。
5.根据权利要求4所述的方法，其特征在于，在所述步骤S33之后还进一步包括在所述高压栅极结构和所述低压栅极结构的两侧形成高压源漏区和低压源漏区的步骤。
6.根据权利要求5所述的方法，其特征在于，在所述步骤S4中，形成所述金属硅化物阻挡层并图案化，以露出所述高压源漏区和所述低压源漏区。
7.根据权利要求1或6所述的方法，其特征在于，所述金属硅化物阻挡层的厚度为740～900埃。
8.根据权利要求1所述的方法，其特征在于，在所述步骤S5中通过干法蚀刻去除所述低压栅极氧化物层。
9.一种基于权利要求1至8之一所述方法制备得到的半导体器件。
10.一种电子装置，包括权利要求9所述的半导体器件。
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