JPH03203351A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の素子間絶縁分離の方法に係わ
り特にトレンチ内に絶縁膜を埋め込む絶縁素子分離の方
法に関する。
り特にトレンチ内に絶縁膜を埋め込む絶縁素子分離の方
法に関する。
従来、シリコン半導体集積回路の素子間の絶縁分離法と
してＬ ＯＣＯＳ （込匡ａ Ｉ Ωｘｉｄａｔｉｏｎ
ｏｆｆｉｉｌｉｃｏｎ）法が広く使用されている。更
に又、半導体集積回路の微細化に対応すべくＬＯ（１０
８の変形した構造、或いは、トレンチを半導体表面に形
成した後にこのトレンチ内部にシリコン酸化膜を埋め込
んだ構造のものが提案されている。ここで第９図をもと
に現在用いられている素子間絶縁分離法について説明す
る。この図はＮ−チャネルの絶縁ゲート電界効果）・ラ
ンジスタの一般構造を示す断面図である。即ち導電型が
Ｐ型シリコン基板９１表面にシリコン基板の不純物濃度
より高いＰ＋型のチャネルストッパ領域９２を設け、こ
の領域に窒化膜をマスクとした公知の選択的熱酸化法を
用いて厚いシリコン酸化膜を形威し素子分離絶縁膜９３
を設けている。このチャネルストッパ領域９２及び素子
分離絶縁膜９３が絶縁ゲート電界効果トランジスタの周
辺を囲い、隣接するトランジスタとの電気的絶縁を保証
する。ここで絶縁ゲート電界効果トランジスタはＮ＋層
で形成したソース／ドレイン領域９４．ゲート絶縁膜９
５゜ゲート電極９６及び層間絶縁膜９７を介して形成し
たソース／ドレインの引き出し用金属配線９８で成り立
つ。このような素子は信頼性を保証するため最後にパッ
シベーション膜９９で被覆されている。
してＬ ＯＣＯＳ （込匡ａ Ｉ Ωｘｉｄａｔｉｏｎ
ｏｆｆｉｉｌｉｃｏｎ）法が広く使用されている。更
に又、半導体集積回路の微細化に対応すべくＬＯ（１０
８の変形した構造、或いは、トレンチを半導体表面に形
成した後にこのトレンチ内部にシリコン酸化膜を埋め込
んだ構造のものが提案されている。ここで第９図をもと
に現在用いられている素子間絶縁分離法について説明す
る。この図はＮ−チャネルの絶縁ゲート電界効果）・ラ
ンジスタの一般構造を示す断面図である。即ち導電型が
Ｐ型シリコン基板９１表面にシリコン基板の不純物濃度
より高いＰ＋型のチャネルストッパ領域９２を設け、こ
の領域に窒化膜をマスクとした公知の選択的熱酸化法を
用いて厚いシリコン酸化膜を形威し素子分離絶縁膜９３
を設けている。このチャネルストッパ領域９２及び素子
分離絶縁膜９３が絶縁ゲート電界効果トランジスタの周
辺を囲い、隣接するトランジスタとの電気的絶縁を保証
する。ここで絶縁ゲート電界効果トランジスタはＮ＋層
で形成したソース／ドレイン領域９４．ゲート絶縁膜９
５゜ゲート電極９６及び層間絶縁膜９７を介して形成し
たソース／ドレインの引き出し用金属配線９８で成り立
つ。このような素子は信頼性を保証するため最後にパッ
シベーション膜９９で被覆されている。
しかし、この様な素子分離の方法では、ＶＬＳＩのよう
な超微細な素子には不適当となってくる。
な超微細な素子には不適当となってくる。
これは、素子分離絶縁膜９３を熱酸化法で形成する時、
横方向への酸化膜成長（バーズビーク）も同時に生じ微
小領域の選択酸化ができないためである。このため近年
、シリコン溝をシリコン基板表面に形成しその中にシリ
コン酸化膜を埋め込む手法が提案されているが未た使用
できる状況にない 〔発明が解決しようとした課題〕 素子分離領域の幅が０．５μｍ以下と微細になってくる
と、従来使用されてきたＬＯＣＯ８あるいは変形ＬＯＣ
Ｏ８法では、バーズビークあるいは熱ストレスによる結
晶欠陥の発生が顕著に紅り６４ＭＤＲＡＭ （Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
級の超ＬＳＩに対応できなくなる。
横方向への酸化膜成長（バーズビーク）も同時に生じ微
小領域の選択酸化ができないためである。このため近年
、シリコン溝をシリコン基板表面に形成しその中にシリ
コン酸化膜を埋め込む手法が提案されているが未た使用
できる状況にない 〔発明が解決しようとした課題〕 素子分離領域の幅が０．５μｍ以下と微細になってくる
と、従来使用されてきたＬＯＣＯ８あるいは変形ＬＯＣ
Ｏ８法では、バーズビークあるいは熱ストレスによる結
晶欠陥の発生が顕著に紅り６４ＭＤＲＡＭ （Ｄｙｎａ
ｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）
級の超ＬＳＩに対応できなくなる。
更に又従来から提案されているシリコン半導体基板表面
にトレンチを形成しその中にシリコン酸化膜を埋め込む
方法では、この基板の熱処理時、シリコン酸化膜と当基
板の熱膨張係数の違いによって大きな応力（＞ １０
’ｄｙｎｅ／ａｎｔ）がシリコン基板に発生すると共に
基板内に結晶欠陥が生じ易いという問題が出てくる。
にトレンチを形成しその中にシリコン酸化膜を埋め込む
方法では、この基板の熱処理時、シリコン酸化膜と当基
板の熱膨張係数の違いによって大きな応力（＞ １０
’ｄｙｎｅ／ａｎｔ）がシリコン基板に発生すると共に
基板内に結晶欠陥が生じ易いという問題が出てくる。
更に又この方法では、半導体デバイス製造工程で不可欠
の弗酸液処理工程においてトレンチ内に埋め込んだシリ
コン酸化膜の一部が除去されトレンチ上部の角が露出し
て絶縁ゲート電界トランジスタのチャネル領域が）・レ
ンチ上部内壁にも形成されるということが起る。このよ
うに形成されるチャネル領域ではリーフ電流が多くトラ
ンジスタ特性の劣化をもたらす。
の弗酸液処理工程においてトレンチ内に埋め込んだシリ
コン酸化膜の一部が除去されトレンチ上部の角が露出し
て絶縁ゲート電界トランジスタのチャネル領域が）・レ
ンチ上部内壁にも形成されるということが起る。このよ
うに形成されるチャネル領域ではリーフ電流が多くトラ
ンジスタ特性の劣化をもたらす。
本発明の素子間絶縁分離の構造は、半導体基板表面から
半導体基板内部の延在するトレンチとこのトレンチ内に
埋め込んだシリコンボロンナイトライド膜を有している
。
半導体基板内部の延在するトレンチとこのトレンチ内に
埋め込んだシリコンボロンナイトライド膜を有している
。
更には又、この変形態として、半導体基板表面上に形成
したトレンチとこのトレンチ内壁に形成した薄い絶縁膜
層と、この薄い絶縁膜層で被覆したトレンチ内部に埋め
込んだシリコンポロンナイ）・ライド膜とで構成した素
子間絶縁分離構造を有する。
したトレンチとこのトレンチ内壁に形成した薄い絶縁膜
層と、この薄い絶縁膜層で被覆したトレンチ内部に埋め
込んだシリコンポロンナイ）・ライド膜とで構成した素
子間絶縁分離構造を有する。
また、本発明の素子間絶縁分離の構造は、半導体基板表
面上に形成したｌ・レンチとこのトレンチ内に埋め込ま
れたシリコンオキシナイトライド膜を有している。
面上に形成したｌ・レンチとこのトレンチ内に埋め込ま
れたシリコンオキシナイトライド膜を有している。
更に又この変形構造として、半導体基板表面上に形成し
たトレンチとこのトレンチ内壁に薄い絶縁膜層を形成し
た後にトレンチ内に埋め込まれた５ｉＯＮ膜を有するも
の、トレンチ内壁に薄い絶縁膜層を形成した後、トレン
チ内に埋め込むものとしてシリコン酸化膜（多孔質でも
よい）、Ｓｉ○Ｎ膜の２層の絶縁膜を有するもの、の２
通りの素子間絶縁分離構造を用いる。
たトレンチとこのトレンチ内壁に薄い絶縁膜層を形成し
た後にトレンチ内に埋め込まれた５ｉＯＮ膜を有するも
の、トレンチ内壁に薄い絶縁膜層を形成した後、トレン
チ内に埋め込むものとしてシリコン酸化膜（多孔質でも
よい）、Ｓｉ○Ｎ膜の２層の絶縁膜を有するもの、の２
通りの素子間絶縁分離構造を用いる。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例の縦断面図である。以下
Ｎチャネル絶縁ゲート電界効果トランジスタの素子間絶
縁分離に適用した場合について述べる。
Ｎチャネル絶縁ゲート電界効果トランジスタの素子間絶
縁分離に適用した場合について述べる。
Ｐ型シリコン基板１１表面にドライエツチング法で幅０
．５μｍ以下、深さ２μｍ以下のトレンチを形成後、後
述する手法にてシリコンボロンナイトライド膜１２をト
レンチ内に埋め込む。かくして後工程で形成する絶縁ゲ
ート電界効果トランジスタの周辺を囲うように素子間絶
縁分離領域を形成する。このトランジスタの形成は従来
例と同様である。即ちソース／ドレイン領域１３．ゲー
ト絶縁膜１４．ゲート電極１５２層間絶縁膜１６ソース
／ドレイン引き出し用の金属配線１７゜パッシベーショ
ン膜１８でもって構成される。
．５μｍ以下、深さ２μｍ以下のトレンチを形成後、後
述する手法にてシリコンボロンナイトライド膜１２をト
レンチ内に埋め込む。かくして後工程で形成する絶縁ゲ
ート電界効果トランジスタの周辺を囲うように素子間絶
縁分離領域を形成する。このトランジスタの形成は従来
例と同様である。即ちソース／ドレイン領域１３．ゲー
ト絶縁膜１４．ゲート電極１５２層間絶縁膜１６ソース
／ドレイン引き出し用の金属配線１７゜パッシベーショ
ン膜１８でもって構成される。
このシリコンボロンナイトライド膜の組成即ちシリコン
とボロンの量を制御することで、膜の比誘電率（ε）及
び弗酸薬液耐性を種々に変えることが可能となる。更に
又膜の熱膨張係数も種々に変え得る。このシリコポロン
シナイトライド形成については後述する。
とボロンの量を制御することで、膜の比誘電率（ε）及
び弗酸薬液耐性を種々に変えることが可能となる。更に
又膜の熱膨張係数も種々に変え得る。このシリコポロン
シナイトライド形成については後述する。
第２図は本発明の第２の実施例の縦断面図である。第１
図で説明した第１の実施例との違いは、Ｐ型シリコン基
板２１表面に形成したトレンチ内壁に例えば熱酸法で膜
厚が１０００Å以下の薄いシリコン酸化膜或いはＮＨ３
ガス、窒素を含むプラズマガス雰囲気での熱処理で１０
０Å以下のシリコン窒化膜等を成膜し第１の絶縁膜２２
を予め形成した後にシリコンボロンナイトライド膜２３
が埋め込むところにある。その他は第１の実施例と同じ
であり説明を省く。
図で説明した第１の実施例との違いは、Ｐ型シリコン基
板２１表面に形成したトレンチ内壁に例えば熱酸法で膜
厚が１０００Å以下の薄いシリコン酸化膜或いはＮＨ３
ガス、窒素を含むプラズマガス雰囲気での熱処理で１０
０Å以下のシリコン窒化膜等を成膜し第１の絶縁膜２２
を予め形成した後にシリコンボロンナイトライド膜２３
が埋め込むところにある。その他は第１の実施例と同じ
であり説明を省く。
この第２の実施例では、第１の実施例の場合のように、
溝内においてシリコンボロンナイトライド膜２３がＰ型
シリコン基板２１に直接接触することがなく界面準位密
度の増加を抑止できる。このために、界面単位を介した
リーク電流の低減が可能となり、信頼性の高い素子絶縁
分離形成を容易にするという利点を有する。
溝内においてシリコンボロンナイトライド膜２３がＰ型
シリコン基板２１に直接接触することがなく界面準位密
度の増加を抑止できる。このために、界面単位を介した
リーク電流の低減が可能となり、信頼性の高い素子絶縁
分離形成を容易にするという利点を有する。
次に第３図を基に本発明の第３の実施例である製造方法
について詳述する。第３図（ａ）〜（１１）は各製造工
程での縦断面図である。
について詳述する。第３図（ａ）〜（１１）は各製造工
程での縦断面図である。
第３図（ａ）に示すようにＰ型シリコン基板３１表面に
、公知のリングラフィ技術により形成したレジストマス
ク３２を用い、シリコン酸化膜のエツチング処理を施し
パターニングしたシリコン酸化膜３３を形成する。引き
続いて第３図（ｂ）に示スようにレジストマスク３２及
びパターニングしたシリコン酸化膜３３をエツチングマ
スクとして使用しシリコンのトレンチ３４をドライエツ
チングで形成する。次にレジストマスク３：ｌ酸素プラ
ズマ中で除去し洗浄を行って第３図（Ｃ）状態にする。
、公知のリングラフィ技術により形成したレジストマス
ク３２を用い、シリコン酸化膜のエツチング処理を施し
パターニングしたシリコン酸化膜３３を形成する。引き
続いて第３図（ｂ）に示スようにレジストマスク３２及
びパターニングしたシリコン酸化膜３３をエツチングマ
スクとして使用しシリコンのトレンチ３４をドライエツ
チングで形成する。次にレジストマスク３：ｌ酸素プラ
ズマ中で除去し洗浄を行って第３図（Ｃ）状態にする。
このようにした後、第３図（ｄ）に示すように酸素雰囲
気ガスの高温炉中（例えば９００℃温度）にて熱酸化を
しトレンチ内壁に膜厚１００人の厚いシリコン酸化膜、
或いはアンモニアガス、窒素を含むプラズマガス雰囲気
で熱処理を行い５０人のシリコン窒化膜等を成膜し、第
１の絶縁膜３５を形成する。次に第３図（ｅ）に示すよ
うにシリコンボロンナイトライド膜３６をＰ型シリコン
基板３１表面全面に堆積させる。このシリコンボロンナ
イトライド膜４６の堆積は、反応ガスとしてモノシラン
、ジポラン、アンモニア、アルゴン等のガスをプラズマ
ＣＶＤ炉に導入しプラズマ状態にして基板温度３００〜
８００℃で行う。
気ガスの高温炉中（例えば９００℃温度）にて熱酸化を
しトレンチ内壁に膜厚１００人の厚いシリコン酸化膜、
或いはアンモニアガス、窒素を含むプラズマガス雰囲気
で熱処理を行い５０人のシリコン窒化膜等を成膜し、第
１の絶縁膜３５を形成する。次に第３図（ｅ）に示すよ
うにシリコンボロンナイトライド膜３６をＰ型シリコン
基板３１表面全面に堆積させる。このシリコンボロンナ
イトライド膜４６の堆積は、反応ガスとしてモノシラン
、ジポラン、アンモニア、アルゴン等のガスをプラズマ
ＣＶＤ炉に導入しプラズマ状態にして基板温度３００〜
８００℃で行う。
あるいは反応ガスとしてテトラメチルシラン、トリメチ
ルボロン、の有機系ソースを用いても同様に形成できる
。このシリコンボロンナイトライド膜の形成においてこ
の組成制御が重要であるが、膜中の窒素量は４０〜５０
％、ボロン量は２０〜４０％、シリコン量は１０〜４０
％の間で行うと効果的である。当膜においてポロン量の
増加と共に膜の比誘電率は低下し、弗酸液耐性は向上す
る。
ルボロン、の有機系ソースを用いても同様に形成できる
。このシリコンボロンナイトライド膜の形成においてこ
の組成制御が重要であるが、膜中の窒素量は４０〜５０
％、ボロン量は２０〜４０％、シリコン量は１０〜４０
％の間で行うと効果的である。当膜においてポロン量の
増加と共に膜の比誘電率は低下し、弗酸液耐性は向上す
る。
しかし耐湿性が悪くなるためポロン量増加には限界があ
り、ポロン量として２０〜３０％が望ましい値となる。
り、ポロン量として２０〜３０％が望ましい値となる。
又この場合シリコン量も２０〜３０％となる。
このようにシリコンボロンナイトライド膜をトレンチ内
に埋め込むまで堆積した後第３図（ｆ）に示すようにホ
トレジスト等の有機高分子膜による平坦化材３７を塗布
法にて形成する。
に埋め込むまで堆積した後第３図（ｆ）に示すようにホ
トレジスト等の有機高分子膜による平坦化材３７を塗布
法にて形成する。
次にＣＦ ４ ／ ０２混合ガ・膜中でのドライエッチ
による全面エッチバックを行い平坦化材３７及びシリコ
ンボロンナイトライド膜３６の一部を除去する。このよ
うにして第３図（ｇ）のようになる。ここでパターニン
グしたシリコン酸化膜３３はシリコンボロンナイトライ
ド膜３６のエッチバック時のバッファとしての役割を持
つ。このエッチバックの条件はシリコンボロンナイトラ
イド膜３６゜平坦化材３７共にほぼ同一のエッチグレー
トになるように設定する。
による全面エッチバックを行い平坦化材３７及びシリコ
ンボロンナイトライド膜３６の一部を除去する。このよ
うにして第３図（ｇ）のようになる。ここでパターニン
グしたシリコン酸化膜３３はシリコンボロンナイトライ
ド膜３６のエッチバック時のバッファとしての役割を持
つ。このエッチバックの条件はシリコンボロンナイトラ
イド膜３６゜平坦化材３７共にほぼ同一のエッチグレー
トになるように設定する。
最後に第３図（ｈ）のようにパターニングされたシリコ
ン酸化膜３３をバッフアート弗酸薬液中で除去する。こ
のようにしてトレンチ内にシリコンボロンナイトライド
膜３６な埋め込んだ素子絶縁分離構造が形成される。こ
れ以後の工程で素子絶縁分離領域内に絶縁ゲート電界効
果トランジスタを形成し第２図に示したような半導体デ
バイスが形成される。
ン酸化膜３３をバッフアート弗酸薬液中で除去する。こ
のようにしてトレンチ内にシリコンボロンナイトライド
膜３６な埋め込んだ素子絶縁分離構造が形成される。こ
れ以後の工程で素子絶縁分離領域内に絶縁ゲート電界効
果トランジスタを形成し第２図に示したような半導体デ
バイスが形成される。
第４図は本発明の第４の実施例の縦断面図である。以下
Ｎチャネル絶縁ゲート電界効果トランジスタの素子間絶
縁分離に適用した場合について述べる。
Ｎチャネル絶縁ゲート電界効果トランジスタの素子間絶
縁分離に適用した場合について述べる。
Ｐ型シリコン基板、４１表面にドライエツチング法で幅
０．５μｍ以下、深さ２μｍ以下のトレンチを形成後、
後述する手法にてシリコンオキシナイトライド（ＳｉＯ
Ｎ）膜４２をトレンチ内に埋め込む。このようにしてあ
とで形成するトランジスタの周辺を囲うように素子間絶
縁分離領域を形成する。絶縁ゲート電界効果トランジス
タの形成は従来例と同様である。即ち、ソース／ドレイ
ン領域４３．ゲート絶縁膜４４．ゲート電極４５１層間
絶縁膜４６．ソース／ドレイン引き出し用の金属配線４
７．パッシベーション膜４８でもって構成される。
０．５μｍ以下、深さ２μｍ以下のトレンチを形成後、
後述する手法にてシリコンオキシナイトライド（ＳｉＯ
Ｎ）膜４２をトレンチ内に埋め込む。このようにしてあ
とで形成するトランジスタの周辺を囲うように素子間絶
縁分離領域を形成する。絶縁ゲート電界効果トランジス
タの形成は従来例と同様である。即ち、ソース／ドレイ
ン領域４３．ゲート絶縁膜４４．ゲート電極４５１層間
絶縁膜４６．ソース／ドレイン引き出し用の金属配線４
７．パッシベーション膜４８でもって構成される。
このシリコンオキシナイトライド膜の組成即ち酸素と窒
素の量を制御することで膜ストレスを１０ ’ｄｙｎｅ
／ａａ程度に制御することが可能でありシリコン基板へ
の結晶欠陥の誘起を抑制できる。
素の量を制御することで膜ストレスを１０ ’ｄｙｎｅ
／ａａ程度に制御することが可能でありシリコン基板へ
の結晶欠陥の誘起を抑制できる。
第５図は本発明の第５の実施例の縦断面図である。第４
図で説明した第４の実施例との違いは、Ｐ型シリコン基
板５１表面に形成したトレンチ内壁を一度熱処理し膜厚
が１０００Å以下の薄い第１の絶縁膜５２例えばシリコ
ン酸化膜、シリコン窒化膜を形成した後にシリコンオキ
シナイトライド膜５３を埋め込むところにある。その他
は第４の実施例と同じあり説明を省略する。
図で説明した第４の実施例との違いは、Ｐ型シリコン基
板５１表面に形成したトレンチ内壁を一度熱処理し膜厚
が１０００Å以下の薄い第１の絶縁膜５２例えばシリコ
ン酸化膜、シリコン窒化膜を形成した後にシリコンオキ
シナイトライド膜５３を埋め込むところにある。その他
は第４の実施例と同じあり説明を省略する。
この第５の実施例で第１の絶縁膜５３としてシリコン酸
化膜を用いる場合には第４の実施例の場合に比ベシリコ
ンオキシナイトライド膜組戒において、窒素元素を多く
含有させることができる。
化膜を用いる場合には第４の実施例の場合に比ベシリコ
ンオキシナイトライド膜組戒において、窒素元素を多く
含有させることができる。
即ちシリコンオキシナイトライド膜に近づけることある
いはシリコンナイトライド膜使用が可能となり、半導体
デバイス製造工程（弗酸処理工程）での膜べりを抑止す
ることがより容易となる。この理由は、一般にシリコン
酸化膜、シリコン窒化膜はそれぞれシリコン基板に圧縮
応力、引張り応力を与える傾向にあり２層構造にするこ
とで応力の相殺が可能となること、及びシリコンオキシ
ナイトライド膜はシリコン窒化膜に近づくにつれ弗酸液
での溶解が減少することによる。
いはシリコンナイトライド膜使用が可能となり、半導体
デバイス製造工程（弗酸処理工程）での膜べりを抑止す
ることがより容易となる。この理由は、一般にシリコン
酸化膜、シリコン窒化膜はそれぞれシリコン基板に圧縮
応力、引張り応力を与える傾向にあり２層構造にするこ
とで応力の相殺が可能となること、及びシリコンオキシ
ナイトライド膜はシリコン窒化膜に近づくにつれ弗酸液
での溶解が減少することによる。
第６図は本発明の第６の実施例を示す縦断面図である。
本実施例の第５図で説明した第５の実施例との違いは、
Ｐ型シリコン基板６１表面に形成したｌ・レンチ内壁に
第１の絶縁膜６２を形成した後、トレンチ内に埋め込む
材料としてトレンチ下部の多孔質シリコン膜６３．トレ
ンチ上部のシリコンオキシナイトライド膜６４の２層の
異種絶縁膜を用いるところにある。その他は第５の実施
例と同じであり説明は省略する。
Ｐ型シリコン基板６１表面に形成したｌ・レンチ内壁に
第１の絶縁膜６２を形成した後、トレンチ内に埋め込む
材料としてトレンチ下部の多孔質シリコン膜６３．トレ
ンチ上部のシリコンオキシナイトライド膜６４の２層の
異種絶縁膜を用いるところにある。その他は第５の実施
例と同じであり説明は省略する。
トレンチ内に埋め込むシリコンオキシナイトライド膜の
比誘電率εはその組成によってシリコン酸化膜のε＝３
，９からシリコン窒化膜のε＝７，４の中間の値を種々
にとる。いずれにしろシリコンオキシナイトライド膜の
εはシリコン酸化膜のそれよりも大きくなる。これに対
し多孔質シリコン酸化膜のεは２以下に低減することが
可能であり、第６の実施例では、シリコンオキシナイト
ライド膜と多孔質シリコン酸化膜の複合膜としたことで
素子絶縁分離域の寄生容量値の大幅な低減が可能となる
。
比誘電率εはその組成によってシリコン酸化膜のε＝３
，９からシリコン窒化膜のε＝７，４の中間の値を種々
にとる。いずれにしろシリコンオキシナイトライド膜の
εはシリコン酸化膜のそれよりも大きくなる。これに対
し多孔質シリコン酸化膜のεは２以下に低減することが
可能であり、第６の実施例では、シリコンオキシナイト
ライド膜と多孔質シリコン酸化膜の複合膜としたことで
素子絶縁分離域の寄生容量値の大幅な低減が可能となる
。
このように第６の実施例では、第４．第５の実施例の場
合のように素子絶縁分離域の寄生容量が従来のシリコン
酸化膜埋め込みの場合より増加することを回避すること
ができる。
合のように素子絶縁分離域の寄生容量が従来のシリコン
酸化膜埋め込みの場合より増加することを回避すること
ができる。
次に本発明の製造方法に関する第７．第８の実施例につ
いて第７図、第８図をもとにそれぞれ説明する。両図と
も各形成工程での縦断面図である。
いて第７図、第８図をもとにそれぞれ説明する。両図と
も各形成工程での縦断面図である。
初めに第７図をもとに第７の実施例について詳述する。
第７図（ａ）に示すようにＰ型シリコン基板７１表面に
酸素雰囲気での熱酸化で膜厚２０００人のシリコン酸化
膜７２を形成する。次に第７図（ｂ）のように公知のリ
ングラフィ技術でパターニングされたレジストマスク７
３を形成後、シリコン酸化膜７２をドライエツチングす
る。引き続いて第７図（Ｃ）に示すようにレジストマス
ク７３をエツチングマスクとして使用しシリコンのトレ
ンチ７４をドライエツチングで形成する。次にレジスト
マスク７３を酸素プラズマ中で除去しくｄ）図になった
後、第７図（ｅ）に示すように、シリコンオキシナイト
ライド膜７５をシリコン基板表面に堆積させる。ここで
シリコンオキシナイトライド膜の形成は、Ｓ ｉＨ４，
ＮＨ３，Ｎ２０ガスプラズマ中でのプラズマＣＶＤ法、
あるいは、ＴＥ０１（テトラエトキシシラン）、励起し
たＮＨ２ガス中膜中熱ＣＶＤ法にて行むう。このように
した後、熱酸化雰囲気炉に入れシリコン基板表面のトレ
ンチ内壁とシリコンオキシナイトライド膜との界面の改
善を行った後第７図（ｆ）に示すようにホトレジスト等
の有機高分子膜による平坦化材７６を塗布法にて形成す
る。このシリコンオキシナイトライド膜７５の堆積にお
いて膜組成としてＳｉ含有量を４０〜５０％窒素含有量
を３０〜４０％、酸素含有量を１０〜３０％に制御する
と膜ストレス低減、弗酸耐性向上に効果的である。
酸素雰囲気での熱酸化で膜厚２０００人のシリコン酸化
膜７２を形成する。次に第７図（ｂ）のように公知のリ
ングラフィ技術でパターニングされたレジストマスク７
３を形成後、シリコン酸化膜７２をドライエツチングす
る。引き続いて第７図（Ｃ）に示すようにレジストマス
ク７３をエツチングマスクとして使用しシリコンのトレ
ンチ７４をドライエツチングで形成する。次にレジスト
マスク７３を酸素プラズマ中で除去しくｄ）図になった
後、第７図（ｅ）に示すように、シリコンオキシナイト
ライド膜７５をシリコン基板表面に堆積させる。ここで
シリコンオキシナイトライド膜の形成は、Ｓ ｉＨ４，
ＮＨ３，Ｎ２０ガスプラズマ中でのプラズマＣＶＤ法、
あるいは、ＴＥ０１（テトラエトキシシラン）、励起し
たＮＨ２ガス中膜中熱ＣＶＤ法にて行むう。このように
した後、熱酸化雰囲気炉に入れシリコン基板表面のトレ
ンチ内壁とシリコンオキシナイトライド膜との界面の改
善を行った後第７図（ｆ）に示すようにホトレジスト等
の有機高分子膜による平坦化材７６を塗布法にて形成す
る。このシリコンオキシナイトライド膜７５の堆積にお
いて膜組成としてＳｉ含有量を４０〜５０％窒素含有量
を３０〜４０％、酸素含有量を１０〜３０％に制御する
と膜ストレス低減、弗酸耐性向上に効果的である。
次にＣＦ ４ ／ Ｏを混合ガス中でのドライエッチに
よる全面エッチバックを行たい平坦化材７６及びシリコ
ンオキシナイトライド膜７５の一部を除去する。このよ
うにして第７図（ｇ）のようになる。
よる全面エッチバックを行たい平坦化材７６及びシリコ
ンオキシナイトライド膜７５の一部を除去する。このよ
うにして第７図（ｇ）のようになる。
ここでシリコン酸化膜７２はシリコンオキシナイトライ
ド膜７５のエッチバック時のバッファとしての役割も持
つ。このエッチバックの条件はシリフンオキシナイトラ
イド膜７５．平坦化材７６共にほぼ同一のエツチングレ
ートになるように設定する。最後に第７図（ｈ）のよう
にシリコン酸化膜７２をバッフアート弗酸液中に浸漬し
除去する。
ド膜７５のエッチバック時のバッファとしての役割も持
つ。このエッチバックの条件はシリフンオキシナイトラ
イド膜７５．平坦化材７６共にほぼ同一のエツチングレ
ートになるように設定する。最後に第７図（ｈ）のよう
にシリコン酸化膜７２をバッフアート弗酸液中に浸漬し
除去する。
このようにしてトレンチ内にシリコンオキシナイトライ
ド膜を埋め込んだ素子絶縁分離構造が形成される。これ
以後の工程で素子絶縁分離領域内に絶縁ゲート電界効果
トランジスタを形成し、第４図に示したような半導体デ
バイスが形成される。
ド膜を埋め込んだ素子絶縁分離構造が形成される。これ
以後の工程で素子絶縁分離領域内に絶縁ゲート電界効果
トランジスタを形成し、第４図に示したような半導体デ
バイスが形成される。
次に第８図をもとに第８の実施例について詳述する。第
８図（ａ）〜（ｄ）は第７図で説明したのと同様である
ため説明を省略する。第８図（ｄ）にした後、洗浄を行
ない酸素雰囲気ガスの高温炉中にて熱酸化をしトレンチ
内壁に膜厚１００人の薄いシリコン酸化膜或いはアンモ
ニアガス、窒素を含むプラズマガス雰囲気での熱処理を
行い５０人のシリコン窒化膜等を成膜し第１の絶縁膜８
５を形成する。次に第８図（ｆ）に示すように有機系シ
リカ膜８６を塗布法にて形成する。ここで有機系シリカ
膜８６の形成は塗布／ベーク（４００℃）を何回か順次
繰り返して行うと効果的である。次にＮＨ３ガス或いは
、ＮＨ２ガス等の窒素含む活性種ガス雰囲気での高温処
理（例えば９００℃）を行なう。このようにして第８図
（ｇ）のように有機シリカ膜８６の表面部はシリコンオ
キシナイトライド膜８７に変換されると共にトレンチ下
部の有機シリカは多孔質シリコン酸化膜８８に変換され
る。
８図（ａ）〜（ｄ）は第７図で説明したのと同様である
ため説明を省略する。第８図（ｄ）にした後、洗浄を行
ない酸素雰囲気ガスの高温炉中にて熱酸化をしトレンチ
内壁に膜厚１００人の薄いシリコン酸化膜或いはアンモ
ニアガス、窒素を含むプラズマガス雰囲気での熱処理を
行い５０人のシリコン窒化膜等を成膜し第１の絶縁膜８
５を形成する。次に第８図（ｆ）に示すように有機系シ
リカ膜８６を塗布法にて形成する。ここで有機系シリカ
膜８６の形成は塗布／ベーク（４００℃）を何回か順次
繰り返して行うと効果的である。次にＮＨ３ガス或いは
、ＮＨ２ガス等の窒素含む活性種ガス雰囲気での高温処
理（例えば９００℃）を行なう。このようにして第８図
（ｇ）のように有機シリカ膜８６の表面部はシリコンオ
キシナイトライド膜８７に変換されると共にトレンチ下
部の有機シリカは多孔質シリコン酸化膜８８に変換され
る。
ここで多孔質シリコン酸化膜８８が形成されるのは、も
ともとの有機シリカ膜中に５ｉ−０結合の他Ｓ １−Ｃ
Ｈ３，０−ＣＨ３結合があり９００℃の熱処理時ＣＨ３
基が膜外に出るためである。ここで有機シリカ中にＣＨ
３を４０ｗｔ％程度含有させれば良好な多孔質膜ができ
る。又シリコンオキシナイトライド膜８７はＣＨ３基が
出た後にＮＩ（３゜ＮＨ２ガス等が入り込みシリコンと
結合するために形成される。このためシリコンオキシナ
イトライド膜の形成速度はこの窒化ガスのシリコンオキ
シナイトライド膜中拡散速度で律速される。
ともとの有機シリカ膜中に５ｉ−０結合の他Ｓ １−Ｃ
Ｈ３，０−ＣＨ３結合があり９００℃の熱処理時ＣＨ３
基が膜外に出るためである。ここで有機シリカ中にＣＨ
３を４０ｗｔ％程度含有させれば良好な多孔質膜ができ
る。又シリコンオキシナイトライド膜８７はＣＨ３基が
出た後にＮＩ（３゜ＮＨ２ガス等が入り込みシリコンと
結合するために形成される。このためシリコンオキシナ
イトライド膜の形成速度はこの窒化ガスのシリコンオキ
シナイトライド膜中拡散速度で律速される。
以上説明したように本発明は半導体基板表面にトレンチ
を形成しその内部に絶縁物としてシリコンボロンナイト
ライド膜を埋め込む。この様な構造にすることで、特に
２つの大きな効果が出てくる。即ちそのｌとして、超微
細の高集積デバイスに必須となるトレンチ型の素子絶縁
分離が容易に形成できること。この理由は半導体集積回
路を作製する工程で使用される弗酸薬液に対し光膜の耐
性が強く （例えばシリコン酸化膜に比し）当）・レン
チ内に埋め込んだシリコンボロンナイトライド膜はその
まま製造工程を経てもトレンチ内に残在することによる
。
を形成しその内部に絶縁物としてシリコンボロンナイト
ライド膜を埋め込む。この様な構造にすることで、特に
２つの大きな効果が出てくる。即ちそのｌとして、超微
細の高集積デバイスに必須となるトレンチ型の素子絶縁
分離が容易に形成できること。この理由は半導体集積回
路を作製する工程で使用される弗酸薬液に対し光膜の耐
性が強く （例えばシリコン酸化膜に比し）当）・レン
チ内に埋め込んだシリコンボロンナイトライド膜はその
まま製造工程を経てもトレンチ内に残在することによる
。
その２として尚シリコンボロンナイトライド膜の比誘電
率εをシリコン窒化膜、或いはシリコン酸化膜のそれぞ
れ約７あるいは約４からε＝３近くまで低下させること
が可能となるため、素子絶縁分離域に浮遊する寄生容置
値を下げることができ、６４ＭＤＲＡＭ級の超微細高集
積デバイスの高速化を容易にすることである。
率εをシリコン窒化膜、或いはシリコン酸化膜のそれぞ
れ約７あるいは約４からε＝３近くまで低下させること
が可能となるため、素子絶縁分離域に浮遊する寄生容置
値を下げることができ、６４ＭＤＲＡＭ級の超微細高集
積デバイスの高速化を容易にすることである。
また、以上説明したように本発明は半導体基板表面にト
レンチを形成し、その内部に絶縁物としてシリコンオキ
シナイトライド膜を埋め込む。半導体集積回路の素子間
分離をこのようにすることで例えば６４ＭＤＲＡＭ （
Ｄｙｎａｍｉｃ Ｒａｎｄｏｎ Ａｃ−ｃｅｓｓ Ｍｅ
ｍｏｎｙ）以上の超微細な高集積デバイスの実現が容易
となる。
レンチを形成し、その内部に絶縁物としてシリコンオキ
シナイトライド膜を埋め込む。半導体集積回路の素子間
分離をこのようにすることで例えば６４ＭＤＲＡＭ （
Ｄｙｎａｍｉｃ Ｒａｎｄｏｎ Ａｃ−ｃｅｓｓ Ｍｅ
ｍｏｎｙ）以上の超微細な高集積デバイスの実現が容易
となる。
これは、トレンチ内に埋め込み絶縁膜として用いるシリ
コンオキシナイトライド膜の熱膨張係数をその組成を制
御することで半導体膜のそれと同じにすることが容易で
あり、半導体結晶に欠陥を導入しないこと、更に又、半
導体集積回路を作製する工程で使用され弗酸薬液に対し
耐性が強く（例えばシリコン酸化膜に比し）トレンチ内
に埋め込んだ後はそのまま製造工程を経ても残在させる
ことができるためである。
コンオキシナイトライド膜の熱膨張係数をその組成を制
御することで半導体膜のそれと同じにすることが容易で
あり、半導体結晶に欠陥を導入しないこと、更に又、半
導体集積回路を作製する工程で使用され弗酸薬液に対し
耐性が強く（例えばシリコン酸化膜に比し）トレンチ内
に埋め込んだ後はそのまま製造工程を経ても残在させる
ことができるためである。
第１図、第２図はそれぞれ本発明の第１．第２の実施例
を示す縦断面図であり、第３図（ａ）〜（ｈ）は本発明
の第３の実施例の製造方法を示す工程縦面図である。 １１．２１．３１・・・・・・Ｐ型シリコン基板、ｉｚ
。 ２３．３６・・・・・・シリコンボロンナイトライド膜
、２２．３５・・・・・・第１の絶縁膜、１３，２４・
・・・・ソース／ドレイン領域、１４．２５・・・・・
・ゲート絶縁膜、１５．２６・・・・・・ゲート電極、
１６．２７・・層間絶縁膜、１７．２８・・・・・・金
属配線、１８゜２９・・・・・・パッシベーション膜、
３２・・・・・・レジスタマスク、３３・・・・・・バ
ターニンクシタシリコン酸化膜、３４・・・・・・シリ
コンのトレンチ、３７・・・・・平坦化材、 第４図乃至第６図はそれぞれ本発明の第４乃至第６の実
施例を示す縦断面図であり更に又第７図（ａ）〜（ｈ）
、第８図は（ａ）〜（ｈ）はそれぞれ本発明の第７．第
８の実施例である製造方法を示す工程縦断面図である。 第９図は従来の構造を示す縦断面図である。 ４１、５１．６１．７１．８１．９１・・・・・・Ｐ型
シリコン基板、４２，５３，６４，７５．８７・・・・
・・シリコンオキシナイトライド膜、５２，６２．８５
・・・・・・第１の絶縁膜、４３，５４，６５．９４・
・・・・・ソース／ドレイン領域、４４，５５．６６．
９５・・・・・・ゲート絶縁膜、４５，５６，６７．９
６・・・・・・ゲート電極、４６，５７，６８．９７・
・・・・・層間絶縁膜、４７．５８，６９．９８・・・
・・・金属配線、４８，５９゜９０．９９・・・・・・
パッシベーション！７２．８２・・・・・シリコン酸化
膜、 ７３． ８３・・・・・・レジストマスク、７
４．８４・・・・・・シリコンのトレンチ、７６・・・
・・平坦化材、８６・・・・・・有機系シリカ膜、６３
．８８・・・・・・多孔質シリコン酸化膜、９２・・・
・・・チャネルストッパ領域、９３・・・・・・素子分
離絶縁膜。
を示す縦断面図であり、第３図（ａ）〜（ｈ）は本発明
の第３の実施例の製造方法を示す工程縦面図である。 １１．２１．３１・・・・・・Ｐ型シリコン基板、ｉｚ
。 ２３．３６・・・・・・シリコンボロンナイトライド膜
、２２．３５・・・・・・第１の絶縁膜、１３，２４・
・・・・ソース／ドレイン領域、１４．２５・・・・・
・ゲート絶縁膜、１５．２６・・・・・・ゲート電極、
１６．２７・・層間絶縁膜、１７．２８・・・・・・金
属配線、１８゜２９・・・・・・パッシベーション膜、
３２・・・・・・レジスタマスク、３３・・・・・・バ
ターニンクシタシリコン酸化膜、３４・・・・・・シリ
コンのトレンチ、３７・・・・・平坦化材、 第４図乃至第６図はそれぞれ本発明の第４乃至第６の実
施例を示す縦断面図であり更に又第７図（ａ）〜（ｈ）
、第８図は（ａ）〜（ｈ）はそれぞれ本発明の第７．第
８の実施例である製造方法を示す工程縦断面図である。 第９図は従来の構造を示す縦断面図である。 ４１、５１．６１．７１．８１．９１・・・・・・Ｐ型
シリコン基板、４２，５３，６４，７５．８７・・・・
・・シリコンオキシナイトライド膜、５２，６２．８５
・・・・・・第１の絶縁膜、４３，５４，６５．９４・
・・・・・ソース／ドレイン領域、４４，５５．６６．
９５・・・・・・ゲート絶縁膜、４５，５６，６７．９
６・・・・・・ゲート電極、４６，５７，６８．９７・
・・・・・層間絶縁膜、４７．５８，６９．９８・・・
・・・金属配線、４８，５９゜９０．９９・・・・・・
パッシベーション！７２．８２・・・・・シリコン酸化
膜、 ７３． ８３・・・・・・レジストマスク、７
４．８４・・・・・・シリコンのトレンチ、７６・・・
・・平坦化材、８６・・・・・・有機系シリカ膜、６３
．８８・・・・・・多孔質シリコン酸化膜、９２・・・
・・・チャネルストッパ領域、９３・・・・・・素子分
離絶縁膜。
Claims (12)
- （１）半導体集積回路の素子間の電気的絶縁分離構造が
半導体基板表面から該半導体内部に延在する溝と該溝内
に埋め込まれたシリコンオキシナイトライド絶縁物とを
有して形成されていることを特徴とした半導体装置。 - （２）前記半導体表面に形成した溝内壁に予め、薄い第
１の絶縁膜が形成され且つ該第１の絶縁膜で表面を被覆
した溝内に該第１の絶縁膜とは異種のシリコン窒化膜或
いはシリコンオキシナイトライド絶縁物が埋め込まれて
いることを特徴とした請求項１記載の半導体装置。 - （３）前記溝内壁に第１の絶縁膜が形成され該溝の下部
に多孔質シリコン酸化膜が形成されていることを特徴と
した請求項１記載の半導体装置。 - （４）半導体基板表面に溝を掘る工程と、シリコンオキ
シナイトライド膜を堆積する工程と、該シリコンオキシ
ナイトライド膜をエッチバックする工程とを含むことを
特徴とした請求項１又は２記載の半導体装置の製造方法
。 - （５）半導体基板表面に溝を掘る工程と該溝内壁に第１
の絶縁膜を形成する工程と、有機系シリカ膜を塗布する
工程と、窒素元素を含むガス雰囲気で熱処理をする工程
とを含むことを特徴とした請求項１又は３記載の半導体
装置の製造方法。 - （６）前記第１の絶縁膜がシリコン酸化膜あるいはシリ
コン窒化膜であることを特徴とした請求項２又は３記載
の半導体装置。 - （７）前記第１の絶縁膜がシリコン酸化膜あるいはシリ
コン窒化膜であることを特徴とした請求項４又は５記載
の半導体装置の製造方法。 - （８）半導体集積回路の素子間の電気的絶縁分離が半導
体基板表面から該半導体内部に延在する溝と、該溝内に
埋め込んだシリコンボロンナイトライド絶縁物とで少く
とも形成されることを特徴とした半導体装置。 - （９）前記半導体表面に形成した溝内壁に予め薄い第１
の絶縁膜が形成され且つ該第１の絶縁膜で表面を被覆し
た溝内にシリコンボロンナイトライド絶縁物が埋め込ま
れていることを特徴とした請求項８記載の半導体装置。 - （１０）半導体基板表面に溝を掘る工程とシリコンボロ
ンナイトライド絶縁膜を堆積する工程と該シリコンボロ
ンナイトライド膜をエッチバックする工程とを含むこと
を特徴とした請求項９又は１０記載の半導体装置の製造
方法。 - （１１）前記第１の絶縁膜がシリコン酸化膜あるいはシ
リコン窒化膜であることを特徴とした請求項９記載の半
導体装置。 - （１２）前記第１の絶縁膜がシリコン酸化膜あるいはシ
リコン窒化膜であることを特徴とした請求項１０記載の
半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342841A JP2932552B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及びその製造方法 |
| US07/635,688 US5168343A (en) | 1989-12-29 | 1990-12-28 | Semiconductor integrated circuit device having improved trench isolation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1342841A JP2932552B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03203351A true JPH03203351A (ja) | 1991-09-05 |
| JP2932552B2 JP2932552B2 (ja) | 1999-08-09 |
Family
ID=18356910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1342841A Expired - Lifetime JP2932552B2 (ja) | 1989-12-29 | 1989-12-29 | 半導体装置及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5168343A (ja) |
| JP (1) | JP2932552B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100259610B1 (ko) * | 1997-06-24 | 2000-06-15 | 구본준 | 액정표시장치 및 그 제조방법 |
| JP2005340327A (ja) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007288137A (ja) * | 2006-03-24 | 2007-11-01 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Families Citing this family (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3653107B2 (ja) * | 1994-03-14 | 2005-05-25 | 株式会社ルネサステクノロジ | 半導体装置およびその製造方法 |
| KR950034673A (ko) * | 1994-04-20 | 1995-12-28 | 윌리엄 이. 힐러 | 로우-케이 유전체를 사용하는 트랜지스터 분리 방법 및 장치 |
| US6008526A (en) * | 1995-05-30 | 1999-12-28 | Samsung Electronics Co., Ltd. | Device isolation layer for a semiconductor device |
| US5780346A (en) | 1996-12-31 | 1998-07-14 | Intel Corporation | N2 O nitrided-oxide trench sidewalls and method of making isolation structure |
| JP3058112B2 (ja) * | 1997-02-27 | 2000-07-04 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6531193B2 (en) | 1997-07-07 | 2003-03-11 | The Penn State Research Foundation | Low temperature, high quality silicon dioxide thin films deposited using tetramethylsilane (TMS) for stress control and coverage applications |
| KR100230431B1 (ko) * | 1997-07-25 | 1999-11-15 | 윤종용 | 2 종류의 산화막을 사용하는 트렌치 소자 분리 방법 |
| US5972804A (en) * | 1997-08-05 | 1999-10-26 | Motorola, Inc. | Process for forming a semiconductor device |
| US5969382A (en) | 1997-11-03 | 1999-10-19 | Delco Electronics Corporation | EPROM in high density CMOS having added substrate diffusion |
| US6146973A (en) * | 1997-12-12 | 2000-11-14 | Advanced Micro Devices, Inc. | High density isolation using an implant as a polish stop |
| US6727569B1 (en) * | 1998-04-21 | 2004-04-27 | Advanced Micro Devices, Inc. | Method of making enhanced trench oxide with low temperature nitrogen integration |
| US6194321B1 (en) * | 1998-08-19 | 2001-02-27 | Micron Technology, Inc. | Semiconductor processing methods utilizing boron and nitrogen, and semiconductor wafers comprising boron and nitrogen |
| US6437424B1 (en) * | 1999-03-09 | 2002-08-20 | Sanyo Electric Co., Ltd. | Non-volatile semiconductor memory device with barrier and insulating films |
| JP2002050767A (ja) * | 2000-08-04 | 2002-02-15 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| US20080145536A1 (en) * | 2006-12-13 | 2008-06-19 | Applied Materials, Inc. | METHOD AND APPARATUS FOR LOW TEMPERATURE AND LOW K SiBN DEPOSITION |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4727048A (en) * | 1981-03-16 | 1988-02-23 | Fairchild Camera & Instrument Corporation | Process for making isolated semiconductor structure |
| US4549338A (en) * | 1983-11-18 | 1985-10-29 | Harris Corporation | Method of fabricating an IC including electro-optical transmitters and receivers |
| US4621414A (en) * | 1985-03-04 | 1986-11-11 | Advanced Micro Devices, Inc. | Method of making an isolation slot for integrated circuit structure |
| US4791073A (en) * | 1987-11-17 | 1988-12-13 | Motorola Inc. | Trench isolation method for semiconductor devices |
| US4855804A (en) * | 1987-11-17 | 1989-08-08 | Motorola, Inc. | Multilayer trench isolation process and structure |
| US4825277A (en) * | 1987-11-17 | 1989-04-25 | Motorola Inc. | Trench isolation process and structure |
-
1989
- 1989-12-29 JP JP1342841A patent/JP2932552B2/ja not_active Expired - Lifetime
-
1990
- 1990-12-28 US US07/635,688 patent/US5168343A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100259610B1 (ko) * | 1997-06-24 | 2000-06-15 | 구본준 | 액정표시장치 및 그 제조방법 |
| JP2005340327A (ja) * | 2004-05-25 | 2005-12-08 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| JP2007288137A (ja) * | 2006-03-24 | 2007-11-01 | Elpida Memory Inc | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2932552B2 (ja) | 1999-08-09 |
| US5168343A (en) | 1992-12-01 |
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