KR100772106B1 - 반도체 소자의 제조방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 16
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000000758 substrate Substances 0.000 claims abstract description 54
- 125000006850 spacer group Chemical group 0.000 claims abstract description 51
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 24
- 238000000034 method Methods 0.000 claims abstract description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 238000005530 etching Methods 0.000 claims abstract description 5
- 150000004767 nitrides Chemical class 0.000 claims description 11
- 125000001475 halogen functional group Chemical group 0.000 claims description 9
- 229910021341 titanium silicide Inorganic materials 0.000 claims description 4
- 229910021334 nickel silicide Inorganic materials 0.000 claims description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical compound [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 claims description 2
- 230000007423 decrease Effects 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- 230000015556 catabolic process Effects 0.000 abstract 1
- 238000006731 degradation reaction Methods 0.000 abstract 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 11
- 239000010941 cobalt Substances 0.000 description 10
- 229910017052 cobalt Inorganic materials 0.000 description 10
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 10
- 230000035515 penetration Effects 0.000 description 7
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- 238000010405 reoxidation reaction Methods 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 2
- 229910021342 tungsten silicide Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
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- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
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- Engineering & Computer Science (AREA)
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Abstract
본 발명은 금속-실리사이드막 형성시 LDD의 감소를 방지할 수 있는 반도체 소자의 제조방법을 개시한다. 개시된 본 발명의 방법은, 게이트가 형성된 실리콘기판을 마련하는 단계와, 상기 게이트 양측의 기판 표면 내에 제1LDD영역을 형성하는 단계와, 상기 게이트를 포함한 기판 전면 상에 스페이서용 절연막을 형성하는 단계와, 상기 절연막을 식각함과 동시에 게이트 양측의 기판 일부분을 식각하여 게이트 양측벽에 제1스페이서를 형성하는 단계와, 상기 제1스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계와, 상기 식각된 기판의 측면 부분을 포함하여 제1스페이서가 형성된 게이트 양측벽에 제2스페이서를 형성하는 단계 및 상기 제2스페이서를 포함한 게이트 양측의 기판 표면 상에 선택적으로 금속-실리사이드막을 형성하는 단계를 특징으로 한다.
Description
도 1은 종래의 문제점을 나타낸 도면.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체 소자의 제조방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
10: 실리콘기판 20: 소자분리막
30: 게이트 30a: 게이트산화막
30b: 폴리실리콘막 30c: 텅스텐실리사이드막
30d: 하드마스크막 40: 재산화막
50: 제1스페이서 60: 제2스페이서
70: 코발트-실리사이드막 100,300: LDD영역
200: 할로영역 400: 소오스/드레인영역
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 상세하게는, 금속-실리사이드(silicide)를 적용한 반도체 소자의 제조방법에 관한 것이다.
고집적 반도체 소자를 구현함에 있어서, 상·하 패턴들간의 안정적인 콘택(contact)을 확보하는 것도 필수적이다. 이것은, 패턴의 미세화가 달성되더라도, 하부 패턴과 상부 패턴간의 안정적인 콘택이 이루어지지 않으며, 소자의 신뢰성 및 고속 구동을 얻지 못하기 때문이다.
한편, 반도체 소자의 고집적화로 인해 콘택의 크기는 점차 작아지고 있으며, 이에 따라 콘택 저항은 점차 증가하고 있다. 이처럼, 콘택 저항이 증가하게 되면, 소자의 신뢰성 및 고속 구동을 얻지 못하므로 소자의 특성이 저하된다.
이에, 반도체 소자의 고집적화에 따른 콘택 저항의 감소를 위해 게이트 및 접합 영역 표면에 선택적으로 실리사이드(Silicide, 이하 Si)화 하면서 콘택 저항을 낮추기 위한 연구가 진행되었고, 티티늄실리사이드(Ti-Si), 코발트실리사이드(Co-Si)등이 개발되면서 그 효과를 확인할 수 있는 계기를 마련하였다.
도 1은 종래 기술에 따른 코발트 실리사이드의 형성방법을 설명하기 위한 단면도로서, 이를 참조하여 간략하게 설명하면 다음과 같다.
도시된 바와 같이, 스페이서(5)를 구비한 게이트(3)가 형성된 실리콘기판(1) 전면에 코발트(Co)를 증착한 후, 상기 코발트에 열처리하여, 이를 통해, 실리콘기판(1)의 실리콘(Si)과 코발트가 반응하여 기판의 접합영역(6) 표면 상에 선택적으로 코발트실리사이드(7)가 형성하게 된다.
도시된 바와 같이, 스페이서(5)를 구비한 게이트(3)가 형성된 실리콘기판(1) 전면에 코발트(Co)를 증착한 후, 상기 코발트에 열처리하여, 이를 통해, 실리콘기판(1)의 실리콘(Si)과 코발트가 반응하여 기판의 접합영역(6) 표면 상에 선택적으로 코발트실리사이드(7)가 형성하게 된다.
그러나, 종래의 코발트실리사이드 형성시, 코발트실리사이드(7)의 Si가 스페이스(5) 아래 부분까지 형성하게 되는데, 이는 저농도 드레인(Lightly Doped Drain, 이하, LDD) 영역(4)까지 침투하게 되어 LDD영역(4)을 감소시키게 된다.
이와 같이, 종래의 코발트실리사이드 형성시 LDD를 감소시키는 문제점이 발생하게 되어, 이로 인해, 전기장(Electric Field)이 증가하게 되어, GIDL(Gate Induced Drain Leakage) 특성이 취약해지며, 핫 캐리어(Hot Carrier)의 특성을 열화시키게 된다.
따라서, 본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출된 것으로써, 코발트실리사이드 형성시 LDD가 감소되는 현상을 방지할 수 있는 반도체 소자의 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 게이트가 형성된 실리콘기판을 마련하는 단계; 상기 게이트 양측의 기판 표면 내에 제1LDD영역을 형성하는 단계; 상기 게이트를 포함한 기판 전면 상에 스페이서용 절연막을 형성하는 단계; 상기 절연막을 식각함과 동시에 게이트 양측의 기판 일부분을 식각하여 게이트 양측벽에 제1스페이서를 형성하는 단계; 상기 제1스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계; 상기 식각된 기판의 측면 부분을 포함하여 제1스페이서가 형성된 게이트 양측벽에 제2스페이서를 형성하는 단계; 및 상기 제2스페이서를 포함한 게이트 양측의 기판 표면 상에 선택적으로 금속-실리사이드막을 형성하는 단계;를 포함하는 반도체 소자의 제조방법을 제공한다.
여기서, 상기 제1LDD영역을 형성하는 단계 후, 그리고, 상기 스페이서용 절연막을 형성하는 단계 전, 상기 제1LDD영역 내측에 할로 영역을 형성하는 단계; 및 상기 할로 영역 내측에 제2LDD영역을 형성하는 단계;를 더 포함하는 것을 특징으로 한다.
상기 제1스페이서는 질화막과 산화막의 적층막으로 형성하는 것을 특징으로 한다.
상기 질화막은 100∼300Å 두께로, 산화막은 300∼800Å 두께로 형성하는 것을 특징으로 한다.
상기 제2스페이서는 질화막으로 형성하는 것을 특징으로 한다.
상기 제2스페이서는 50∼100Å 두께로 형성하는 것을 특징으로 한다.
상기 금속-실리사이드막은 코발트-실리사이드막, 니켈-실리사이드막 및 티타늄-실리사이드막으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 한다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
자세하게, 도 2a 내지 도 2e는 본 발명에 따른 반도체 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a을 참조하면, 액티브 영역을 한정하는 소자분리막(20)이 형성된 실리콘기판(10) 상에 NMOS가 형성될 영역을 노출시키는 감광막 패턴(미도시)을 형성한 후, 상기 노출된 기판 부분에 대해 P형 불순물을 이온주입하여 기판 내에 P- 웰(Well)을 형성한다. 그런다음, 상기 감광막 패턴이 제거된 상태에서, 상기 기판(10) 상에 게이트산화막(30a)과 폴리실리콘막(30b) 및 텅스텐실리사이드막(30c)으로 이루어진 도전막 및 하드마스크막(30d)을 차례로 증착한 후, 이들을 식각하여 게이트(30)를 형성한다.
다음으로, 상기 게이트(30)가 형성된 기판 결과물에 대해 재산화(Re-Oxidation)공정을 수행하여, 이를 통해, 상기 게이트(30) 양측에 재산화막(40)을 50Å 두께로 형성한다.
도 2b를 참조하면, 상기 재산화막(40)이 형성된 기판 결과물에 대해 P31을 사용하여 1차 저농도 이온주입을 수행해서 상기 게이트 양측의 기판 표면 내에 제1LDD영역(100)을 형성한다.
그런다음, 상기 제1LDD영역(100)이 형성된 기판 결과물에 대해 B11을 사용하여 할로(Halo) 이온주입을 수행해서 상기 제1LDD영역의 내측에 할로 영역(200)을 형성한다.
다음으로, 상기 할로 영역(200)이 형성된 기판 결과물에 대해 As를 사용하여 2차 저농도 이온주입을 수행해서 상기 할로 영역(200) 내측에 제2LDD영역(300)을 형성한다.
도 2c을 참조하면, 상기 재산화막(40)이 형성된 게이트(30)를 포함한 기판 전면 상에 제1스페이서용 절연막을 형성한다. 상기 제1스페이서용 절연막은 질화막과 산화막의 적층막으로 형성한다. 상기 질화막(50a)은 100∼300Å 두께로 갖으며, 상기 산화막(50b)은 300∼800Å 두께를 갖는다.
그런다음, 상기 제1스페이서용 절연막(50a,50b)을 식각하여 게이트(30) 양측벽에 질화막(50a)과 산화막(50b)으로 적층된 제1스페이서(50)를 형성한다. 이때, 상기 제1스페이서용 절연막 식각시 동시에 게이트 양측의 기판(10) 일부분, 즉, 후속 소오스/드레인영역이 형성되는 기판 부분(A부분)도 식각된다.
그런다음, 상기 제1스페이서용 절연막(50a,50b)을 식각하여 게이트(30) 양측벽에 질화막(50a)과 산화막(50b)으로 적층된 제1스페이서(50)를 형성한다. 이때, 상기 제1스페이서용 절연막 식각시 동시에 게이트 양측의 기판(10) 일부분, 즉, 후속 소오스/드레인영역이 형성되는 기판 부분(A부분)도 식각된다.
다음으로, 상기 제1스페이서(50)를 포함한 기판 결과물에 대해 As75를 사용하여 고농도 이온주입을 수행해서 상기 제1스페이서(50)가 형성된 게이트 양측의 기판(10) 표면, 즉, 상기 제1스페이서용 절연막 식각시 동시에 식각된 기판(A부분) 표면 내에 소오스/드레인영역(400)을 형성한다.
도 2d를 참조하면, 상기 기판 결과물의 전면 상에 제2스페이서용 절연막을 형성한다. 상기 제2스페이서용 절연막은 질화막으로 형성한다. 상기 질화막은 50∼100Å 두께를 갖는다.
그런다음, 상기 제2스페이서용 절연막을 식각하여 상기 식각된 기판의 측면 부분을 포함하여 제1스페이서(50)가 형성된 게이트(30) 양측벽에 제2스페이서(60)를 형성한다.
그런다음, 상기 제2스페이서용 절연막을 식각하여 상기 식각된 기판의 측면 부분을 포함하여 제1스페이서(50)가 형성된 게이트(30) 양측벽에 제2스페이서(60)를 형성한다.
여기서, 본 발명은 상기 제1스페이서용 절연막(50a,50b) 식각시 동시에 소오스/드레인영역(400)이 형성되는 기판의 일부분을 식각하고 나서, 상기 식각된 기판의 측면 부분을 포함하여 제1스페이서(50)가 형성된 게이트(30) 양측벽에 제2스페이서(60)를 형성한다.
이처럼, 본 발명은 제1스페이서를 포함하여 소오스/드레인 영역의 기판 측면 부분까지 제2스페이서를 형성함으로써, 상기 식각된 기판 측면에 형성된 제2스페이서가 후속하는 금속-실리사이드막의 형성시 실리사이드(Si)가 LDD영역으로 침투하지 못하게끔 방지막 역할을 하게 된다.
따라서, 본 발명은 금속-실리사이드막의 형성시 Si의 침투로 인한 LDD영역의 감소 현상을 방지할 수 있으므로, 그래서, 소자의 특성 저하를 방지할 수 있다.
이처럼, 본 발명은 제1스페이서를 포함하여 소오스/드레인 영역의 기판 측면 부분까지 제2스페이서를 형성함으로써, 상기 식각된 기판 측면에 형성된 제2스페이서가 후속하는 금속-실리사이드막의 형성시 실리사이드(Si)가 LDD영역으로 침투하지 못하게끔 방지막 역할을 하게 된다.
따라서, 본 발명은 금속-실리사이드막의 형성시 Si의 침투로 인한 LDD영역의 감소 현상을 방지할 수 있으므로, 그래서, 소자의 특성 저하를 방지할 수 있다.
도 2e를 상기 제2스페이서(60)를 포함한 기판 전면 상에 Co막과 Ti막(미도시) 및 TiN막(미도시)을 차례로 증착한다. 여기서, 상기 Co막 대신에 Ni막, 또는, Ti막을 증착하여도 무관하다. 그런다음, 상기 기판 결과물에 대해 RTA(Rapid Thermal Annealing)을 수행하여 Co막의 Co와 실리콘기판(10)의 실리콘을 반응시켜 게이트(30) 양측의 기판(10) 표면 상, 즉, 소오스/드레인영역(400)의 기판(100) 표면 상에 선택적으로 코발트-실리사이드막(이하, Co-Si막, 70)을 형성한다. 이때, Co-Si막(70)의 Si은 상기 소오스/드레인영역(400)의 기판(10) 측면에 형성된 제2스 페이서(60, B부분)로 인해 LDD영역(100,300)으로 침투하지 않고, 소오스/드레인영역(400)의 기판 표면 상에만 선택적으로 형성한다.
다음으로, 상기 실리콘기판의 실리콘과 반응하지 않은 금속막들을 제거한다.
전술한 바와 같이, 본 발명은 상기 제2스페이서 형성시 식각된 소오스/드레인영역의 기판 측면 부분까지 제2스페이서가 형성함에 따라 상기 식각된 기판 측면 부분에 형성된 제2스페이서가 상기 Co-Si막 형성시 Co-Si막의 Si이 LDD영역으로 침투하는 것을 방지하는 보호막 역할을 하게 된다.
따라서, 종래에서는 Si의 LDD영역 침투로 인해 LDD가 감소하는 문제점을 본 발명에서는 Si의 LDD영역 침투를 방지함으로서, LDD영역에 Si 침투로 인한 LDD가 감소하는 것을 최소화 할 수 있어 소자의 특성 저하를 방지할 수 있다.
이후, 도시하지는 않았으나, 공지된 일련의 후속 공정을 차례로 진행하여 본 발명에 따른 반도체 소자를 제조한다.
이상, 여기에서는 본 발명을 특정 실시예에 관련하여 도시하고 설명하였지만, 본 발명이 그에 한정되는 것은 아니며, 이하의 특허청구의 범위는 본 발명의 정신과 분야를 이탈하지 않는 한도 내에서 본 발명이 다양하게 개조 및 변형될 수 있다는 것을 당업계에서 통상의 지식을 가진 자가 용이하게 알 수 있다.
이상에서와 같이, 본 발명은 콘택 저항을 감소시키기 위한 금속-실리사이드막 형성시 실리사이드이 LDD영역으로 침투하는 것을 방지함으로서, LDD영역으로 실리사이드막의 침투로 인한 LDD의 감소를 최소화 할 수 있어 소자의 특성 저하을 방 지할 수 있다.
Claims (7)
- 게이트가 형성된 실리콘기판을 마련하는 단계;상기 게이트 양측의 기판 표면 내에 제1LDD영역을 형성하는 단계;상기 게이트를 포함한 기판 전면 상에 스페이서용 절연막을 형성하는 단계;상기 절연막을 식각함과 동시에 게이트 양측의 기판 일부분을 식각하여 게이트 양측벽에 제1스페이서를 형성하는 단계;상기 제1스페이서를 포함한 게이트 양측의 기판 표면 내에 소오스/드레인영역을 형성하는 단계;상기 식각된 기판의 측면 부분을 포함하여 제1스페이서가 형성된 게이트 양측벽에 제2스페이서를 형성하는 단계; 및상기 제2스페이서를 포함한 게이트 양측의 기판 표면 상에 선택적으로 금속-실리사이드막을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1LDD영역을 형성하는 단계 후, 그리고, 상기 스페이서용 절연막을 형성하는 단계 전,상기 제1LDD영역 내측에 할로 영역을 형성하는 단계; 및상기 할로 영역 내측에 제2LDD영역을 형성하는 단계;를 더 포함하는 것을 특 징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제1스페이서는 질화막과 산화막의 적층막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 3 항에 있어서,상기 질화막은 100∼300Å 두께로, 산화막은 300∼800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2스페이서는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 제2스페이서는 50∼100Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서,상기 금속-실리사이드막은 코발트-실리사이드막, 니켈-실리사이드막 및 티타 늄-실리사이드막으로 구성된 그룹으로부터 선택되는 어느 하나인 것을 특징으로 하는 반도체 소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020060050077A KR100772106B1 (ko) | 2006-06-02 | 2006-06-02 | 반도체 소자의 제조방법 |
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Family
ID=39060433
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| Application Number | Title | Priority Date | Filing Date |
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| KR1020060050077A KR100772106B1 (ko) | 2006-06-02 | 2006-06-02 | 반도체 소자의 제조방법 |
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| KR (1) | KR100772106B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110010608A (zh) * | 2017-11-30 | 2019-07-12 | 台湾积体电路制造股份有限公司 | 存储器件及其形成方法 |
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| KR20060006719A (ko) * | 2004-07-15 | 2006-01-19 | 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 | 저 누설량을 갖는 ｍｏｓ 트랜지스터 |
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2006
- 2006-06-02 KR KR1020060050077A patent/KR100772106B1/ko not_active IP Right Cessation
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