KR19990088569A - 핫캐리어내성이개선될수있고,실리사이드층이고신뢰성으로형성될수있는반도체장치및그제조방법 - Google Patents

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Abstract

반도체 기판을 제공하는 단계, 제 2 게이트 전극을 형성하는 단계, 제 2 소오스/드레인 영역을 형성하는 단계, 제 2 측벽 절연막을 형성하는 단계, 제 1 게이트 전극을 형성하는 단계, 제 1 소오스/드레인 영역을 형성하는 단계 및 제 1 측벽 절연막을 형성하는 단계를 포함한다. 반도체 기판은 제 1 및 제 2 반도체 소자 형성영역을 갖는다. 제 1 반도체 소자 형성영역이 마스크된 상태로, 제 2 반도체 소자 형성영역내에 제 2 반도체 소자의 제 2 게이트 전극이 형성된다. 제 1 반도체 소자 형성영역이 마스크된 상태로, 제 2 반도체 소자 형성영역내 제 2 반도체 소자의 제 2 소오스/드레인 영역이 형성된다. 제 1 반도체 소자 형성영역이 마스크된 상태로, 제 2 게이트 전극의 측면상에 제 2 측벽 절연막이 형성된다. 제 2 반도체 소자 형성영역이 마스크된 상태로, 제 1 반도체 소자 형성영역내에 제 1 반도체 소자의 제 1 게이트 전극이 형성된다. 제 2 반도체 소자 형성영역이 마스크된 상태로, 제 1 반도체 소자 형성영역내에 제 1 반도체 소자의 제 1 소오스/드레인 영역이 형성된다. 제 1 게이트 전극의 측면상에 제 1 측벽 절연막이 형성된다.

Description

핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성으로 형성될 수 있는 반도체 장치 및 그 제조방법{SEMICONDUCTOR DEVICE IN WHICH HOT CARRIER RESISTANCE CAN BE IMPROVED AND SILICIDE LAYER CAN BE FORMED WITH HIGH RELIABILITY AND METHOD OF MANUFACTURING IT}
본 발명은 핫 캐리어 내성이 개선될 수 있고, 실리사이드층이 고 신뢰성으로 형성될 수 있는 반도체 장치 및 그 제조방법에 관한 것이다.
최근, DRAM 혼재 로직 LSI(merged DRAM-logic LSI)가 많은 경우에 사용되고 있다. DRAM 혼재 로직 LSI 에서는, ULSI(Ultra Large Scale Integration)의 고성능화 및 고기능화를 위해 논리 집적 회로 및 DRAM 이 단일 칩에 동시에 형성된다. 이 DRAM 혼재 로직 LSI 는, 논리부 성능을 저하시키지 않고 대용량의 DRAM 을 포함하며, 저비용으로 제조될 수 있을 것으로 기대된다.
이러한 이유로, DRAM 혼재 로직 LSI 에 있어서, 고성능을 달성하기 위하여, MOSFET 의 소오스/드레인 역할을 하는 고불순물 농도 확산층의 표면상에 실리사이드층이 형성된 구조가 사용된다. 이 실리사이드층을 자기정렬하여 형성하기 위해, 게이트 전극의 측면을 도포하는 스페이서로서 실리콘 질화막이 종종 사용된다.
한편, 범용의 DRAM 에 있어서, 비용의 관점에서 실리사이드층은 확산층의 표면상에 형성되지 않는다. 그러나, DRAM 이 로직 LSI 에 혼재되는 경우에는, 비용을 상승시키지 않고 MOSFET 의 확산층의 표면상에 실리사이드층을 형성할 수 있다.
그러나, DRAM 메모리 셀에서 MOSFET 의 소오스/드레인으로 사용되는 확산층은, 접합 깊이가 얕은 저불순물 농도의 확산층이다. 여기에서, DRAM 메모리 셀에서 MOSFET 의 소오스/드레인으로 사용되는 확산층이 접합 깊이가 얕은 저불순물 농도의 확산층인 이유는, 숏채널 효과의 억제, 접합 누설전류의 억제 및 핫캐리어 내성의 개선을 위해서이다. 또한, MOSFET 의 게이트 전극의 측면에 형성된 절연막 스페이서로서는 실리콘 산화막이 사용된다.
그러나, DRAM 메모리 셀내 MOSFET 의 소오스/드레인 으로서, 접합 깊이가 얕은 저불순물 농도의 확산층의 표면상에 실리사이드 층이 형성되면, 다음과 같은 제 1 내지 제 3 문제점이 발생한다.
먼저, 실리사이드층과 저불순물 농도를 갖는 확산층 사이의 콘택 저항이 높다. 소오스/드레인 영역상에 실리사이드층이 형성되어도, 본래 목적과는 상반되게 소오스/드레인 영역내의 외부 저항이 높아지는 경우가 있다.
둘째로, 소오스/드레인의 확산층의 깊이가 얕기 때문에, 접합 누설전류가 증가한다.
세째로, 게이트 전극의 측면상에 절연막 스페이서로서 실리콘 질화막을 사용하면, 핫 캐리어 내성이 저하된다.
상술된 문제점들의 일부를 회피하는 방법으로서, 반도체 장치내의 확산층상에 실리사이드층을 선택적으로 형성하는 방법이, 일본 특개평 3-205865 호 공보에 개시되어 있다. 상기 공개공보에는, 반도체 장치의 제 1 MOSFET 내의 확산층의 표면상에는 실리사이드층을 형성하고, 반도체 장치의 제 2 MOSFET 내의 확산층의 표면상에는 실리사이드층을 형성하지 않는 방법이 개시되어 있다.
상기 공개공보에 개시되어 있는 종래예를, 도 1 내지 도 5 를 참조하여 이하 설명한다.
먼저, 도 1 을 참조하면, N 형 웰(102), 필드 산화막(103), 게이트 산화막(104), 폴리실리콘 등으로 형성된 게이트 전극(105), P 형 저불순물 농도 영역(107) 및 측벽(106)이 반도체 기판(101)의 표면상에 형성된다.
다음, 도 2 에 도시된 바와 같이, 제 1 절연막의 역할을 하는 실리콘 질화막(112)을 상기 표면 전체상에 성장시킨다. 실리콘 질화막(112)은 마스크의 기능을 가져, 실리사이드층이 형성되는 영역과 실리사이드층이 형성되지 않는 영역 사이의 소오스/드레인을 분할한다. 상기 실리콘 질화막(112)은 예를 들어, 약 30 nm 의 두께를 갖는다. 그후, 제 2 절연막의 역할을 하는 실리콘 산화막(113)을 표면 전체에 약 100 nm 의 두께로 증착한다.
다음 도 3 에 도시된 바와 같이, 포토리소그라피 기술을 이용하여, 실리사이드층이 형성되는 영역에 대응하는 실리콘 산화막(113)을 에칭한다. 그후, 상기와 동일한 영역에 대응하는 실리콘 질화막(112)을 에칭한다.
다음, 도 4 에 도시된 바와 같이, 예를 들어, Ti 등의 고융점 금속을 전체 표면상에 약 80 nm 두께로 스퍼터링한다. 그후, 어닐링을 수행하여, Ti 와 Si 를 실리콘 산화물(113)이 제거된 상기 영역내에서 서로 반응시켜, Ti 실리사이드(109)를 형성한다. Ti 실리사이드(109)는 예를 들어, 약 100 nm 의 두께를 갖는다.
다음, 도 5 에 도시된 바와 같이, Ti 실리사이드(109)를 구성하지 않는 Ti 및 실리콘 산화막(113)이 제거되지 않은 영역상에 존재하는 Ti 를 에칭으로 제거한다. 그후, 약 25 nm 두께의 실리콘 산화막(114)을 전체 표면상에 형성한다. 그후, 예를 들어, 붕소의 이온주입으로, P 형 고농도 불순물 영역(111a)을 형성한다.
그러나, 종래예에 있어서, Ti 실리사이드(109)가 형성되는 영역과 형성되지 않는 영역을 형성하기 위해서는, 리소그라피 공정을 증가시켜야할 필요가 있다. 따라서, 상기 종래예는 제조공정이 증가된다는 단점이 있다.
더구나, 종래예에 있어서, 실리사이드층이 형성되는 영역과 형성되지 않는 영역에서 MOSFET 의 게이트 전극의 측벽이 동일한 재료로 형성된다. 따라서, 상기 종래예를 DRAM 혼재 로직 디바이스에 단순히 적용하면, MOSFET 의 핫캐리어 내성이 저하된다는 문제점이 발생한다.
Ti 실리사이드(109)가 형성되는 영역내 측벽의 재료를 바꾸기 위해, 일단 형성된 측벽(106)을 리소그라피 공정으로 제거한 후, 다음 측벽(106)을 새롭게 형성한다. 그러나, 이 처리를 수행하기 위해서는, 하나 이상의 리소그라피 공정을 증가시켜야 한다. 따라서, 제조공정이 증가된다는 단점이 있다.
일본 특개평 9-116113 호 공보에는, 하술될 반도체 장치의 제조방법이 개시되어 있다. 회로 전계효과 트랜지스터(circuit field effect transistor)가 절연막으로 도포된 후, 메모리셀이 형성된다. 메모리셀의 형성후, 회로 전계효과 트랜지스터의 확산층의 표면이 노출된 후, 확산층의 노출된 표면상에 도포된 도전층을 형성한다.
일본 특개평 4-262573 호 공보에는, 하술될 반도체 장치의 제조방법이 개시되어 있다. LDD 구조를 갖는 트랜지스터의 형성시에, 메모리셀 어레이 형성영역 및 주변 회로 형성영역에 공통으로 제 1 측벽 보호막을 형성한다. 그후, 주변 회로 형성영역내의 제 1 측벽 보호막에만 이방성 에칭을 더 수행함으로써, 제 1 측벽 보호막보다 좁은 폭을 갖는 제 2 측벽 보호막을 형성한다. 그후, 이들 제 1 및 제 2 측벽 보호막을 각각 마스크로 이용하여, 메모리셀 어레이 영역 및 주변 회로영역 각각에 상이한 폭을 갖는 LDD 영역이 형성된다.
일본 특개평 10-41480 호 공보에는, 하술될 반도체 장치의 제조방법이 개시되어 있다. 트랜지스터 구조를 갖는 반도체 메모리 장치내에, 셀 어레이 영역, 코어 영역 및 주변 회로 영역이 각각 형성된다. 셀 어레이 영역내 트랜지스터의 소오스/드레인에는 저농도 불순물 영역이 제공된다. 코어 영역내 트랜지스터의 소오스/드레인에는, 동일한 도펀트로 형성된 고농도 불순물 영역(112) 및 저농도 불순물 영역(108)이 제공된다. 주변 회로 영역내 트랜지스터의 소오스/드레인에는, 서로 상이한 도펀트로 형성된 고농도 불순물 영역 및 저농도 불순물 영역이 제공된다. 특히, 코어 영역내 트랜지스터의 저농도 불순물 영역의 도펀트의 확산정도는, 주변 회로 영역내 트랜지스터의 저농도 불순물 영역의 도펀트의 확산정도보다 낮다.
본 발명은 상술된 배경의 관점에서 달성되었다. 따라서, 본 발명은, 제조공정의 증가 없이 핫캐리어 내성이 저하되지 않는 반도체 장치 및 그 제조방법을 제공한다.
또한, 본 발명은, 핫캐리어 내성의 저하 및 제조공정의 증가 없이 실리사이드층이 형성될 수 있는 반도체 장치 및 그 제조방법을 제공한다.
본 발명은, 종래의 반도체 장치 및 그 제조방법의 상술된 문제점을 해결하기 위한 것이다. 본 발명의 목적은, 핫캐리어 내성이 개선될 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다. 본 발명의 다른 목적은, 고신뢰성으로 실리사이드층이 형성될 수 있는 반도체 장치 및 그 제조방법을 제공하는 것이다.
도 1 은 종래 반도체 장치의 제조공정을 도시하는 단면도.
도 2 는 종래의 반도체 장치의 다른 제조공정을 도시하는 단면도.
도 3 은 종래의 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 4 는 종래의 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 5 는 종래의 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 6 은 본 발명의 제 1 실시예에 따른 반도체 장치를 도시하는 단면도.
도 7 은 도 6 에 도시된 반도체 장치의 제조공정을 도시하는 단면도.
도 8 은 도 6 에 도시된 반도체 장치의 다른 제조공정을 도시하는 단면도.
도 9 는 도 6 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 10 은 도 6 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 11 은 도 6 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 12 는 도 6 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 13 은 도 6 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 14 는 도 6 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 15 는 본 발명의 제 2 실시예에 따른 반도체 장치를 도시하는 단면도.
도 16 은 도 15 에 도시된 반도체 장치의 제조공정을 도시하는 단면도.
도 17 은 도 15 에 도시된 반도체 장치의 다른 제조공정을 도시하는 단면도.
도 18 은 도 15 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 19 는 도 15 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 20 은 도 15 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 21 은 도 15 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 22 는 도 15 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
도 23 은 도 15 에 도시된 반도체 장치의 또 다른 제조공정을 도시하는 단면도.
*도면의주요부분에대한부호의설명*
1 : P 형 실리콘 기판
4 : 게이트 전극
5 : 저불순물 농도 셀 N 형 확산층
6 : 셀 게이트 측면 실리콘 산화막
10 : 주변 게이트 전극
11 : 저불순물 농도 주변 N 형 확산층
12 : 주변 게이트 측면 실리콘 질화막
14 : 고불순물 농도 주변 N 형 확산층
18 : 비트 라인
26 : 금속 배선
본 발명의 양태를 성취하기위해, 반도체 장치의 제조방법은, (a) 제 1 및 제 2 반도체 소자 형성영역을 갖는 반도체 기판을 제공하는 단계, (b) 제 1 반도체 소자 형성영역이 마스크된 상태로, 제 2 반도체 소자 형성영역내에 제 2 반도체 소자의 제 2 게이트 전극을 형성하는 단계, (c) 제 1 반도체 소자 형성영역이 마스크된 상태로, 제 2 반도체 소자 형성영역내 제 2 반도체 소자의 제 2 소오스/드레인 영역을 형성하는 단계, (d) 제 1 반도체 소자 형성영역이 마스크된 상태로, 제 2 게이트 전극의 측면상에 제 2 측벽 절연막을 형성하는 단계, (e) 제 2 반도체 소자 형성영역이 마스크된 상태로, 제 1 반도체 소자 형성영역내 제 1 반도체 소자의 제 1 게이트 전극을 형성하는 단계, (f) 제 2 반도체 소자 형성영역이 마스크된 상태로, 제 1 반도체 소자 형성영역내 제 1 반도체 소자의 제 1 소오스/드레인 영역을 형성하는 단계, 및 (g) 제 1 게이트 전극의 측면상에 제 1 측벽 절연막을 형성하는 단계를 포함한다.
이 경우에 있어서, (e), (f), 및 (g) 단계는 (b), (c), 및 (d) 단계가 수행된후 수행된다.
또한 이 경우에 있어서, (b), (c), 및 (d) 단계는 (e), (f), 및 (g) 단계가 수행된 후 수행된다.
또한, 반도체 장치의 제조방법은, 제 1 소오스/드레인 영역의 불순물 농도를 소정의 불순물 농도로 설정하는 단계를 더 포함한다.
본 발명의 다른 양태를 성취하기 위해, 반도체 장치의 제조방법은 소정의 불순물 농도로 설정된 제 1 소오스/드레인 영역상에 실리사이드층을 형성하는 단계를 더 포함한다.
이 경우에, 제 1 반도체 소자는 논리 집적 회로의 MOSFET 이고, 제 2 반도체 소자는 DRAM 메모리셀의 MOSFET 이다.
또한 이 경우에 있어서, 실리사이드층을 형성하는 단계는, 제 1 측벽 절연막과 자기정렬하여 실리사이드층을 형성하는 단계를 포함한다.
또한, 이 경우에 있어서, 제 1 및 제 2 측벽 절연막은 서로 상이한 재료로 형성된다.
이 경우에 있어서, 제 2 측벽 절연막은 실리콘 산화물로 형성된다.
또한 이 경우에 있어서, 제 1 측벽 절연막은 실리콘 질화물로 형성된다.
또한, 이 경우에 있어서, 제 1 및 제 2 반도체 소자 형성영역을 마스크하기 위한 마스크는 서로 상이하다.
이 경우에 있어서, 제 1 측벽 절연막을 형성하는 단계는, 제 2 반도체 소자 형성영역이 마스크된 상태로, 제 1 측벽 절연막을 형성하는 단계를 포함한다.
또한 이 경우에 있어서, 소정의 불순물 농도로 설정된 제 1 소오스/드레인 영역의 불순물 농도는, 제 2 소오스/드레인 영역의 불순물 농도보다 높다.
또한 이 경우에 있어서, 제 2 소오스/드레인 영역은, DRAM 의 메모리셀의 커패시터의 전극 및 DRAM 의 메모리셀의 비트 라인 중 하나에 접속된다.
이 경우에 있어서, 소정의 불순물 농도로 설정된 제 1 소오스/드레인 영역은, DRAM 의 메모리셀의 비트 라인에 접속된다.
또한, 이 경우에 있어서, 다수의 제 2 게이트 전극은, 단계 (b) 에서 제 2 반도체 소자 형성영역내에 형성되며, 단계 (b) 는, 제 1 반도체 소자 형성영역 및 제 1 반도체 소자 형성영역과 제 2 반도체 소자 형성영역 사이에 제공된 소자 분리 영역을 마스크하는 단계를 포함한다.
또한 이 경우에 있어서, 반도체 장치의 제조방법은, 제 1 소오스/드레인 영역의 불순물 농도를 소정의 불순물 농도로 설정할 때, 제 2 소오스/드레인 영역을 도포하기 위한 더미 게이트 전극을 형성하는 단계를 더 포함한다.
이 경우에 있어서, 더미 게이트 전극을 형성하는 단계는, 더미 게이트 전극의 제 1 반도체 소자 형성영역측의 측면상에 제 3 측벽 절연막이 형성되고, 더미 게이트 전극의 제 2 반도체 소자 형성영역측의 측면상에 제 4 측벽 절연막이 형성되도록 더미 게이트 전극을 형성하는 단계를 포함한다.
또한 이 경우에 있어서, 더미 게이트 전극을 형성하는 단계는, 제 2 게이트 전극이 형성될 때에는 제 1 반도체 소자 형성영역을 마스크하는 제 1 마스크를 이용하고, 제 1 게이트 전극이 형성될 때에는 제 2 반도체 소자 형성영역을 마스크하는 제 2 마스크를 이용하여 더미 게이트 전극을 형성하는 단계를 포함한다.
본 발명의 또 다른 양태를 성취하기 위해, 반도체 장치는, 전기적으로 서로 분리된 제 1 및 제 2 반도체 소자 형성영역이 형성된 반도체 기판, 제 1 반도체 소자 형성영역내에 형성된 제 1 MOS 트랜지스터, 제 1 MOS 트랜지스터의 게이트 전극의 측면상에 형성된 제 1 절연막 스페이서, 제 2 반도체 소자 형성영역내에 형성된 제 2 MOS 트랜지스터, 및 제 2 MOS 트랜지스터의 게이트 전극의 측면상에 형성되고, 제 1 절연막 스페이서와는 상이한 재료로 형성된 제 2 절연막 스페이서를 포함한다.
이 경우에 있어서, 제 1 절연막 스페이서는 제 1 MOS 트랜지스터의 핫캐리어 내성을 개선하는 기능을 가지며, 제 2 절연막 스페이서는 제 2 MOS 트랜지스터의 게이트 전극을 보호하고, 제 2 MOS 트랜지스터의 소오스/드레인 영역내에 실리사이드층이 자기정렬되어 형성될 때, 실리사이드층의 형성을 돕는 기능을 갖는다.
본 발명의 또 다른 양태를 성취하기 위해, 반도체 장치는, 제 1 및 제 2 반도체 소자 형성영역 사이에 형성되고 MOS 트랜지스터의 게이트 전극 구조를 갖는 더미 게이트 전극, 더미 게이트 전극의 제 1 반도체 소자 형성영역측의 측면상에 형성된 제 3 절연막 스페이서, 및 더미 게이트 전극의 제 2 반도체 소자 형성영역측의 측면상에 형성된 제 4 절연막 스페이서를 더 포함한다.
본 발명은, DRAM 과 논리 회로가 단일 칩에 혼재된 반도체 집적회로를 형성할 때, DRAM 메모리셀의 트랜지스터의 측부상에 형성된 절연막 재료(옐를 들어, 실리콘 산화막)와 메모리셀 이외의 트랜지스터의 측부상에 형성된 절연막 스페이서의 재료(예를 들어, 실리콘 질화막)가 서로 상이한 반도체 장치의 제조방법을 제공한다.
도 7 내지 도 13 에 도시된 바와 같이, 메모리셀내의 MOSFET 의 각 게이트 전극은 상이한 마스크로 순차적으로 형성된다. 따라서, 게이트 전극의 측부상에 형성된 절연막 스페이서의 재료는, 마스크의 전체 수의 증가 없이 서로 다른 재료로 할 수 있다.
도면을 참조하여, 본 발명에 따른 다양한 바람직한 실시예를 상세히 설명한다. 본 발명의 실시예는 첨부된 도면을 참조하여 이하 설명된다.
도 6 은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 도시하는 단면도이다. 도 6 에 도시된 바와 같이, 예를 들어, P 형 실리콘 기판(1)의 표면 영역내에, 실리콘 산화물로 형성된 소자 분리 절연막(2)에 의해 소자 영역(S)이 정의된다. 상기 소자 영역(S)은 메모리셀 영역 및 주변 회로 영역을 포함한다.
게이트 산화막(3)은 소자영역(S)내의 P 형 실리콘 기판의 표면상에 형성된다. 게이트 산화막(3)은 8 nm 막두께의 실리콘 산화물로 형성된다. 메모리셀 트랜지스터의 게이트 전극(4)은 메모리셀 영역내의 게이트 산화막(3)의 표면상에 형성된다. 게이트 전극(4)은, 100 nm 막두께의 N 형 폴리실리콘막과 150 nm 막두께의 텅스텐 실리사이드막의 적층막이다.
주변 게이트 전극(10)은 주변 회로 영역내의 게이트 산화막(3)의 표면상에 형성된다. 주변 게이트 전극(10)은, 100 nm 막두께의 N 형 폴리실리콘막과 150 nm 막두께의 텅스텐 실리사이드막의 적층막이다. 제 1 실리콘 질화막(32)은 셀 게이트 전극(4) 및 주변 게이트 전극(10)의 표면상에 형성된다. 셀 게이트 측면 실리콘 산화막(6)은, 셀 게이트 전극(4)의 측면상에 형성된다.
주변 게이트 측면 실리콘 질화막(12)은 주변 게이트 전극(10)의 측면상에 형성된다.
메모리셀 영역에 있어서, 저불순물 농도 셀 N 형 확산층(5)은, 셀 게이트 전극(4)이 형성되지 않은 P 형 반도체 기판(1)의 표면상에 형성된다. 저불순물 농도 셀 N 형 확산층(5)은 메모리셀 영역내의 셀 MOSFET 의 소오스/드레인 역할을 한다.
주변 회로 영역에 있어서, 저불순물 농도 주변 N 형 확산층(11) 및 고불순물 농도 주변 N 형 확산층(14)은, 주변 게이트 전극(10)이 형성되지 않은 P 형 반도체 기판(1)의 표면상에 형성된다. 저불순물 농도 주변 N 형 확산층(11) 및 고불순물 농도 주변 N 형 확산층(14)은 주변 회로영역내 주변 MOSFET 의 소오스/드레인 역할을 한다. 티타늄 실리사이드층(15)은 고농도 주변 N 형 확산층(14)의 표면상에 형성된다.
막두께가 50 nm 인 티타늄 실리사이드층(15)이 고불순물 농도 주변 N 형 확산층(14)의 표면상에 형성된다. 실리콘 산화물로 형성된 막두께 300 nm 의 제 1 층간 절연막이 P 형 반도체 기판(1)의 표면상에 증착된다. 비트 라인(18)이 제 1 층간 절연막(16)의 표면상에 형성된다. 비트 라인(18)은 막두께가 150 nm 인 텅스텐 실리사이드로 형성된다. 제 1 층간 절연막(16)에 제 1 콘택 플러그(17)가 형성된다. 제 1 콘택 플러그(17)는 저불순물 농도 셀 N 형 확산층(5) 또는 티타늄 실리사이드층(15)을 비트 라인(18)에 접속시킨다. 제 1 콘택 플러그(17)는 N 형 폴리실리콘으로 형성된다.
실리콘 산화물로 형성된 200 nm 막두께의 제 2 층간 절연막(19)이 제 1 층간 절연막(16)의 표면상에 증착된다. 제 2 층간 절연막(19)의 표면상에 커패시터의 하부전극(21)이 형성된다. 커패시터의 하부전극(21)은 500 nm 막두께의 N 형 폴리실리콘으로 형성된다. N 형 폴리실리콘으로 형성된 제 2 콘택 플러그(20)가 제 2 층간 절연막(19) 및 제 1 층간 절연막(16)에 형성된다. 제 2 콘택 플러그(20)는 저불순물 농도 셀 N 형 확산층(5)을 커패시터의 하부전극(21)에 접속시킨다.
커패시터의 하부전극(21)의 표면상에는 커패시터의 절연막(22)이 제공되어 그 표면을 도포한다. 커패시터의 절연막(22)상에는 커패시터의 상부전극(24)이 형성된다. 제 2 층간 절연막(19)의 표면상에는 제 3 층간 절연막(23)이 배치된다. 제 3 층간 절연막(23)은 200 nm 막두께의 실리콘 산화물로 형성된다. 제 3 층간 절연막(23)의 표면상에 금속 배선(26)이 형성된다. 금속 배선(26)은 300 nm 막두께의 알루미늄 합금으로 형성된다. 제 3 콘택 플러그(25)는 제 3 층간 절연막(23), 제 2 층간 절연막(19) 및 제 1 층간 절연막(16)에 형성된다. 제 3 콘택 플러그(25)는 텅스텐으로 형성되어, 티타늄 실리사이드층(15)을 금속 배선(26)에 접속시킨다.
또한, 참조번호 27 은 실리콘 산화막의 잔류부를 나타내며, 참조번호 28 은 실리콘 질화막을 나타낸다.
도 6 에 도시된 반도체 장치의 제조공정을 도 7 내지 도 14 를 참조하여 설명한다. 도 7 내지 도 14 는, 제 1 실시예의 반도체 장치의 단면도를 제조방법 순서로 도시한다.
도 7 에 있어서, P 형 실리콘 기판(1)의 표면상에 소자 분리 절연막(2)을 형성한다. P 형 실리콘 기판(1)의 표면상에, 소자 분리 절연막(2)으로 소자 영역(S)을 정의한다. 소자 분리 절연막(2)은, P 형 실리콘 기판(1)의 표면상에 형성된 그루브내에 실리콘 산화막이 매립된 트랜치 격리 구조를 갖는다.
소자 영역(S)내의 P 형 실리콘 기판(1)의 표면상에 게이트 산화막(3)을 형성한다. 게이트 산화막(3)은 열산화에 의해 8 nm 의 막두께를 갖는 실리콘 산화물로 형성된다. 다음, 게이트 산화막(3)상에 텅스텐 폴리사이드막(31) 및 제 1 실리콘 질화막(32)으로 이루어진 적층막을 형성한다. 텅스텐 폴리사이드막(31)은 N 형 폴리실리콘막 및 텅스텐 실리사이드막을 포함한다. N 형 폴리실리콘막은 100 nm 의 두께를 가지며, P 형 실리콘 기판(1)의 전체 표면상에 CVD 법으로 증착된다. 텅스텐 실리사이드막은 150 nm 의 두께를 가지며, P 형 실리콘 기판(1)의 전체 표면상에 스퍼터링으로 증착된다. 제 1 실리콘 질화막(32)은 CVD 법으로 증착되며, 200 nm 의 두께를 갖는다.
그후, 리소그라피 기술에 의해 형성된 레지스트(33)를 마스크로 이용하여, 제 1 실리콘 질화막(32) 및 텅스텐 폴리사이드막(31)을 에칭하여 셀 게이트 전극(4)을 형성한다. 이때, 전체 주변 회로 영역은 레지스트(33)로 도포되어 있기 때문에, 주변 회로 영역내의 각 적층막은 잔류한다.
다음, 도 8 에 있어서, 레지스트(33)를 제거한 후, 제 1 실리콘 질화막(32) 및 텅스텐 폴리사이드막(31)의 적층막을 마스크로 이용하여, 주변 회로 영역 및 메모리셀 영역에 이온주입 공정을 수행한다. 이 이온주입에 있어서, 2 ×1013cm-2의 도우즈, 15 keV 의 주입 에너지로 이온을 주입한다. 따라서, 메모리셀 영역내에 저불순물 농도 셀 N 형 확산층(5)을 형성한다.
그후, 50 nm 막두께의 실리콘 산화막을 CVD 법으로 증착한다. 증착된 실리콘 산화막을 에치백 함으로써, 메모리셀 트랜지스터의 게이트 전극(4)의 측면상에만 셀 게이트 측면 실리콘 산화막(6)을 형성한다.
다음, 도 9 에 있어서, 리소그라피 기술로 형성된 레지스트(34)를 마스크로 이용하여, 제 1 실리콘 질화막(32) 및 텅스텐 폴리사이드막(31)을 에칭함으로써, 주변 회로 영역내 트랜지스터의 게이트 전극(10)을 형성한다. 이때, 메모리셀 영역의 전체 영역상에 레지스트(34)를 형성한다.
이때, 메모리셀 영역과 주변 회로 영역 사이의 경계에, 실리콘 산화물의 잔유물(27)이 생성되는 경우가 있을 수도 있다. 다음, 레지스트(34)를 마스크로 이용하여 이온주입을 수행한다. 이 이온주입에 있어서, 1 ×1013cm-2의 도우즈, 30 keV 의 주입 에너지로 비소 이온을 주입한다. 따라서, 주변 회로 영역내에 저불순물 농도 주변 N 형 확산층(11)을 형성한다.
다음, 도 10 에 있어서, 레지스트(34)를 제거한 후, 150 nm 막두께의 제 2 실리콘 질화막(12a)을 주변 회로 영역 및 메모리셀 영역내에 CVD 로 증착한다. 그후, 리소그라피 기술로 형성된 레지스트(35)를 마스크로 이용하여, 제 2 실리콘 질화막(12a)을 에치벡함으로써, 주변 게이트 전극(10)의 측면상에 주변 게이트 측면 실리콘 질화막(12)을 형성한다. 메모리셀 영역의 전체 영역상에 레지스트(35)를 형성한다.
이온주입에 의해, 3 ×1015cm-2의 도우즈, 30 keV 의 주입 에너지로 비소 이온을 주입한다. 따라서, 주변 회로 영역내에 고불순물 농도 주변 N 형 확산층(14)을 형성한다.
다음, 도 11 에 있어서, 레지스트(35)를 제거한 후, 30 nm 막두께의 티타늄을 스퍼터링법으로 증착한다. 그후, 650 ℃ 에서 1 분간 어닐링을 수행한다. 따라서, 노출된 고불순물 농도 주변 N 형 확산층(14)과 증착된 티타늄이 서로 반응하게 된다. 수산화 암모니움과 과산화 수소의 혼합용액으로 반응하지 않은 티타늄을 제거한다. 그후, 800 ℃ 에서 1 분간 어닐링을 수행함으로써 50 nm 두께의 안정한 티타늄 실리사이드(15)를 형성한다.
다음, 도 12 에 있어서, 메모리셀 영역 및 주변 회로 영역내의 표면상에, CVD 법으로 제 1 층간 절연막(16)을 증착한다. 300 nm 두께의 실리콘 산화물로 제 1 층간 절연막(16)을 형성한다. 그후, 제 1 층간 절연막(16)에 저불순물 농도 셀 N 형 확산층(5) 또는 티타늄 실리사이드층(15)에 이르는 콘택홀(C1)을 형성한다. 형성된 콘택홀(C1)내에 CVD 법으로 300 nm 막두께의 N 형 폴리실리콘막을 증착한다.
그후, 이 증착된 N 형 폴리실리콘 막을 에치백함으로써, N 형 폴리실리콘막이 콘택홀(C1)내에 매립된 제 1 콘택 플러그(17)을 형성할 수 있다. 그후, 제 1 층간 절연막(16)의 표면상에, 제 1 콘택 플러그(17)의 표면을 도포하기 위한 비트 라인(18)을 형성한다. 비트 라인(18)은 100 nm 막두께의 텅스텐 실리사이드로 형성된다.
다음, 도 13 에 있어서, 제 1 층간 절연막(16)의 표면상에 제 2 층간 절연막(19)을 증착한다. 제 2 층간 절연막(19)은 CVD 법으로 형성되며, 200 nm 막두께의 실리콘 산화물로 형성된다. 그후, 제 2 층간 절연막(19) 및 제 1 층간 절연막(16)을 에칭하여, 저불순물 농도 셀 N 형 확산층(5)에 이르는 콘택홀(C2)을 형성한다. 형성된 콘택홀(C2)내에 CVD 법으로 300 nm 막두께의 N 형 폴리실리콘막을 증착한다.
그후, 이 증착된 N 형 폴리실리콘 막을 에치백함으로써, N 형 폴리실리콘막이 콘택홀(C2)내에만 매립된 제 2 콘택 플러그(20)을 형성할 수 있다. 다음, 제 2 층간 절연막(19)의 표면상에 커패시터의 하부전극(21)을 형성하여 제 2 콘택 플러그(20)를 도포한다. 커패시터의 하부전극(21)은 500 nm 막두께의 N 형 폴리실리콘으로 형성된다.
이어서, 커패시터의 하부전극(21)의 표면상에 커패시터의 절연막(22)을 형성한다. 실리콘 산화막으로 환산한 경우의 환산 막두께 5 nm 의 실리콘 질화-산화물(silicon oxy-nitride)로 커패시터의 절연막(22)을 형성한다. 또한, 커패시터의 상부전극(24)을 형성하여, 커패시터의 절연막(22)을 개재한 상태로 커패시터의 하부전극(21)을 도포한다. 커패시터의 상부전극(24)은 CVD 법으로 형성되며, 150 nm 막두께의 N 형 폴리실리콘으로 형성된다.
다음, 도 14 에 있어서, 커패시터의 상부전극(24) 및 제 2 층간 절연막(19)의 표면상에 제 3 층간 절연막(23)을 형성한다. 제 3 층간 절연막(23)은 CVD 법으로 형성되며, 200 nm 막두께의 실리콘 산화물로 형성된다. 그후, 제 3 층간 절연막(23), 제 2 층간 절연막(19) 및 제 1 층간 절연막(16)에 티타늄 실리사이드층(15)에 이르는 제 3 콘택홀(C3)을 형성한다.
다음, 제 3 층간 절연막(23)의 표면상 및 제 3 콘택홀(C3)내에 스퍼터링법으로 티타늄막 및 티타늄 질화막을 증착한다. 이 티타늄막 및 티타늄 질화막은 각각 50 nm 및 100 nm 의 막두께를 갖는다. 이어서, 이 티타늄 질화막의 표면상에, CVD 법으로 400 nm 막두께의 텅스텐막을 증착한다. 그후, 이 텅스텐막을 에치백함으로써, 제 3 콘택홀(C3)내에만 텅스텐등이 매립된 제 3 콘택 플러그(25)를 형성할 수 있다.
다음, 제 3 층간 절연막(23)의 표면상에 300 nm 막두께의 알루미늄 합금을 증착하여, 제 3 콘택 플러그(25)의 표면을 도포한다. 그후, 에칭으로 알루미늄 합금층을 제거하여, 알루미늄 합금층의 배선부에 대응하는 금속 배선(26)을 잔류시킨다.
본 실시예에 있어서, 셀 게이트 전극의 측면상 및 주변 게이트 전극의 측면상에 형성된 절연막 스페이서의 재질은 각각 실리콘 산화물 및 실리콘 질화물이다. 그러나, 본 발명은, 이 두 종류의 실리콘 산화막 및 실리콘 질화막의 조합으로 제한되지 않는다. 따라서, 조합 또는 재질의 변화가 가능하다.
또한, 본 실시예에서는, 셀 게이트 전극의 형성후에 주변 게이트 전극을 형성한다. 그러나, 이 제조공정의 순서를 역으로 할 수도 있다.
상술한 바와 같이, 본 실시예에 있어서, 메모리셀 영역내의 게이트 전극 및 주변 회로 영역내의 게이트 전극은, 별개의 리소그라피 공정의 에칭공정으로 형성된다. 결과적으로, 서로 다른 재질로 형성되는 절연막 스페이서는, 메모리셀 영역 및 주변 회로 영역내의 각 게이트 전극의 측면상에, 자기정렬적 및 바람직한 순서로 형성될 수 있다. 또한, 이미 증착된 스페이서의 역할을 하는 절연막을 제거할 필요가 없다.
더구나, 게이트 전극을 형성하는 레지스트(33 또는 34)를, 소오스/드레인 역할을 하는 확산층을 형성하는 이온주입 공정에서 마스크로 이용할 수 있다.
이상, 본 발명의 실시예를 도면을 참조하여 상세히 설명하였다. 그러나, 실제 구성은 이 실시예에 제한되지 않는다. 본 발명의 사상을 벗어나지 않는 범위내에서의 설계변경 등은 본 발명에 역시 포함된다.
예를 들어, 도 15 는 본 발명의 제 2 실시예에 따른 반도체 장치의 구조를 도시하는 단면도이다. 이하, 제 1 실시예와 상이한 부분을 주로 설명한다.
주변 회로 영역과 메모리셀 영역 사이의 경계내의 소자 분리 절연막(2)의 표면상에 더미 게이트 전극(9)을 형성한다. 더미 게이트 전극(9)의 메모리셀 영역측의 측면상에 더미 게이트 측면 실리콘 산화막(8)을 형성한다. 또한, 더미 게이트 전극(9)의 메모리 주변 회로 영역측의 측면상에 더미 게이트 측면 실리콘 질화막(13)을 형성한다.
도 16 내지 도 23 은 제 2 실시예인 도 15에 도시된 반도체 장치의 제조방법을 순차적으로 도시하는 단면도이다.
도 16 에 있어서, P 형 실리콘 기판(1)의 표면상에 소자 분리 절연막(2)을 형성한다. 소자 영역(S)은, 소자 분리 절연막(2)에 의해, P 형 실리콘 기판(1)의 표면상에 정의된다. 소자 분리 절연막(2)은 P 형 실리콘 기판(1)의 표면상에 형성된 그루브내에 실리콘 산화물이 매립된 트랜치 격리 구조를 갖는다.
소자 영역(S)내의 P 형 실리콘 기판(1)의 표면상에 게이트 산화막(3)을 형성한다. 게이트 산화막(3)은 실리콘 산화물로 형성되며, 8 nm 의 막두께를 갖고, 열산화에 의해 형성된다. 다음, 게이트 산화막(3)상에, 텅스텐 폴리사이드막(31) 및 제 1 실리콘 질화막(32)으로 이루어진 적층막을 형성한다. 텅스텐 폴리사이드막(31)은, N 형 폴리실리콘막 및 텅스텐 실리사이드막을 포함한다. N 형 폴리실리콘막은 100 nm 의 막두께를 갖고, P 형 실리콘 기판(1)의 전체 표면상에 CVD 법으로 증착된다. 텅스텐 실리사이드막은 150 nm 의 막두께를 가지며, P 형 실리콘 기판(1)의 전체 표면상에 스퍼터링으로 증착된다. 제 1 실리콘 질화막(32)은 CVD 법으로 증착되며, 200 nm 의 막두께를 갖는다.
그후, 리소그라피 기술에 의해 형성된 레지스트(33)를 마스크로 이용하여, 제 1 실리콘 질화막(32) 및 텅스텐 폴리사이드막(31)을 에칭한다. 따라서, 이후에 설명될 바와 같이, 셀 게이트 전극(4) 및 더미 게이트 전극(9)의 메모리셀 영역측의 측면이 형성된다. 이때, 주변 회로 영역은 레지스트(33)로 완전히 도포되기 때문에, 주변 회로 영역내의 각 적층막은 잔류한다.
도 16 에 도시된 바와 같이, 메모리셀 영역내에서, 다수의 셀 게이트 전극(4)이 실질적으로 동일한 간격(d)으로 형성된다. 레지스트(33)는, 다수의 셀 게이트 전극(4) 중 주변 회로 영역에 가장 가깝게 위치한 셀 게이트 전극(4)(도 16 에서 가장 좌측의 셀 게이트 전극)으로부터 간격(d)인 위치에서 가로방향으로 주변 회로 영역을 도포하도록 형성된다. 레지스트(33)는 주변 회로 영역 및 주변 회로 영역과 메모리셀 영역 사이에 제공된 소자 분리 절연막(2)을 마스크한다.
도 19 를 참조하면, 이는, 이후에 언급될 바와 같이, 더미 게이트 전극(9)이 셀 게이트 전극에 더 가까운 위치에 제공되기 때문이다. 따라서, 레지스트(제 1 실시예에서 레지스트(35)에 대응)를 이용하지 않고 제 2 실리콘 질화막(12a)이 에치백 될 때, 더미 전극(9)이 메모리 셀 영역내의 저불순물 농도 셀 N 형 확산층(5)을 도포하도록 더미 전극(9)을 형성할 수 있다.
다음, 도 17 에 있어서, 레지스트(33)를 제거한 후에, 주변 회로 영역 및 메모리셀 영역내의 제 1 실리콘 질화막(32) 및 텅스텐 폴리사이드막(31)의 적층막을 마스크로 이용하여, 이온주입을 수행한다. 이 이온주입 공정에 있어서, 2 ×1013cm-2의 주입 도우즈 및 15 keV 의 주입 에너지로 이온을 주입한다. 따라서, 메모리셀 영역내에 저불순물 농도 셀 N 형 확산층(5)이 형성된다.
그후, 50 nm 막두께의 실리콘 산화막을 CVD 법으로 증착한다. 증착된 실리콘 산화막을 에치백 함으로써, 메모리셀 트랜지스터의 게이트 전극(4)의 측면상에 셀 게이트 측면 실리콘 산화막(6)을 형성한다. 또한, 이후에 설명될 바와 같이, 더미 게이트 전극(9)의 메모리셀 영역측의 측면상에 더미 게이트 측면 실리콘 산화막(8)을 형성한다.
다음, 도 18 에 있어서, 리소그라피 기술로 형성된 레지스트(34)를 마스크로 이용하여 제 1 실리콘 질화막(32) 및 텅스텐 폴리사이드막(31)을 에칭한다. 따라서, 주변 회로 영역내 트랜지스터의 게이트 전극(10) 및 더미 게이트 전극(9)의 주변 회로 영역측의 측면이 형성된다.
그후, 레지스트(34)를 마스크로 이용하여, 이온주입을 수행한다. 1 ×1013cm-2의 도우즈, 30 keV 의 주입 에너지로 비소 이온을 주입한다. 따라서, 주변 회로 영역내에 저불순물 농도 주변 N 형 확산층(11)이 형성된다.
다음, 도 19 에 있어서, 레지스트(34)를 제거한 후에, 주변 회로 영역 및 메모리 셀 영역에 150 nm 막두께의 제 2 실리콘 질화막(12a)을 CVD 법으로 증착한다. 그후, 제 2 실리콘 질화막(12a)을 에치백하여, 주변 게이트 전극(10)의 측면상에 주변 게이트 측면 실리콘 질화막(12)을 형성한다. 또한, 더미 게이트 전극(9)의 주변 회로 영역측의 측면상에 더미 게이트 측면 실리콘 질화막(13)을 형성한다.
주변 게이트 측면 실리콘 질화막(12)을 형성할 때, 리소그라피 공정을 이용하지 않고 제 2 실리콘 질화막(12a)의 전체 표면을 에치백한다. 즉, 제 1 실시예에서 레지스트(35)에 대응하는 레지스트를 마스크로 이용하지 않고, 제 2 실리콘 질화막(12a)의 전체 표면을 에칭한다. 따라서, 메모리셀 영역내의 게이트 전극(4)들 사이의 간격(d)이 좁기 때문에, 상기 간격(d)에 대응하는 부분(도 16 참조)이 실리콘 질화막으로 채워진다.
이온주입 공정을 이용하여, 3 ×1015cm-2의 도우즈, 30 keV 의 주입 에너지로 비소 이온을 주입한다. 따라서, 주변 회로 영역내에 고불순물 농도 주변 N 형 확산층(14)이 형성된다. 메모리셀 영역의 최외측에 더미 게이트 전극(9)이 존재하기 때문에, 저불순물 농도 주변 N 형 확산층(11)과는 달리, 저불순물 농도 셀 N 형 확산층(5)은 노출되지 않는다. 따라서, 저불순물 농도 셀 N 형 확산층(5)은 고농도층으로 형성되지 않는다.
다음, 도 20 에 있어서, 30 nm 막두께의 티타늄을 스퍼터링법으로 증착한다. 그후, 650 ℃ 에서 1 분간 어닐링을 수행한다. 따라서, 노출된 고불순물 농도 주변 N 형 확산층(14)내의 실리콘과 증착된 티타늄이 서로 반응하게 된다. 수산화 암모니움과 과산화 수소의 혼합용액으로 반응하지 않은 티타늄을 제거한다. 그후, 800 ℃ 에서 1 분간 어닐링을 수행함으로써 50 nm 막두께의 안정한 티타늄 실리사이드(15)를 형성한다.
다음, 도 21 에 있어서, 메모리셀 영역 및 주변 회로 영역내의 표면상에 CVD 법으로 제 1 층간 절연막(16)을 증착한다. 제 1 층간 절연막(16)은 300 nm 막두께의 실리콘 산화물로 형성된다. 그후, 제 1 층간 절연막(16)에 저불순물 농도 셀 N 형 확산층(5) 또는 티타늄 실리사이드층(15)에 이르는 콘택홀(C1)을 형성한다. 형성된 콘택홀(C1)내에 CVD 법으로 300 nm 막두께의 N 형 폴리실리콘막을 증착한다.
그후, 이 증착된 N 형 폴리실리콘 막을 에치백함으로써, N 형 폴리실리콘막이 콘택홀(C1)내에 매립된 제 1 콘택 플러그(17)을 형성할 수 있다. 그후, 제 1 층간 절연막(16)의 표면상에, 제 1 콘택 플러그(17)의 표면을 도포하기 위한 비트 라인(18)을 형성한다. 비트 라인(18)은 100 nm 막두께의 텅스텐 실리사이드로 형성된다.
다음, 도 22 에 있어서, 제 1 층간 절연막(16)의 표면상에 제 2 층간 절연막(19)을 증착한다. 제 2 층간 절연막(19)은 CVD 법으로 형성되며, 200 nm 막두께의 실리콘 산화물로 형성된다. 그후, 제 2 층간 절연막(19) 및 제 1 층간 절연막(16)을 에칭하여, 저불순물 농도 셀 N 형 확산층(5)에 이르는 콘택홀(C2)을 형성한다. 형성된 콘택홀(C2)내에 CVD 법으로 300 nm 막두께의 N 형 폴리실리콘막을 증착한다.
그후, 이 N 형 폴리실리콘 막을 에치백함으로써, N 형 폴리실리콘막이 콘택홀(C2)내에만 매립된 제 2 콘택 플러그(20)을 형성할 수 있다. 다음, 제 2 층간 절연막(19)의 표면상에 커패시터의 하부전극(21)을 형성하여 제 2 콘택 플러그(20)를 도포한다. 커패시터의 하부전극(21)은 500 nm 막두께의 N 형 폴리실리콘으로 형성된다.
이어서, 커패시터의 하부전극(21)의 표면상에 커패시터의 절연막(22)을 형성한다. 실리콘 산화막으로 환산한 경우의 환산 막두께 5 nm 의 실리콘 질화-산화물(silicon oxy-nitride)로 커패시터의 절연막(22)을 형성한다. 또한, 커패시터의 상부전극(24)을 형성하여, 커패시터의 절연막(22)을 개재한 상태로 커패시터의 하부전극(21)을 도포한다. 커패시터의 상부전극(24)은 CVD 법으로 형성되며, 150 nm 막두께의 N 형 폴리실리콘으로 형성된다.
다음, 도 23 에 있어서, 커패시터의 상부전극(24) 및 제 2 층간 절연막(19)의 표면상에 제 3 층간 절연막(23)을 형성한다. 제 3 층간 절연막(23)은 CVD 법으로 형성되며, 200 nm 막두께의 실리콘 산화물로 형성된다. 그후, 제 3 층간 절연막(23), 제 2 층간 절연막(19) 및 제 1 층간 절연막(16)에 티타늄 실리사이드층(15)에 이르는 제 3 콘택홀(C3)을 형성한다.
다음, 제 3 층간 절연막(23)의 표면상에 스퍼터링법으로 티타늄막 및 티타늄 질화막을 증착한다. 이 티타늄막 및 티타늄 질화막은 각각 50 nm 및 100 nm 의 막두께를 갖는다. 이어서, 이 티타늄 질화막의 표면상에, CVD 법으로 400 nm 막두께의 텅스텐막을 증착한다. 그후, 이 텅스텐막을 에치백함으로써, 제 3 콘택홀(C3)내에만 텅스텐 등이 매립된 제 3 콘택 플러그(25)를 형성할 수 있다.
다음, 제 3 층간 절연막(23)의 표면상에 300 nm 막두께의 알루미늄 합금을 증착하여, 제 3 콘택 플러그(25)의 표면을 도포한다. 그후, 에칭으로 알루미늄 합금층을 제거하여, 알루미늄 합금층의 배선부에 대응하는 금속 배선(26)을 잔류시킨다.
본 실시예에 있어서, 셀 게이트 전극의 측면상 및 주변 게이트 전극의 측면상에 형성된 절연막 스페이서의 재질은 각각 실리콘 산화물 및 실리콘 질화물이다. 그러나, 본 발명은, 이 두 종류의 실리콘 산화물 및 실리콘 질화물의 조합으로 제한되지 않는다. 따라서, 조합 또는 재질의 변화가 가능하다.
또한, 상술한 바와 같이, 제 2 실시예에 있어서, 제 1 실시예에서 레지스트(35)에 대응하는 레지스트를 형성할 필요가 없다. 결과적으로, 반도체 장치의 제조방법을 단순화 하는 것이 가능하다.
본 발명은, 반도체 기판, 반도체 기판 표면상의 제 1 반도체 소자 영역내에 형성된 제 1 MOS 트랜지스터의 게이트 전극의 측면상에 형성된 제 1 절연막 스페이서, 및 반도체 기판 표면상의 제 1 반도체 소자 영역과 절연막 패턴에 의해 분리된 제 2 반도체 소자 영역내에 형성된 제 2 MOS 트랜지스터의 게이트 전극의 측면상에 형성된 제 2 절연막 스페이서를 구비하며, 제 1 절연막 스페이서 및 제 2 절연막 스페이서의 재질은 서로 상이하다. 따라서, 예를 들어, 제 1 MOS 트랜지스터인 메모리셀의 MOSFET 의 게이트 전극의 측면은, 실리콘 산화물로 형성된 제 1 절연막으로 도포될 수 있다. 따라서, MOSFET 의 핫캐리어 내성이 개선될 수 있다. 또한, 주변 회로에 사용되는 제 2 MOS 트랜지스터의 소오스/드레인 역할을 하는 확산층의 표면상에 자기정렬적으로 실리사이드가 형성되는 경우에, 실리콘 질화막은, 게이트 전극을 보호하기 위한 제 2 절연막 스페이서로서 사용될 수 있다. 따라서, 실리사이드는, 확산층의 표면상에 자기정렬적이며 고신뢰성 및 우수한 재현성으로 형성될 수 있다.
본 발명은, 반도체 기판의 표면상에 형성된 절연막 패턴에 의해 분리된 제 1 반도체 소자 영역 및 제 2 반도체 소자 영역을 형성하는 단계, 제 1 반도체 소자 영역내에 제 1 MOS 트랜지스터를 형성하는 단계, 제 1 MOS 트랜지스터의 게이트 전극의 측면상에 제 1 절연막 스페이서를 형성하는 단계, 제 2 반도체 소자 영역내에 제 2 MOS 트랜지스터를 형성하는 단계, 및 제 2 MOS 트랜지스터의 게이트 전극의 측면상에, 제 1 절연막 스페이서의 재질과는 다른재질의 제 2 절연막 스페이서를 형성하는 단계를 구비한다. 따라서, 예를 들어, 제 1 MOS 트랜지스터인 메모리 셀의 MOSFET 의 게이트 전극의 측면은, 실리콘 산화물로 형성된 제 1 절연막 스페이서로 도포될 수 있다. 따라서, MOSFET 의 핫캐리어 내성이 개선될 수 있다. 또한, 주변 회로에 사용되는 제 2 MOS 트랜지스터의 소오스/드레인 역할을 하는 확산층의 표면상에 자기정렬적으로 실리사이드가 형성되는 경우에, 실리콘 질화막은, 게이트 전극을 보호하기 위한 제 2 절연막 스페이서로서 사용될 수 있다. 따라서, 실리사이드는, 확산층의 표면상에 자기정렬적이며 고신뢰성 및 우수한 재현성으로 형성될 수 있다.
본 발명은, MOS 트랜지스터의 게이트 전극 구조를 가지며 제 1 반도체 소자 영역과 제 2 반도체 소자 영역 사이에 위치하는 더미 게이트 전극, 제 1 반도체 소자 영역측의 측면상에 형성된 제 1 절연막 스페이서, 및 제 2 반도체 소자 영역측의 측면상에 형성된 제 2 절연막 스페이서를 포함한다. 따라서, 예를 들어, 제 1 MOS 트랜지스터인, 메모리셀의 MOSFET 의 저불순물 농도로 형성된 소오스 또는 드레인이 노출되지 않는다. 따라서, 마스크를 이용하지 않고 주변 트랜지스터의 소오스/드레인내에 실리사이드층을 형성할 수 있다.
따라서, 본 발명에 따르면, 제 1 트랜지스터의 게이트 전극을 형성하기 위한 제 1 마스크와 제 2 트랜지스터의 게이트 전극을 형성하기 위한 제 2 마스크를 서로 중첩함으로써, 더미 게이트 전극이 형성된다. 따라서, 제조공정에 있어서, 리소그라피 공정을 증가시키지 않고, 게이트 전극의 측면상에, 두가지 종류의 절연막 재질이 이용될 수 있다. 따라서, 원가 상승을 억제할 수 있다.

Claims (22)

  1. (a) 제 1 및 제 2 반도체 소자 형성영역을 갖는 반도체 기판을 제공하는 단계,
    (b) 상기 제 1 반도체 소자 형성영역이 마스크된 상태로, 상기 제 2 반도체 소자 형성영역내에 제 2 반도체 소자의 제 2 게이트 전극을 형성하는 단계,
    (c) 상기 제 1 반도체 소자 형성영역이 마스크된 상태로, 상기 제 2 반도체 소자 형성영역내에 상기 제 2 반도체 소자의 제 2 소오스/드레인 영역을 형성하는 단계,
    (d) 상기 제 1 반도체 소자 형성영역이 마스크된 상태로, 상기 제 2 게이트 전극의 측면상에 제 2 측벽 절연막을 형성하는 단계,
    (e) 상기 제 2 반도체 소자 형성영역이 마스크된 상태로, 상기 제 1 반도체 소자 형성영역내 제 1 반도체 소자의 제 1 게이트 전극을 형성하는 단계,
    (f) 상기 제 2 반도체 소자 형성영역이 마스크된 상태로, 상기 제 1 반도체 소자 형성영역내 상기 제 1 반도체 소자의 제 1 소오스/드레인 영역을 형성하는 단계, 및
    (g) 상기 제 1 게이트 전극의 측면상에 제 1 측벽 절연막을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  2. 제 1 항에 있어서,
    상기 (e), (f), 및 (g) 단계가 상기 (b), (c), 및 (d) 단계가 수행된후 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  3. 제 1 항에 있어서,
    상기 (b), (c), 및 (d) 단계가 상기 (e), (f), 및 (g) 단계가 수행된 후 수행되는 것을 특징으로 하는 반도체 장치의 제조방법.
  4. 제 1 항에 있어서,
    상기 제 1 소오스/드레인 영역의 불순물 농도를 소정의 불순물 농도로 설정하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  5. 제 4 항에 있어서,
    상기 소정의 불순물 농도로 설정된 상기 제 1 소오스/드레인 영역상에 실리사이드층을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 1 반도체 소자는 논리 집적 회로의 MOSFET 이고,
    상기 제 2 반도체 소자는 DRAM 메모리셀의 MOSFET 인 것을 특징으로 하는 반도체 장치의 제조방법.
  7. 제 5 항에 있어서,
    상기 실리사이드층을 형성하는 단계가, 상기 제 1 측벽 절연막과 자기정렬하여 상기 실리사이드층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 측벽 절연막이 서로 상이한 재료로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 측벽 절연막이 실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  10. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 측벽 절연막이 실리콘 질화물로 형성되는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 및 제 2 반도체 소자 형성영역을 마스크하기 위한 마스크가 서로 상이한 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 1 측벽 절연막을 형성하는 단계가, 상기 제 2 반도체 소자 형성영역이 마스크된 상태로, 상기 제 1 측벽 절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 4 항에 있어서,
    상기 소정의 불순물 농도로 설정된 상기 제 1 소오스/드레인 영역의 불순물농도가 상기 제 2 소오스/드레인 영역의 불순물 농도보다 높은 것을 특징으로 하는 반도체 장치의 제조방법.
  14. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 제 2 소오스/드레인 영역이 DRAM 의 메모리셀의 커패시터의 전극 및 상기 DRAM 의 상기 메모리셀의 비트 라인 중 하나에 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
  15. 제 4 항에 있어서,
    상기 소정의 불순물 농도로 설정된 상기 제 1 소오스/드레인 영역이 DRAM 의 메모리셀의 비트 라인에 접속되는 것을 특징으로 하는 반도체 장치의 제조방법.
  16. 제 1 항 내지 제 8 항 중 어느 한 항에 있어서,
    다수의 상기 제 2 게이트 전극은, 상기 단계 (b) 에서 상기 제 2 반도체 소자 형성영역내에 형성되며, 상기 단계 (b) 는, 상기 제 1 반도체 소자 형성영역 및 상기 제 1 반도체 소자 형성영역과 상기 제 2 반도체 소자 형성영역 사이에 제공된 소자 분리 영역을 마스크하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  17. 제 4 항에 있어서,
    상기 제 1 소오스/드레인 영역의 불순물 농도를 상기 소정의 불순물 농도로 설정할 때, 상기 제 2 소오스/드레인 영역을 도포하기 위한 더미 게이트 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  18. 제 17 항에 있어서,
    상기 더미 게이트 전극을 형성하는 단계가, 상기 더미 게이트 전극의 상기 제 1 반도체 소자 형성영역측의 측면상에 제 3 측벽 절연막이 형성되고, 상기 더미 게이트 전극의 상기 제 2 반도체 소자 형성영역측의 측면상에 제 4 측벽 절연막이 형성되도록 더미 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  19. 제 17 항에 있어서,
    상기 더미 게이트 전극을 형성하는 단계가, 상기 제 2 게이트 전극이 형성될 때에는 상기 제 1 반도체 소자 형성영역을 마스크하는 제 1 마스크를 이용하고, 상기 제 1 게이트 전극이 형성될 때에는 상기 제 2 반도체 소자 형성영역을 마스크하는 제 2 마스크를 이용하여 더미 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  20. 전기적으로 서로 분리된 제 1 및 제 2 반도체 소자 형성영역이 형성된 반도체 기판,
    상기 제 1 반도체 소자 형성영역내에 형성된 제 1 MOS 트랜지스터,
    상기 제 1 MOS 트랜지스터의 게이트 전극의 측면상에 형성된 제 1 절연막 스페이서,
    상기 제 2 반도체 소자 형성영역내에 형성된 제 2 MOS 트랜지스터, 및
    상기 제 2 MOS 트랜지스터의 게이트 전극의 측면상에 형성되고, 상기 제 1 절연막 스페이서와는 상이한 재료로 형성된 제 2 절연막 스페이서를 구비하는 것을 특징으로 하는 반도체 장치.
  21. 제 20 항에 있어서,
    상기 제 1 절연막 스페이서는 상기 제 1 MOS 트랜지스터의 핫캐리어 내성을 개선하는 기능을 가지며,
    상기 제 2 절연막 스페이서는 상기 제 2 MOS 트랜지스터의 게이트 전극을 보호하고, 상기 제 2 MOS 트랜지스터의 소오스/드레인 영역내에 실리사이드층이 자기정렬되어 형성될 때, 상기 실리사이드층의 형성을 돕는 기능을 갖는 것을 특징으로 하는 반도체 장치.
  22. 제 20 항 또는 제 21 항에 있어서,
    상기 제 1 및 제 2 반도체 소자 형성영역 사이에 형성되고 MOS 트랜지스터의 게이트 전극 구조를 갖는 더미 게이트 전극,
    상기 더미 게이트 전극의 상기 제 1 반도체 소자 형성영역측의 측면상에 형성된 제 3 절연막 스페이서, 및
    상기 더미 게이트 전극의 상기 제 2 반도체 소자 형성영역측의 측면상에 형성된 제 4 절연막 스페이서를 더 구비하는 것을 특징으로 하는 반도체 장치.
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