TW202105689A - 製造具有垂直浮動閘極nor記憶體單元的製程 - Google Patents

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Abstract

本發明係關於一種電可抹除可程式化非揮發性記憶體單元，其包含：一半導體基板，其具有一第一基板區域及在一橫向方向上與該第一基板區域分開之一溝槽區域；一通道區域，其在該第一基板區域與該溝槽區域之底部部分之間；一導電控制閘極，其與第一通道部分絕緣且安置於該第一通道部分上方；一導電浮動閘極，其與該溝槽區域之該等底部及側壁部分絕緣；一絕緣區域，其安置於該控制閘極與第二浮動閘極部分之間之第二通道部分上方；一導電源極線，其與該浮動閘極絕緣且電連接至該基板之該溝槽區域；及一導電抹除閘極，其與該浮動閘極之一尖端絕緣且安置於該尖端上方。

Description

製造具有垂直浮動閘極NOR記憶體單元的製程
此通常係關於半導體記憶體裝置製程，包含但不限於用於製造具有一垂直浮動閘極之電可程式化及可抹除非揮發性記憶體單元(有時稱為NOR記憶體單元)之製程。
在製造一非揮發性半導體記憶體單元陣列(例如，其中各記憶體單元具有一浮動閘極及一控制閘極之堆疊閘極記憶體單元之一陣列)時，製程需要使用許多遮罩及相應處理步驟，此增加複雜性，從而使製程效率低，且更難以控制。
另外，當記憶體單元各經設計為具有安置於基板中之一溝槽中之一浮動閘極部分時，在形成溝槽時出現困難。例如，當蝕刻穿過厚氧化物層時，難以偵測矽基板之表面，從而導致跨晶圓之不均勻溝槽深度。
因此，存在對改良用於製造非揮發性記憶體單元(諸如，NOR記憶體單元)之製程之效率之需要。此等方法藉由在形成周邊邏輯電晶體閘極及記憶體單元閘極時組合特定沈積步驟來改良製造效率。此等方法藉由在溝槽附近沈積較少氧化物進一步改良製程，藉此改良溝槽深度均勻性，此繼而導致跨晶圓之更均勻記憶體單元操作。
現在將詳細參考實施例，其等之實例在附圖中展示。在下列詳細描述中，闡述許多具體細節以便提供對各種所描述之實施例之透徹理解。然而，對於一般技術者將係顯而易見的是，可在無此等具體細節之情況下實踐各種所描述之實施例。在其他例項中，未詳細描述眾所周知之方法、程序、組件、電路及網路，以免不必要地使實施例之態樣不清楚。
現在關注根據一些實施例之一電可抹除可程式化非揮發性記憶體單元(有時稱為一NOR記憶體單元或分離式閘極NOR記憶體單元)之實施例。圖1A係一對記憶體單元100、101之一橫截面。記憶體單元彼此成鏡像，其中一記憶體單元形成於一共用源極線150之各側上，且包含共用源極線150。為簡明起見，本發明之其餘部分僅引用一個記憶體單元，即記憶體單元101。然而，應理解，相鄰記憶體單元100具有相應特徵，且在類似境況下類似地表現。在一些實施例中，記憶體單元100及101對應於如關於標題為「NOR Memory Cell with Vertical Floating Gate」之美國專利申請案第16/122,800號之圖1至圖4所描述之記憶體單元100及101，其全文以引用的方式併入。
在一些實施例中，記憶體單元101包含具有一第一基板區域104 (有時稱為一汲極區域)及一溝槽區域106 (有時稱為一源極區域或一源極線區域)之一半導體基板102。在一些實施例中，第一基板區域104用作一汲極，但是應理解，可在操作期間切換一電晶體之源極及汲極。基板102進一步包含一水平表面111，該水平表面111安置於汲極區域104上方且在一橫向方向上朝向溝槽區域106延伸。在一些實施例中，表面111之至少一部分係氧化矽介面(例如，在一矽基板與基於氧化物之絕緣區域之間)。出於本發明之目的，術語「溝槽」描述已從其移除基板材料之一區域，且因此不存在基板材料，而術語「溝槽區域」描述基板之與溝槽相鄰之各個區域。
在一些實施例中，記憶體單元101進一步包含一導電控制閘極120 (有時在本文中被稱為一字線)、一導電浮動閘極130及安置於控制閘極120與浮動閘極130之間之一絕緣區域140 (有時在本文中被稱為一閘極分離絕緣區域或氧化物層)。在一些實施例中，浮動閘極130包含安置於溝槽內之一第一部分及安置於溝槽上方且遠離溝槽延伸之一第二部分。在一些實施例中，第二部分比第一部分長。在一些實施例中，第二部分包含一尖銳尖端(例如，定位於浮動閘極之最靠近抹除閘極170之末端處)。在一些實施例中，第二部分包含不尖銳之一尖端，而代替性地具有實質上等於浮動閘極之第一部分之一直徑之一直徑。換言之，雖然在一些實施例中，浮動閘極130之尖端係錐形的(如圖1A中所展示)，但是在其他實施例中，浮動閘極係如此薄，使得浮動閘極之尖端及本體具有實質上相同直徑(未展示)。
在一些實施例中，記憶體單元101進一步包含電連接至溝槽區域106之一底部部分之一導電源極線150。源極線150遠離基板延伸。在一些實施例中，源極線150包含：一第一部分，其至少部分地安置於溝槽內且電連接至溝槽區域106之底部；及一第二部分，其安置於第一部分上方。在一些實施例中，源極線之至少一部分安置於溝槽外部。
在一些實施例中，記憶體單元101進一步包含在浮動閘極130之至少一部分與源極線150之至少一部分之間之一介電層。在一些實施例中，介電層係一「薄」介電層以提供浮動閘極130與源極線150之間之一強電容耦合。在一些實施例中，介電層包括氧化物及氮化物或其他高介電常數材料之一組合。在一些實施例中，介電層具有介於6 nm與10 nm之間之一組合總厚度。
在一些實施例中，記憶體單元101進一步包含在浮動閘極130之至少一部分與溝槽側壁之至少一部分之間之一絕緣層。在一些實施例中，絕緣層包括氧化物及氮化物或其他高介電常數材料之一組合。在一些實施例中，與一習知氧化矽層相比，絕緣層提供一較低介面能量障壁(有時稱為一能量障壁高度)供熱電子克服以便被注入至浮動閘極130中。在一些實施例，由絕緣層之介電材料提供之低介面能量障壁小於2.5 eV (電子伏特)，且在一些實施例中小於2.0 eV 或小於1.3 eV 。
在一些實施例中，記憶體單元101進一步包含與浮動閘極130絕緣且安置於浮動閘極130之頂部上方之一導電抹除閘極170。抹除閘極170藉由安置於抹除閘極與第二浮動閘極部分之尖端之間之一絕緣層180 (有時在本文中被稱為一抹除閘極絕緣區域)與浮動閘極部分130絕緣。在一些實施例中，絕緣層係一穿隧氧化物，穿隧電子在浮動閘極之尖端與抹除閘極之間行進通過該穿隧氧化物。在一些實施例中，抹除閘極170進一步安置於源極線150之至少一部分上方。在一些實施例中，浮動閘極130與抹除閘極170之間之電容耦合比浮動閘極130與源極線150之間之電容耦合弱得多，此對於有效且快速地抹除記憶體單元係有利的。在一些實施例中，浮動閘極130、源極線150與控制閘極120之間之組合電容耦合比浮動閘極130與抹除閘極170之間之電容耦合大達至少5:1之一比率(即，電容耦合比率至少為5:1)，且在一些實施例中，上述電容耦合比率至少為100:1、50:1或10:1。浮動閘極130與源極線150之間之強電容耦合 (與浮動閘極與抹除閘極之間之電容耦合相比)係由浮動閘極130鄰近源極線150以及緊鄰源極線150之浮動閘極130之垂直面之大表面積引起。在一些實施例中，浮動閘極130之尖端與抹除閘極之間之間隔在100Å至200Å之範圍內。在一些實施例中，浮動閘極130與源極線150之間之間隔為50Å至100Å (例如，80Å)。
在一些實施例中，記憶體單元100之導電元件(例如，控制閘極120、浮動閘極130、源極線150及/或抹除閘極170)由適當摻雜之多晶矽構成。應理解，「多晶矽」係指至少部分地由矽或金屬材料形成之任何適當導電材料，其可用於形成非揮發性記憶體單元之導電元件。另外，根據一些實施例，記憶體單元101之絕緣元件(例如，絕緣區域140及180)由二氧化矽、氮化矽及/或可用於形成非揮發性記憶體單元之絕緣元件之任何適當絕緣體構成。
在一些實施例中，如圖1B中所展示，記憶體單元100及101係定位於一半導體裝置190 (有時稱為一晶片或晶粒)之一記憶體單元區域191中之記憶體單元之一陣列中之記憶體單元，該半導體裝置190亦包含一周邊電路區域192，其中邏輯電路(包含電晶體之邏輯電路)有時在本文中稱為周邊電晶體。
圖1C繪示記憶體單元100及101(例如，定位於圖1B中之記憶體單元區域191中)以及一周邊電晶體105 (例如，定位於圖1B中之周邊電路區域192中)之一實例性橫截面。如實例中所展示，記憶體單元101包含一控制閘極120，且周邊電晶體105包含一閘極121。在一些實施例中，閘極120及121在相同製造步驟期間製造，如下文參考圖29至圖33更詳細地描述。
圖1D繪示根據一些實施例之一記憶體單元陣列195之一平面圖。在一些實施例中，金屬1位元線103與汲極區域104互連。氧化物間隔件界定之字線120跨主動區域196及隔離區域198兩者延伸。自對準源極線150針對各列之配對記憶體單元電連接至源極區域。浮動閘極130安置於抹除閘極170下方之主動區域196中之溝槽中。在一些實施例中，金屬2源極線151連接至源極線150 (例如，圖1A)。製程
現在關注圖2至圖33，其等繪示根據一些實施例之用於製造一記憶體單元(例如，記憶體單元101)之一製程。根據一些實施例之一製程開始於圖2，其展示矽基板202及氧化物層204 (例如，一薄閘極氧化物)之一橫截面圖，在該氧化物層204上方沈積多晶矽材料206。圖1及圖28中描繪之最終結構實質上類似於美國專利申請案第16/122,800號中描述之記憶體單元結構。然而，本文中描述之製程之實施例更簡單，且更易於控制。在美國專利申請案第16/122,800號製程中，當針對積體電路之記憶體單元之控制閘極沈積多晶矽時，尚未形成形成積體電路之周邊邏輯之電晶體。但是在本文中描述之實施例中，周邊電晶體在周邊電晶體閘極與記憶體單元之控制閘極同時形成之程度上實質上係完整的。具有不同氧化物厚度之周邊電晶體經良好界定。
參考圖2，多晶矽(polysilicon) (下文被稱為多晶矽(poly))  206沈積於基板202之頂部上之一薄閘極氧化物層204 (例如，具有22Å之一厚度)上方。閘極氧化物204亦用於周邊邏輯電晶體(參見，例如，圖29)。多晶矽206用作：(i)用於周邊邏輯電晶體之閘極材料(亦稱為閘極導體材料) (參見圖33，閘極121)，及(ii)記憶體單元之字線(參見圖33，控制閘極120)。特定言之，在製程之此階段，周邊電路區域之一電晶體區域看似與圖2中所展示之記憶體單元部分實質上相同(參見圖29，區域191及192)，惟在一些實施例中，周邊電晶體閘極氧化物具有不同於薄閘極氧化物204之厚度之一厚度除外。通常，用於記憶體單元及周邊電路之閘極氧化物204之厚度係介於20Å與50Å之間。
參考圖3，氧化物層302 (有時稱為一第一堆疊氧化物層)及氮化物層304 (例如，SiN )經沈積於多晶矽206之頂部上。有關此製程步驟之一展開圖，參見圖29，包含記憶體單元區域191及周邊電路區域192。
參考圖4，界定源極線區域(例如，使用一蝕刻操作404)。源極線區域界定各記憶體單元之解耦合氧化物502、浮動閘極及源極線。在一些實施例中，使用一遮罩402及蝕刻404打開源極線區域。
參考圖5，一暈圈(halo)植入在基板202中產生一源極線暈圈區域506以防止擊穿。解耦合氧化物502經沈積及蝕刻504，從而形成將促進形成具有錐形頂部之一垂直浮動閘極之一形狀，如下文所論述(參見例如，圖9，704)。
在美國專利申請案第16/122,800號中描述之製程中，間隔件蝕刻由頂部處之氮化物遮罩界定，且隨後一直向下蝕刻(該申請案中之圖5C至圖5D)。在該製程中，沈積且蝕刻一相對較厚之氧化物層(例如1000Å)以形成間隔件。隨著氧化物被蝕刻掉且矽開始被蝕刻，各種矽溝槽可能變得跨晶圓不均勻。一些單元可能具有更深之溝槽，其他單元可能具有更淺之溝槽，從而導致跨晶圓之均勻性問題。然而，在本申請案中描述之實施例中，一更薄之氧化物層可經沈積(例如，350Å)且蝕刻以形成一間隔件。因而，對於間隔件蝕刻，僅需要蝕刻該350Å之氧化物。由於較薄之氧化物層使得更容易偵測Si表面，故此製程之實施例允許更好地控制跨晶圓之溝槽深度。
參考圖6，蝕刻矽溝槽602。此時，已存在將用於字線之閘極材料206。在美國專利申請案第16/122,800號中描述之製程中，字線將被沈積為一間隔件，稍後在該製程中形成。但是在此申請案中描述之實施例中，將形成字線之多晶矽206已在該製程中之此時沈積，周邊區域電晶體之閘極亦係如此。
參考圖7，描繪浮動閘極形成之開始。首先，沈積有時稱為一浮動閘極氧化物層之氧化物層702 (例如，具有80Å或更小之一厚度)。接著，沈積有時稱為一浮動閘極金屬層之一金屬層704 (例如，具有30Å或更小之一厚度之TiN)。來自此層704之金屬形成浮動閘極。接著，沈積有時稱為一浮動閘極氮化物層之一選用氮化物層706 (例如，具有10Å或更小之一厚度之SiN)以保護金屬層704。
參考圖8，沈積一分離遮罩802，從而覆蓋浮動閘極金屬層704及氮化物層706以進行浮動閘極分離。
參考圖9，使用一或多個界定蝕刻902對浮動閘極材料704進行圖案化。在一些實施例中，蝕刻902蝕刻浮動閘極氧化物層702、浮動閘極金屬層704及浮動閘極氮化物層706，從而留下安置於(i)浮動閘極金屬層704下方及溝槽上方，及(ii)在浮動閘極金屬層704與溝槽之一側壁之間之浮動閘極氧化物層702之一區域。作為(若干)蝕刻902之結果，存在垂直地及水平地安置於浮動閘極704與基板202之間之一垂直浮動閘極704及氧化物間隔件區域904。在一些實施例中，一化學機械拋光(CMP)製程用於設定浮動閘極704之高度。
參考圖10，首先，沈積耦合氧化物1002。耦合氧化物有時在本文中被稱為CPOX，且在一些實施例中，類似於單元中使用之其他氧化物(例如，氧化物302)。接著，沈積一保護層1004 (例如，TiN，60Å)以保護耦合氧化物1002。保護層1004有時在本文中被稱為一CPOX保護間隔件或耦合氧化物保護間隔件。保護層1004之目的係保護與浮動閘極1006相鄰之耦合氧化物1002 (對應於先前圖中之704)。耦合氧化物1002必須特別清潔。更具體言之，若任何雜質進入耦合氧化物1002 (例如，來自隨後之蝕刻)，則此可能引起電荷洩漏問題。因此，一旦沈積耦合氧化物1002，便立即沈積另一層(1004)以保護該耦合氧化物。
參考圖11，蝕刻(1102) TiN保護層1004及耦合氧化物1002。在一些實施例中，蝕刻係各向異性的，且不蝕刻耦合氧化物保護間隔件1004之垂直部分，而是蝕刻保護間隔件1004之一頂部部分且一直進行至溝槽之底部處之矽基板202。因此，曝露與耦合氧化物1002及耦合氧化物保護間隔件1004相鄰之溝槽之一部分，且曝露第一堆疊氧化物層302上方之氮化物層304。
參考圖12，執行一源極線接面植入，從而在矽基板202中形成源極線接面植入區域1202，且對植入物進行退火。
參考圖13，沈積一障壁層(例如，TiN) 1302，且接著沈積源極線閘極材料1304 (例如，鎢或多晶矽)。鎢沈積之前之額外TiN 1302防止鎢與矽之間之直接接觸，此可能導致非所要行為。
參考圖14，回蝕刻(1402)鎢1304及TiN 1302層以形成源極線150 (圖1A)。
參考圖15，沈積氧化物1502之另一層，有時稱為一第二堆疊氧化物層，有時稱為一平坦化氧化物層；此氧化物層之目的係填充從先前蝕刻(1402)留下之間隙。
參考圖16，使用例如一CMP製程以回蝕刻(1602)氧化物1502，從而導致形成一平坦表面(有時稱為平坦化)。
參考圖17，在平坦化之後，藉由例如使用一剝離製程1702移除氮化物304。
參考圖18，在氮化物304之原始位置(此後已被移除)上沈積氮化物層。接著，將氮化物蝕刻掉(例如，使用一各向異性蝕刻製程)以形成氮化物間隔件1802 (例如，具有250Å或更小之一寬度)。在一隨後之步驟中，使用氮化物間隔1802以形成一字線間隔件(有時稱為氧化物層之一閘極間隔件部分)，界定記憶體單元之字線120。
參考圖19，蝕刻(1902)氧化物1502及302 (參見圖18)，從而留下氮化物間隔件1802。
參考圖20，剝離(2002)氮化物間隔件1802 (參見圖19)，從而曝露上覆於將形成字線之閘極導體材料(例如，多晶矽) 206之一部分之第一堆疊氧化物層之一部分。第一堆疊氧化物層之此部分有時稱為第一堆疊氧化物層之一閘極間隔件、字線間隔件、第一字線間隔件或字線間隔件部分。接著，視情況沈積氮化物層2004 (例如，ALD (原子層沈積)氮化物，10Å)以密封浮動閘極尖端2006。
參考圖21，沈積一穿隧介電層2102 (例如，穿隧氧化物) (例如，具有300Å或更小之一厚度，諸如，150Å)。穿隧介電層係用於浮動閘極1006與抹除閘極之間之電子穿隧，此將在下文描述(參見圖28，抹除閘極多晶矽2808)。
參考圖22，在氧化物層2102上方沈積多晶矽2202之一保護層。由於圍繞浮動閘極之各氧化物層之純度係至關重要的(如上所述)，因此需要保護該氧化物。在此，氧化物2102係用多晶矽材料2202保護。
參考圖23，使用例如，一光阻劑遮罩2302蝕刻2304保護多晶矽2202 (例如，各向同性蝕刻)，從而留下由光阻劑遮罩2302保護之保護多晶矽2202之一部分。
參考圖24，雖然光阻劑遮罩2302仍存在(例如，因為多晶矽非常薄，所以光阻劑被用作一遮罩而非多晶矽2202)，但是蝕刻(2402) (例如，各向異性地)穿隧氧化物2102以曝露字線多晶矽206。該蝕刻亦移除氮化物2004之曝露部分(即，氮化物2004之未被多晶矽2202覆蓋之部分)。留在多晶矽材料206上方之穿隧氧化物2102之部分有時稱為一閘極間隔件，或字線間隔件或第二字線間隔件。接著移除光阻劑遮罩2302。在一些實施例中，將成為字線之多晶矽材料206之區域上方之氧化物(有時稱為一組合之字線間隔件)之寬度係大約400Å (例如，250Å或更小之氧化物1502 (有時稱為第一字線間隔件)及大約150Å之氧化物2102 (有時稱為第二字線間隔件))。此400Å之氧化物間隔件用作一遮罩以隨後界定字線(參見圖26，206A)。
參考圖25，沈積多晶矽2502之另一層，有時稱為抹除閘極多晶矽。在浮動閘極尖端及穿隧氧化物2102上方存在兩個多晶矽層(保護多晶矽層2202及額外多晶矽層2502) (例如，各大約150Å厚)。在一些實施例中，經組合，兩個多晶矽層係大約300Å厚。此等多晶矽層將最終成為抹除閘極 (參見圖28，2808)。
參考圖26，使用一遮罩2602來界定抹除閘極(2202及2502)及一或多個周邊電晶體閘極(未展示)，蝕刻(2604)多晶矽閘極材料206 (圖25)以形成字線多晶矽206A (圖26，對應於圖31中之閘極120)及周邊電晶體閘極多晶矽121 (圖31)。在此步驟界定字線閘極206A(直至現在，不存在字線閘極之界定)。在此步驟同時界定周邊電晶體閘極121 (圖31)。相同蝕刻亦蝕刻由遮罩2602曝露之額外多晶矽層2502之部分，藉此界定抹除閘極170 (圖1A)之橫向範圍。
在先前製程(例如，美國專利申請案第16/122,800號中描述之製程)中，該製程可能已從圖2中所展示之步驟開始，且繼續圖26中所展示之字線多晶矽界定步驟。然而，對於本申請案中描述之實施例，圖3至圖25中所展示之步驟被插入於圖2及圖26中所描述之步驟之間，以便在字線多晶矽206A (圖31中之120)經界定且與周邊電晶體多晶矽121分離(圖31)之前形成記憶體單元之其餘部分。由於在蝕刻2604期間使用其上方之氧化物1502及2102作為一遮罩來形成字線，故該字線係自對準的。另一方面，抹除閘極及周邊閘極係由光阻劑遮罩2602 (圖26)界定。
圖30及圖31包含圖25及圖26之展開圖，包含記憶體單元100'及101' (因為單元100及101尚未完全形成而如此指定)，及周邊電路區域192。在圖30中，多晶矽層206及2502經安置於記憶體單元區域191及周邊電路區域192兩者中。在圖31中，多晶矽206已經蝕刻以同時形成記憶體單元101'之控制閘極120及周邊電晶體105' (因為電晶體105尚未完全形成而如此指定)之閘極121。換言之，一單次蝕刻分別同時形成記憶體單元及周邊電晶體之閘極120及121。
參考圖27，執行一位元線接面暈圈植入(未展示)。在一些實施例中，暈圈植入物係硼植入物。此增大字線下方之硼之濃度，且高濃度區域可阻擋位元線接面2704與源極線接面1202/1304之間之擊穿。歸因於施加至源極線接面之高電壓(例如，4 V至6 V)，在程式化期間可能出現擊穿問題。因而，在位元線與源極線接面之間放置具有高摻雜(例如，硼)之一區域以防止擊穿。在一些實施例中，此步驟(位元線接面暈圈植入)同時在周邊電路區域192中執行(參見圖32)。
參考圖28，形成汲極2802。在一些實施例中，周邊電路區域192中之周邊電晶體105之源極及/或汲極與汲極2802同時形成(參見圖33)。在一些實施例中，結合一LDD (輕度摻雜汲極)植入來執行暈圈植入。對於LDD植入，一輕度摻雜區域經植入且用一LDD間隔件(例如，氧化物2804)間隔開。在一些實施例中，使用半導體工業中眾所周知之處理步驟來形成輕度摻雜汲極區域以形成包含與鄰近電晶體閘極相鄰之輕度摻雜汲極(LDD)子區域及與鄰近電晶體閘極不相鄰之更重摻雜汲極子區域之汲極區域，其之一個實例在美國專利4,994,404中描述，接著進行接觸件形成以及隨後之金屬化及其他步驟以完成裝置製造。
本文中所描述之實施例描述一種製程，其中記憶體單元形成步驟已移動至整個積體電路製程流程之中間。換言之，在周邊邏輯之形成與圖26至圖28中所展示之步驟之間插入圖2至圖25中所展示之步驟。藉由如此做，簡化製程且更易於控制數個步驟。更具體言之，再次參考圖2，使用薄閘極氧化物204以形成記憶體單元100以及周邊邏輯中之電晶體。在執行圖2中所展示步驟之後之步驟之前，已形成周邊邏輯區域中之電晶體之閘極氧化物區域及多晶矽閘極材料。在界定邏輯電晶體區域且形成閘極氧化物材料之後，沈積多晶矽閘極材料206 (圖2)。在先前製程中(例如，如美國專利申請案第16/122,800號中所描述)，該製程將代替性地跳至圖26，其中界定抹除閘極。然而，在當前描述之實施例中，一光阻劑遮罩402 (圖4)界定記憶體單元源極線區域開口，其等繼而在後續步驟中用於界定用於字線206之多晶矽區域。因此，字線經自對準於源極線區域開口之一邊緣。蝕刻多晶矽以在記憶體單元中形成控制閘極及在周邊邏輯區域中形成閘極藉由相同蝕刻步驟完成。有關本發明之注釋
在各種材料之描述中使用之術語僅出於描述特定實施例之目的，且不旨在限制。例如，「氧化物」係一介電材料之一個實例，且可用其他介電質代替；「多晶矽」及「鎢」係閘極導體材料之實例，且可用其他導電材料代替，且依此類推。
此外，在圖之軸上之數字已被添加以供相對參考。本發明之一些實施例以40 nm技術為目標。對於此一製程，針對40 nm最佳化指定之埃數。然而，預期其他製程尺寸，且「40 nm」及圖之軸上之數字均不旨在限制。
亦應理解，儘管在一些例項中，術語第一、第二等在本文中用於描述各種元件，但是此等元件不應受此等術語之限制。此等術語僅用於區分一個元件與另一個元件。例如，在不脫離各種所描述實施例之範疇之情況下，一第一接觸件可被稱為一第二接觸件，且類似地，一第二接觸件可被稱為一第一接觸件。第一接觸件及第二接觸件皆係接觸件，但是其等並非相同接觸件，除非上下文另有明確指示。
本文中之各種所描述實施例之描述中所使用之術語僅係出於描述特定實施例之目的，而且非旨在限制。如在各種所描述實施例及隨附發明申請專利範圍之描述中所使用，單數形式「一」、「一個」及「該」亦旨在包含複數形式，除非上下文另外明確指示。亦應理解，如本文中所使用之術語「及/或」係指且涵蓋一或多個相關聯所列項目的任何及所有可能組合。將進一步理解，當在本說明書中使用時，術語「包含(includes、including)」及/或「包括(comprises、comprising)」指定所述特徵、整數、步驟、操作、元件及/或組件之存在，但不排除一或多個其他特徵、整數、步驟、操作、元件、組件及/或其等之群組之存在或添加。
如在本文中所使用，取決於上下文，術語「若」視情況解釋為意指「在...時」或「在...後」或「回應於判定」或「回應於偵測」。類似地，取決於上下文，片語「若判定」或「若偵測到[一所述狀況或事件]」視情況被解釋為意指「在判定...後」或「根據判定」或「回應於判定」或「在偵測到[所述狀況或事件]後」或「回應於偵測到[所述狀況或事件]」。
為說明之目的，已參考特定實施例描述前文描述。然而，上文闡釋性論述並非旨在窮舉性的或將本發明限制為所揭示之精確形式。鑑於上文教示，許多修改及變化係可能的。選擇且描述實施例以最好地說明本發明之原理及其實際應用，從而使本領域其他技術者能夠最好地利用本發明以及如適合於預期之特定用途之具有各種修改之各種實施例。
100:記憶體單元 100' :記憶體單元 101:記憶體單元 101' :記憶體單元 102:基板 103:金屬1位元線 104:第一基板區域/汲極區域 105:周邊電晶體 105':周邊電晶體 106:溝槽區域/源極區域/源極線區域 111:水平表面 120:導電控制閘極/氧化物間隔件界定之字線 121:閘極 130:浮動閘極 140:絕緣區域 150:自對準源極線 151:金屬2源極線 170:抹除閘極 180:絕緣層 190:半導體裝置 191:記憶體單元區域 192:周邊電路區域 195:記憶體單元陣列 196:主動區域 198:隔離區域 202:矽基板 204:氧化物層/薄閘極氧化物 206:多晶矽閘極材料 206A:字線多晶矽 302:氧化物層/氧化物 304：氮化物層/氮化物 402:遮罩 404:蝕刻操作/蝕刻 502:解耦合氧化物 504:蝕刻 506:源極線暈圈區域 602:矽溝槽 702:氧化物層/浮動閘極氧化物層 704:金屬層/浮動閘極金屬層/浮動閘極 706:氮化物層 802:遮罩 902:界定蝕刻/蝕刻 904:氧化物間隔件區域 1002:耦合氧化物 1004:保護層/耦合氧化物保護間隔件/保護間隔件 1006:浮動閘極 1102:蝕刻 1202:源極線接面植入區域/源極線接面 1302:障壁層/TiN 1304:源極線閘極材料/鎢/源極線接面 1402:回蝕/蝕刻 1502:氧化物 1602:回蝕 1702:剝離製程 1802:氮化物間隔件 1902:蝕刻 2002:剝離 2004:氮化物層/氮化物 2006:浮動閘極尖端 2102:穿隧介電層/穿隧氧化物/氧化物層 2202:多晶矽/保護多晶矽 2302:光阻劑遮罩 2304:蝕刻 2402:蝕刻 2502:多晶矽/多晶矽層 2602:遮罩 2604:蝕刻 2704:位元線接面 2802:汲極 2804:氧化物 2808:抹除閘極多晶矽
為更好地理解各種所描述之實施例，應結合以下圖式參考以下實施例之描述，其中貫穿圖，相同元件符號係指對應部分。
圖1A係繪示根據一些實施例之一對電可抹除可程式化非揮發性記憶體單元之一橫截面圖之一圖。
圖1B係包含一記憶體單元區域及一周邊電路區域兩者之一半導體裝置之一平面圖。
圖1C係繪示根據一些實施例之一對電可抹除可程式化非揮發性記憶體單元及一周邊電晶體之一橫截面圖之一圖。
圖1D係繪示根據一些實施例之一記憶體單元陣列之一平面圖之一圖。
圖2至圖28繪示根據一些實施例之用於製造電可抹除可程式化非揮發性記憶體單元之一陣列之一製程。
圖29至圖33繪示根據一些實施例之如圖3及圖25至圖28中所描述之製程之展開圖。
100:記憶體單元
101:記憶體單元
102:基板
104:第一基板區域/汲極區域
106:溝槽區域/源極區域/源極線區域
111:水平表面
120:導電控制閘極
130:浮動閘極
140:絕緣區域
150:源極線
170:抹除閘極
180:絕緣層

Claims (23)

  1. 一種在一積體電路之一記憶體單元區域中製造一電可抹除可程式化非揮發性記憶體單元及在該記憶體單元區域外部之該積體電路之一周邊區域中製造一邏輯電晶體之方法，該方法包括： 在該記憶體單元區域及該周邊區域兩者中，同時： 在該積體電路之一基板之一頂表面上形成一閘極介電層；及 在形成該閘極介電層之後，在該閘極介電層上方沈積一閘極導體材料； 在形成該閘極導體材料之後，在該記憶體單元區域中： 在該基板中形成一溝槽； 形成一垂直浮動閘極，其具有安置於該溝槽內部之一部分； 在該基板中之該溝槽下方形成一源極區域； 形成與該垂直浮動閘極相鄰之一源極線，該源極線具有安置於該溝槽內部之一部分； 在延伸於該垂直浮動閘極上方之一穿隧介電層之一部分上方形成一抹除閘極；及 同時： 在該記憶體單元區域中，使用該閘極導體材料之一部分形成一字線，該字線包含該電可抹除可程式化非揮發性記憶體單元之一控制閘極，及 在該周邊區域中，形成該邏輯電晶體之一電晶體閘極。
  2. 如請求項1之方法，其進一步包括： 在該基板之與該字線相鄰之一區域中植入具有不同於該基板之摻雜濃度之一摻雜濃度之汲極材料；及 將該汲極材料植入該邏輯電晶體之汲極區域及源極區域中。
  3. 如請求項1至2中任一項之方法，其中形成該源極區域包括： 在該溝槽下方之一區域中植入具有不同於該基板之摻雜濃度之一摻雜濃度之源極材料。
  4. 如請求項1至3中之任一項之方法，其中形成該源極線包括： 在與該浮動閘極相鄰且在該源極材料上方之該基板之該曝露區域中形成該源極線。
  5. 如請求項1至4中任一項之方法，其中該閘極介電層係一薄閘極氧化物，且該閘極導體材料係多晶矽。
  6. 如請求項1至5中任一項之方法，其中形成該抹除閘極包括： 在該閘極導體材料之一部分上方形成一第一字線間隔件； 沈積該穿隧介電層使之在該浮動閘極及該閘極導體材料之該部分上方延伸；及 在安置於該浮動閘極上方之該穿隧介電層之一部分上方形成該抹除閘極。
  7. 如請求項6之方法，其中形成該字線包括： 使用該穿隧介電層形成與該第一字線間隔件相鄰之一第二字線間隔件；及 使用安置於該第一字線間隔件及該第二字線間隔件下方之該閘極導體材料之一部分來界定該字線。
  8. 如請求項6至7中任一項之方法，其中在該基板中形成該溝槽包括： 移除該閘極介電層及該閘極導體材料之一部分以產生該基板之一曝露區域；及 在該基板之該曝露區域中形成該溝槽。
  9. 如請求項8之方法，其中移除該閘極介電層及該閘極導體材料之該部分包括： 在該閘極導體上方沈積一第一堆疊氧化物層； 在該第一堆疊氧化物層上方沈積氮化物層；及 使用一遮罩以各向異性地蝕刻穿過該氮化物層、該第一堆疊氧化物層、該閘極導體材料及該閘極介電層。
  10. 如請求項9之方法，其中在該基板之該曝露區域中形成該溝槽包括： 在與該氮化物層、該第一堆疊氧化物層、該閘極導體材料及該閘極介電層相鄰之該基板之該曝露區域之一第一部分上方沈積一解耦合氧化物；及 蝕刻與該基板之該曝露區域之該第一部分相鄰之該基板之該曝露區域之一第二部分。
  11. 如請求項10之方法，其中形成該垂直浮動閘極包括： 在該溝槽及該解耦合氧化物上方沈積一浮動閘極氧化物層； 在該浮動閘極氧化物層上方沈積一浮動閘極金屬層； 在該金屬層上方沈積一浮動閘極氮化物層；及 蝕刻該浮動閘極氮化物層、該浮動閘極金屬層及該浮動閘極氧化物層，從而留下該垂直浮動閘極，且留下安置於(i)該浮動閘極金屬層下方及該溝槽上方，且(ii)在該浮動閘極金屬層與該溝槽之一側壁之間之該浮動閘極氧化物層之一區域。
  12. 如請求項11之方法，其中該浮動閘極氧化物層具有等於或小於80埃之一厚度，該浮動閘極金屬層具有等於或小於30埃之一厚度，且其中該浮動閘極氮化物層具有等於或小於10埃之一厚度。
  13. 如請求項11之方法，其中該浮動閘極金屬層係氮化鈦，且該浮動閘極氮化物層係氮化矽。
  14. 如請求項11至13中任一項之方法，其中形成該垂直浮動閘極進一步包括： 相鄰於該浮動閘極氮化物及金屬層且在其等上方沈積一耦合氧化物； 在該耦合氧化物上方沈積一耦合氧化物保護間隔件；及 蝕刻該耦合氧化物保護間隔件及該耦合氧化物，使得(i)曝露與該耦合氧化物及該耦合氧化物保護間隔件相鄰之該溝槽之一部分，且(ii)曝露該第一堆疊氧化物層上方之該氮化物層。
  15. 如請求項14之方法，其中形成該源極線包括： 在與該耦合氧化物保護間隔件相鄰之該溝槽之該曝露部分上方沈積一障壁層； 在該障壁層上方沈積源極線導電材料；及 蝕刻該源極線導電材料及該障壁層，從而留下安置於該溝槽中且在與該耦合氧化物保護間隔件相鄰之該溝槽上方垂直延伸之源極線導電材料。
  16. 如請求項15之方法，其中該障壁層係氮化鈦，且該源極線導電材料係鎢。
  17. 如請求項9至16中之任一項之方法，其中形成該第一字線間隔件包括： 在該源極線、該浮動閘極、該解耦合氧化物及該氮化物層上方沈積一第二堆疊氧化物層； 平坦化該第二堆疊氧化物層以曝露該氮化物層； 剝離該氮化物層以曝露該第一堆疊氧化物層；及 在該第一堆疊氧化物層之一部分上方形成氮化物間隔件； 蝕刻未被該氮化物間隔件遮罩之該第一堆疊氧化物層之部分，從而顯露該閘極導電材料之一曝露部分；及 蝕刻該氮化物間隔件以曝露安置於該閘極導體材料之一部分上方之該第一堆疊氧化物層之一字線間隔件部分。
  18. 如請求項17之方法，其中該第一堆疊氧化物層之該字線間隔件部分具有等於或小於250埃之一厚度。
  19. 如請求項17至18中任一項之方法，其中形成該抹除閘極包括： 在該穿隧介電層上方沈積一保護多晶矽層； 蝕刻該保護多晶矽層以顯露安置於該第一堆疊氧化物層之該閘極間隔件部分及該閘極導體材料上方之該穿隧介電層之一曝露部分； 蝕刻(i)安置於該第一堆疊氧化物層之該閘極間隔件部分上方之該曝露穿隧介電層之一第一部分，及(ii)安置於該閘極導體材料之一部分上方之該曝露穿隧介電層之一第二部分，從而留下一組合字線間隔件，其包括安置於該閘極導電材料上方且與該第一堆疊氧化物層之該字線間隔件部分相鄰之該穿隧介電層之一字線間隔件部分；及 在該保護多晶矽上方沈積抹除閘極多晶矽。
  20. 如請求項19之方法，其中界定該字線包括： 蝕刻未安置於該組合閘極間隔件下方之該閘極導體材料之部分。
  21. 如請求項1至20中任一項之方法，其中該穿隧介電層係具有等於或小於300埃之一厚度之氧化物層。
  22. 一種製造一電可抹除可程式化非揮發性記憶體單元之方法，該方法包括： 製造該記憶體單元周邊之一邏輯電晶體，其中製造該邏輯電晶體包含：(i)在一基板之一頂表面上形成一閘極介電層；及(ii)在該第一閘極介電層上方沈積一閘極導體材料； 移除該第一閘極介電層及該閘極導體材料之一部分以產生該基板之一曝露區域； 在該基板之該曝露區域中形成一溝槽； 形成一垂直浮動閘極，其具有安置於該溝槽內部之一部分； 在該溝槽下方之一區域中植入具有不同於該基板之摻雜濃度之一摻雜濃度之源極材料； 在與該垂直浮動閘極相鄰及在該源極材料上方之該基板之該曝露區域中形成具有安置於該溝槽內部之一部分之一源極線； 在該閘極導體材料之一部分上方形成一字線間隔件； 沈積在該浮動閘極及該閘極導體材料之該部分上方延伸之一穿隧介電層； 在安置於該垂直浮動閘極上方之該介電層之一部分上方形成一抹除閘極； 使用安置於該字線間隔件下方之該閘極導體材料之一部分來界定一字線；及 在該基板之與該字線相鄰之一區域中植入具有不同於該基板之摻雜濃度之一摻雜濃度之汲極材料。
  23. 如請求項22之方法，其進一步包括如請求項1至20中任一項之元件。
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