KR20210142684A - 수직 플로팅 게이트를 갖는 nor 메모리 셀 제조 공정 - Google Patents

수직 플로팅 게이트를 갖는 nor 메모리 셀 제조 공정 Download PDF

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Abstract

전기적으로 소거 가능한 프로그램 가능 비휘발성 메모리 셀은 제1 기판 영역 및 제1 기판 영역과 측 방향으로 이격된 트렌치 영역을 갖는 반도체 기판, 제1 기판 영역과 트렌치 영역의 바닥 부분 사이의 채널 영역, 제1 채널 부분과 절연되고 그 위에 배치된 전기 도전성 제어 게이트, 상기 트렌치 영역의 바닥 및 측벽 부분들로부터 절연된 전기 도전성 플로팅 게이트, 제어 게이트와 상기 제2 플로팅 게이트 부분 사이의 상기 제2 채널 부분 위에 배치된 절연 영역, 플로팅 게이트와 절연되고 기판의 트렌치 영역에 전기적으로 연결된 전기 도전성 소스 라인, 및 플로팅 게이트의 팁과 절연되고 그 위에 배치된 전기 도전성 소거 게이트를 포함한다.

Description

수직 플로팅 게이트를 갖는 NOR 메모리 셀 제조 공정
본 개시는 일반적으로 이에 제한되는 것은 아니지만 수직 플로팅 게이트(vertical floating gate)를 갖는, 때때로 NOR 메모리 셀이라고 하는, 전기적으로 프로그램 가능하고 소거 가능한 비휘발성 메모리 셀을 제조하기 위한 공정을 포함하는 반도체 메모리 디바이스 제조 공정에 관한 것이다.
비휘발성 반도체 메모리 셀 어레이, 예를 들어 각 메모리 셀이 플로팅 게이트와 제어 게이트를 갖는 적층 게이트(stacked-gate) 메모리 셀들의 어레이를 제조하는 동안, 제조 공정에는 많은 마스크(mask)들과 대응되는 공정 단계들이 필요하므로, 복잡성이 추가되어 공정이 덜 효율적이고 제어하기가 더 어렵다.
또한, 메모리 셀들이 기판의 트렌치(trench)에 배치된 플로팅 게이트 부분을 갖도록 각각 설계되는 경우, 트렌치를 형성할 때 어려움이 발생한다. 예를 들어, 두꺼운 산화물 층을 통해 식각할 때, 실리콘 기판의 표면을 검출하기가 어려워, 웨이퍼 전체에 균일하지 않은 트렌치 깊이가 발생한다.
따라서, NOR 메모리 셀과 같은 비휘발성 메모리 셀의 제조 공정의 효율을 향상시킬 필요가 있다. 이러한 방법은 주변 논리 트랜지스터 게이트와 메모리 셀 게이트를 형성할 때 특정 증착 단계들을 결합하여 제조 효율을 향상시킨다. 이러한 방법은 트렌치 부근에 더 적은 산화물을 증착함으로써 제조 공정을 더욱 개선하고, 이에 따라 트렌치 깊이 균일성을 개선하여 웨이퍼 전체에 걸쳐 보다 균일한 메모리 셀 동작을 유도한다.
다양한 설명된 실시 예들의 더 나은 이해를 위해, 동일한 참조 번호가 도면 전체에 걸쳐 대응하는 부분을 나타내는 하기 도면과 함께 이하의 실시 예의 설명을 참조해야 한다.
도 1a는 일부 실시 예들에 따른 한 쌍의 전기적으로 소거 가능한 프로그램 가능 비휘발성 메모리 셀들의 단면도를 예시하는 도면이다.
도 1b는 메모리 셀 영역과 주변 회로 영역을 모두 포함하는 반도체 디바이스의 평면도이다.
도 1c는 일부 실시 예들에 따른 한 쌍의 전기적으로 소거 가능한 프로그램 가능 비휘발성 메모리 셀들 및 주변 트랜지스터의 단면도를 예시하는 도면이다.
도 1d는 일부 실시 예들에 따른 메모리 셀 어레이의 평면도를 예시하는 도면이다.
도 2 내지 도 28은 일부 실시 예들에 따른 전기적으로 소거 가능한 프로그램가능 비휘발성 메모리 셀의 어레이를 제조하기 위한 공정을 도시한다.
도 29 내지 도 33은 일부 실시 예들에 따른 도 3 및 도 25 내지 28에 기술된 바와 같은 공정의 확대도를 예시한다.
이제 실시 예들을 상세히 참조할 것이며, 그 예들은 첨부 도면들에 예시되어 있다. 다음의 상세한 설명에서, 다양한 설명된 실시 예들의 완전한 이해를 제공하기 위해 다수의 특정 세부사항이 설명된다. 그러나, 다양한 설명된 실시 예들이 이러한 특정 세부사항 없이 실시될 수 있다는 것이 당업자에게 명백할 것이다. 다른 예에서, 잘 알려진 방법, 절차, 구성요소, 회로 및 네트워크는 실시 예들의 양태를 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않았다.
이제 일부 실시 예들에 따라, 때때로 NOR 메모리 셀 또는 스플릿-게이트(split-gate) NOR 메모리 셀로 지칭되는, 전기적으로 소거 가능한 프로그램 가능 비휘발성 메모리 셀의 실시 예들에 주목한다. 도 1a는 한 쌍의 메모리 셀들(100, 101)의 단면도이다. 메모리 셀들은 공유 소스 라인(150)의 각 측에 형성되고 이를 포함하는 메모리 셀로 서로 미러링(mirroring)된다. 간결함을 위해, 본 개시의 나머지 부분은 하나의 메모리 셀인, 메모리 셀(101)만을 참조한다. 그러나, 이웃하는 메모리 셀(100)은 대응하는 특징을 갖고 유사한 상황하에서 유사하게 작동한다는 것이 이해된다. 일부 실시 예들에서, 메모리 셀들(100 및 101)은 "수직 플로팅 게이트가 있는 NOR 메모리 셀"이라는 명칭을 갖고, 전체 내용이 본원에 참조로 포함된 미국 특허 출원 번호 제16/122,800호의 도 1 내지 도 4와 관련하여 설명된 메모리 셀들(100 및 101)에 대응한다.
일부 실시 예들에서, 메모리 셀(101)은 제1 기판 영역(104)(때때로 드레인 영역이라고도 함) 및 트렌치 영역(106)(때때로 소스 영역 또는 소스 라인 영역이라고도 함)을 갖는 반도체 기판(102)을 포함한다. 일부 실시 예들에서, 제1 기판 영역(104)은 드레인으로서 기능하지만, 트랜지스터의 소스 및 드레인은 동작 동안 스위칭될 수 있다는 것이 이해된다. 기판(102)은 드레인 영역(104) 위에 배치되고 트렌치 영역(106)을 향해 측 방향으로 연장되는 수평 표면(111)을 더 포함한다. 일부 실시 예들에서, 표면(111)의 적어도 일부는 실리콘-산화물 인터페이스이다(예를 들어, 실리콘 기판과 산화물계(oxide-based) 절연 영역 사이). 본 개시의 목적을 위해, 용어 "트렌치(trench)"는 기판 재료가 제거되어 기판 재료가 없는 영역을 설명하는 반면, 용어 "트렌치 영역(trench region)"은 트렌치에 인접한 기판의 다양한 영역들을 설명한다.
일부 실시 예들에서, 메모리 셀(101)은 전기 도전성 제어 게이트(120)(때때로 본원에서 워드 라인이라고도 함), 전기 도전성 플로팅 게이트(130), 및 제어 게이트(120)와 플로팅 게이트(130) 사이에 배치된 절연 영역(140)(때때로 본원에서 게이트 분리 절연 영역 또는 산화물 층이라고 함)을 더 포함한다. 일부 실시 예들에서, 플로팅 게이트(130)는 트렌치 내부에 배치된 제1 부분, 및 트렌치 위에 배치되고 트렌치로부터 멀리 연장되는 제2 부분을 포함한다. 일부 실시 예들에서, 제2 부분은 제1 부분보다 더 길다. 일부 실시 예들에서, 제2 부분은 뾰족한 팁(pointed tip)을 포함한다(예를 들어, 소거 게이트(erase gate)(170)에 가장 가까운 플로팅 게이트의 단부에 위치). 일부 실시 예들에서, 제2 부분은 뾰족하지 않지만 대신 플로팅 게이트의 제1 부분의 직경과 실질적으로 동일한 직경을 갖는 팁을 포함한다. 달리 말하면, 일부 실시 예들에서 플로팅 게이트(130)의 팁이 테이퍼진 반면(도 1a에 도시된 바와 같이), 다른 실시 예들에서 플로팅 게이트는 너무 얇아서 플로팅 게이트의 팁과 바디(body)가 실질적으로 동일한 직경을 갖는다(미도시).
일부 실시 예들에서, 메모리 셀(101)은 트렌치 영역(106)의 바닥 부분에 전기적으로 연결된 전기 도전성 소스 라인(150)을 더 포함한다. 소스 라인(150)은 기판으로부터 멀리 연장된다. 일부 실시 예들에서, 소스 라인(150)은 트렌치 내부에 적어도 부분적으로 배치되고 트렌치 영역(106)의 바닥에 전기적으로 연결된 제1 부분, 및 제1 부분 위에 배치된 제2 부분을 포함한다. 일부 실시 예들에서, 소스 라인의 적어도 일부는 트렌치 외부에 배치된다.
일부 실시 예들에서, 메모리 셀(101)은 플로팅 게이트(130)의 적어도 일부와 소스 라인(150)의 적어도 일부 사이에 유전체 층(dielectric layer)을 더 포함한다. 일부 실시 예들에서, 유전체 층은 플로팅 게이트(130)와 소스 라인(150) 사이에 강한 용량성 커플링(capacitive coupling)을 제공하기 위해 "얇은" 유전체 층이다. 일부 실시 예들에서, 유전체 층은 산화물과 질화물의 조합, 또는 다른 고 유전 상수 재료를 포함한다. 일부 실시 예들에서, 유전체 층은 6nm와 10nm 사이의 결합된 전체 두께를 갖는다.
일부 실시 예들에서, 메모리 셀(101)은 플로팅 게이트(130)의 적어도 일부와 트렌치 측벽의 적어도 일부 사이에 절연 층을 더 포함한다. 일부 실시 예들에서, 절연 층은 산화물과 질화물의 조합, 또는 다른 고 유전 상수 재료를 포함한다. 일부 실시 예들에서, 종래의 실리콘 산화물 층과 비교하여, 절연 층은 플로팅 게이트(130) 내로 주입되기 위해 극복해야 하는 열전자(hot electron)에 대한 더 낮은 인터페이스 에너지 장벽(interface energy barrier)(때때로 에너지 장벽 높이라고도 함)을 제공한다. 일부 실시 예들에서, 절연 층의 유전체 재료에 의해 제공되는 낮은 인터페이스 에너지 장벽은 2.5 eV(전자 볼트) 미만이고, 일부 실시 예들에서는 2.0 eV, 또는 1.3 eV 미만이다.
일부 실시 예들에서, 메모리 셀(101)은 플로팅 게이트(130)으로부터 절연되고 그 상부 위에 배치된 전기 도전성 소거 게이트(170)를 더 포함한다. 소거 게이트(170)는 소거 게이트와 제2 플로팅 게이트 부분의 팁 사이에 배치된, 때때로 본원에서 소거 게이트 절연 영역으로 지칭되는, 절연 층(180)에 의해 플로팅 게이트 부분(130)과 절연된다. 일부 실시 예들에서, 절연 층은 터널링 전자(tunneling electron)가 플로팅 게이트의 팁과 소거 게이트 사이에서 이동하는 터널 산화물(tunnel oxide)이다. 일부 실시 예들에서, 소거 게이트(170)는 소스 라인(150)의 적어도 일부 위에 더 배치된다. 일부 실시 예들에서, 플로팅 게이트(130)와 소거 게이트(170) 사이의 용량성 커플링은 플로팅 게이트(130)와 소스 라인(150) 사이의 용량성 커플링보다 훨씬 약하며, 이는 메모리 셀을 효율적이고 빠르게 소거하는 데 유용하다. 일부 실시 예에서, 플로팅 게이트(130), 소스 라인(150), 및 제어 게이트(120) 사이의 결합된 용량성 커플링은 플로팅 게이트(130)와 소거 게이트(170) 사이의 용량성 커플링보다 적어도 5:1의 비율로 더 크며(즉, 용량성 커플링 비율이 적어도 5:1이다), 일부 실시 예들에서 전술한 용량성 커플링 비율은 적어도 100:1, 50:1, 또는 10:1이다. 플로팅 게이트(130)와 소스 라인(150) 사이의 강한 용량성 커플링(플로팅 게이트와 소거 게이트 사이의 용량성 커플링과 비교하여)은 소스 라인(150)에 대한 플로팅 게이트(130)의 인접함뿐만 아니라 소스 라인(150)에 매우 인접한 플로팅 게이트(130)의 수직 면의 넓은 표면 영역에 의해 야기된다. 일부 실시 예들에서, 플로팅 게이트(130)의 팁과 소거 게이트 사이의 공간은 100
Figure pct00001
내지 200
Figure pct00002
의 범위에 있다. 일부 실시 예들에서, 플로팅 게이트(130)와 소스 라인(150) 사이의 공간은 50
Figure pct00003
내지 100
Figure pct00004
(예를 들어, 80
Figure pct00005
)이다.
일부 실시 예들에서, 메모리 셀(100)의 도전성 요소들(예를 들어, 제어 게이트(120), 플로팅 게이트(130), 소스 라인(150), 및/또는 소거 게이트(170))은 적절하게 도핑된 폴리실리콘으로 구성된다. "폴리실리콘(polysilicon)"은 적어도 부분적으로 실리콘 또는 금속 재료로 형성되고, 비휘발성 메모리 셀의 도전성 요소들을 형성하는 데 사용될 수 있는 임의의 적절한 도전성 재료를 지칭하는 것으로 이해된다. 또한, 일부 실시 예들에 따르면, 메모리 셀(101)의 절연 요소들(예를 들어, 절연 영역들(140, 180))은 실리콘 이산화물, 실리콘 질화물, 및/또는 비휘발성 메모리 셀의 절연 요소들을 형성하는 데 사용될 수 있는 임의의 적절한 절연체로 구성된다.
일부 실시 예들에서, 도 1b에 도시된 바와 같이, 메모리 셀들(100, 101)은, 때때로 칩(chip) 또는 다이(die)라고도 하며 또한 때로는 본원에서 주변 트랜지스터라고 하는 트랜지스터를 포함하는 논리 회로가 있는 주변 회로 영역(192)을 포함하는, 반도체 디바이스(190)의 메모리 셀 영역(191)에 위치한 메모리 셀들의 어레이의 메모리 셀들이다.
도 1c는 메모리 셀들(100, 101)(예를 들어, 도 1b의 메모리 셀 영역(191)에 위치된)과 주변 트랜지스터(105)(예를 들어, 도 1b의 주변 회로 영역(192)에 위치된)의 예시 단면을 도시한다. 예시에 도시된 바와 같이, 메모리 셀(101)은 제어 게이트(120)를 포함하고, 주변 트랜지스터(105)는 게이트(121)를 포함한다. 일부 실시 예들에서, 게이트들(120 및 121)은 아래의 도 29 내지 도 33을 참조하여 더 상세히 설명되는 바와 같이 동일한 제조 단계 동안 제조된다.
도 1d는 일부 실시 예들에 따른 메모리 셀 어레이(195)의 평면도를 예시한다. 일부 실시 예들에서, 금속 1 비트 라인들(103)은 드레인 영역들(104)과 상호 연결된다. 산화물 스페이서 정의 워드 라인들(120)은 활성 영역들(196)과 절연 영역들(198) 모두에 걸쳐 연장된다. 자체 정렬 소스 라인들(150)은 페어링된(paired) 메모리 셀들의 각 로우(row)에 대한 소스 영역들에 전기적으로 연결된다. 플로팅 게이트들(130)은 소거 게이트(170) 아래의 활성 영역들(196)의 트렌치들에 배치된다. 일부 실시 예들에서, 금속 2 소스 라인(151)은 소스 라인(150)(예를 들어, 도 1a)에 연결된다.
제조 공정
이제 일부 실시 예들에 따라 메모리 셀(예를 들어, 메모리 셀(101))을 제조하기 위한 공정을 도시하는 도 2 내지 도 33을 참조한다. 일부 실시 예들에 따른 공정은 폴리실리콘 재료(206)가 그 위에 증착되는 실리콘 기판(202) 및 산화물 층(204)(예를 들어, 얇은 게이트 산화물)의 단면도를 도시하는 도 2에서 시작된다. 도 1 및 28에 도시된 최종 구조는 미국 특허 출원 제16/122,800호에 기술된 메모리 셀 구조와 실질적으로 유사하다. 그러나, 본원에 설명된 제조 공정의 실시 예들은 더 간단하고 제어하기 더 쉽다. 미국 특허 출원 번호 제16/122,800호 공정에서, 집적 회로의 메모리 셀의 제어 게이트를 위해 폴리실리콘이 증착될 때, 집적 회로의 주변 논리(peripheral logic)를 구성하는 트랜지스터는 아직 형성되지 않았다. 그러나 본원에 설명된 실시 예들에서, 주변 트랜지스터 게이트가 메모리 셀의 제어 게이트와 동시에 형성되는 정도로 주변 트랜지스터는 실질적으로 완전하다. 산화물 두께가 서로 다른 주변 트랜지스터들이 잘 정의된다.
도 2를 참조하면, 폴리실리콘(이하 폴리)(206)은 기판(202) 상부 위의 얇은 게이트 산화물 층(204)(예를 들어, 22
Figure pct00006
의 두께를 가짐) 위에 증착된다. 게이트 산화물(204)은 또한 주변 논리 트랜지스터에 대해 사용된다(예를 들어, 도 29 참조). 폴리(206)는 다음과 같은 역할을 한다: (i) 주변 논리 트랜지스터에 대한 게이트 재료(게이트 도전체 재료라고도 함)(도 33의 게이트(121) 참조), 및 (ii) 메모리 셀의 워드 라인(도 33 제어 게이트(120) 참조). 특히, 공정의 이 단계에서, 주변 회로 영역의 트랜지스터 영역은, 일부 실시 예들에서 주변 트랜지스터 게이트 산화물이 얇은 게이트 산화물(204)의 두께와 다른 두께를 갖는 것을 제외하고는, 도 2에 도시된 메모리 셀 부분과 실질적으로 동일하게 보인다(도 29 영역들(191 및 192) 참조). 전형적으로, 메모리 셀 및 주변 회로를 위한 게이트 산화물(204)은 20
Figure pct00007
내지 50
Figure pct00008
사이의 두께이다.
도 3을 참조하면, 때때로 제1 적층(stacking) 산화물 층으로 불리는 산화물 층(302) 및 질화물 층(304)(예를 들어, SiN)이 폴리(206)의 상부 위에 증착된다. 메모리 셀 영역(191) 및 주변 회로 영역(192)을 포함하는 이 공정 단계의 확대도는 도 29를 참조한다.
도 4를 참조하면, 소스 라인 영역이 정의된다(예를 들어, 식각 작업(404)을 사용하여). 소스 라인 영역은 각 메모리 셀에 대한 디커플링 산화물(decoupling oxide)(502), 플로팅 게이트, 및 소스 라인을 정의한다. 일부 실시 예들에서, 소스 라인 영역은 마스크(402) 및 식각(404)을 사용하여 개방된다.
도 5를 참조하면, 할로 주입(halo implantation)은 펀치-스루(punch-through)를 방지하기 위해 기판(202)에 소스 라인 할로 영역(506)을 생성한다. 디커플링 산화물(502)이 증착되고 식각되어(504), 아래에서 논의되는 바와 같이 테이퍼진 상부를 갖는 수직 플로팅 게이트의 형성을 용이하게 하는 형상을 형성한다(예를 들어, 도 9, 704 참조).
미국 특허 출원 번호 제16/122,800호에 기술된 공정에서, 스페이서 식각(spacer etch)은 상단에서 질화물 마스크에 의해 정의되고 나중에 완전히 아래로 식각된다(해당 출원의 도 5c 내지 도 5d). 해당 공정에서, 산화물의 비교적 두꺼운 층(예를 들어, 1000
Figure pct00009
)이 증착되고 식각되어 스페이서를 형성한다. 산화물이 식각되고 실리콘이 식각되기 시작하면, 다양한 실리콘 트렌치들이 웨이퍼 전체에 걸쳐 불균일해질 수 있다. 일부 셀은 더 깊은 트렌치들을 가질 수 있고, 다른 셀은 더 얕은 트렌치를 가질 수 있어, 웨이퍼 전반에 걸쳐 균일성 문제를 일으킬 수 있다. 그러나, 본 출원에 설명된 실시 예들에서, 더 얇은 산화물 층이 증착(예를 들어, 350
Figure pct00010
)되고 식각되어 스페이서를 형성할 수 있다. 이와 같이, 스페이서 식각의 경우, 350
Figure pct00011
의 산화물만이 식각되면 된다. 더 얇은 산화물 층이 Si 표면을 더 쉽게 검출하도록 하기 때문에, 이 공정의 실시 예들은 웨이퍼에 전반에 걸쳐 트렌치 깊이의 더 나은 제어를 허용한다.
도 6을 참조하면, 실리콘 트렌치(602)가 식각된다. 이 시점에서, 워드 라인에 사용될 게이트 재료(206)가 이미 존재한다. 미국 특허 출원 번호 제16/122,800호에 기술된 공정에서, 워드 라인은, 공정에서 나중에 형성되는, 스페이서로 증착된다. 그러나 본 출원에서 설명된 실시 예들에서, 워드 라인을 형성할 폴리(206)는, 주변 영역 트랜지스터에 대한 게이트의 경우와 마찬가지로, 공정의 이 지점에서 이미 증착되었다.
도 7을 참조하면, 플로팅 게이트 형성의 시작이 도시되어 있다. 먼저, 플로팅 게이트 산화물 층이라고도 하는 산화물 층(702)(예를 들어, 80
Figure pct00012
이하의 두께를 가짐)이 증착된다. 그 다음, 플로팅 게이트 금속 층이라고도 하는 금속 층(704)(예를 들어, 30
Figure pct00013
이하의 두께를 갖는 TiN)이 증착된다. 이 층(704)으로부터의 금속은 플로팅 게이트를 형성한다. 그 다음, 금속 층(704)을 보호하기 위해 플로팅 게이트 질화물 층이라고도 하는 선택적 질화물 층(706)(예를 들어, 10
Figure pct00014
이하의 두께를 갖는 SiN)이 증착된다.
도 8을 참조하면, 플로팅 게이트 분리를 위해 플로팅 게이트 금속 층(704) 및 질화물 층(706)을 덮는 분리 마스크(separation mask)(802)가 증착된다.
도 9를 참조하면, 플로팅 게이트 재료(704)는 하나 이상의 정의 식각들(defining etches)(902)을 사용하여 패터닝된다. 일부 실시 예들에서, 식각들(902)은 플로팅 게이트 산화물 층(702), 플로팅 게이트 금속 층(704), 및 플로팅 게이트 질화물 층(706)을 식각하고, (i) 플로팅 게이트 금속 층(704) 아래 및 트렌치 위, 그리고 (ii) 플로팅 게이트 금속 층(704)과 트렌치의 측벽 사이에 배치된 플로팅 게이트 산화물 층(702)의 영역을 남긴다. 식각(들)(902)의 결과로서, 수직 플로팅 게이트(704) 및 플로팅 게이트(704)와 기판(202) 사이에 수직 및 수평 모두에 배치된 산화물 스페이서 영역(904)이 있다. 일부 실시 예들에서, 화학적 기계적 연마(CMP) 공정이 플로팅 게이트(704)의 높이를 설정하기 위해 사용된다.
도 10을 참조하면, 먼저 커플링 산화물(1002)이 증착된다. 커플링 산화물은 때때로 본원에서 CPOX로 지칭되고, 일부 실시 예들에서 셀(cell)에 사용되는 다른 산화물(예를 들어, 산화물(302))과 유사하다. 그 다음, 보호 층(1004)(예를 들어, TiN, 60
Figure pct00015
)이 커플링 산화물(1002)을 보호하기 위해 증착된다. 보호 층(1004)은 때때로 본원에서 CPOX 보호 스페이서 또는 커플링 산화물 보호 스페이서로 지칭된다. 보호 층(1004)의 목적은 플로팅 게이트(1006)(이전 도면의 704에 대응됨)에 인접한 커플링 산화물(1002)을 보호하는 것이다. 커플링 산화물(1002)은 매우 깨끗해야 한다. 보다 구체적으로, 커플링 산화물(1002)에 불순물이 들어가면(예를 들어, 후속 식각으로부터), 전하 누출(charge leakage) 문제가 발생할 수 있다. 따라서, 커플링 산화물(1002)이 증착되면, 이를 보호하기 위해 다른 층(1004)이 즉시 증착된다.
도 11을 참조하면, TiN 보호 층(1004) 및 커플링 산화물(1002)이 식각된다(1102). 일부 실시 예들에서, 식각은 이방성(anisotropic)이며, 커플링 산화물 보호 스페이서(1004)의 수직 부분을 식각하지 않으며, 그러나 보호 스페이서(1004)의 상부를 식각하고 트렌치의 하부에 있는 실리콘 기판(202)까지 계속 진행한다. 그 결과, 커플링 산화물 보호 스페이서(1004) 및 커플링 산화물(1002)에 인접한 트렌치의 일부가 노출되고, 제1 적층 산화물 층(302) 위의 질화물 층(304)이 노출된다.
도 12를 참조하면, 소스 라인 정션 주입(junction implant)이 수행되어, 실리콘 기판(202)에 소스 라인 정션 주입 영역(1202)을 형성하고, 주입이 어닐링된다.
도 13을 참조하면, 배리어 층(예를 들어, TiN)(1302)이 증착되고, 이어서 소스 라인 게이트 재료(1304)(예를 들어, 텅스텐 또는 폴리실리콘)가 증착된다. 텅스텐 증착 전에 추가 TiN(1302)은 바람직하지 않은 동작을 유발할 수 있는 텅스텐과 실리콘 사이의 직접적인 접촉을 방지한다.
도 14를 참조하면, 텅스텐(1304) 및 TiN(1302) 층들이 소스 라인(150)(도 1a)을 형성하기 위해 식각(1402)된다.
도 15를 참조하면, 때때로 평탄화(planarizing) 산화물 층이라고 하는, 제2 적층 산화물 층이라고 하는, 또 다른 산화물 층(1502)이 증착되며; 이 산화물 층의 목적은 이전 식각(1402)에서 남은 갭(gap)을 채우는 것이다.
도 16을 참조하면, 산화물(1502)은, 예를 들어 CMP 공정을 사용하여, 식각되어(1602), 결과적으로 평평한 표면(때때로 평탄화라고 함)이 형성된다.
도 17을 참조하면, 평탄화 후, 질화물(304)은 예를 들어 박리 공정(stripping process)(1702)을 사용하여 제거된다.
도 18을 참조하면, 질화물의 층이 질화물(304)(이는 그 이후로 제거되었다)의 원래 위치에 증착된다. 그 다음, 질화물은 (예를 들어, 이방성 식각 공정을 사용하여) 식각되어 질화물 스페이서(1802)(예를 들어, 폭이 250
Figure pct00016
이하)를 형성한다. 나중 단계에서, 질화물 스페이서(1802)는 메모리 셀의 워드 라인(word line)(120)을 정의하는데 사용되는 워드 라인 스페이서(때때로 산화물 층의 게이트 스페이서 부분이라고 함)를 형성하는데 사용된다.
도 19를 참조하면, 산화물(1502 및 302)(도 18 참조)이 식각되고(1902), 질화물 스페이서(1802)가 남는다.
도 20을 참조하면, 질화물 스페이서(1802)(도 19 참조)가 박리되어(2002), 워드 라인을 형성할 게이트 도전체 재료(예를 들어, 폴리)(206)의 일부 위에 놓이는 제1 적층 산화물 층의 일부가 노출된다. 제1 적층 산화물 층의 이 부분은 때때로 게이트 스페이서, 워드 라인 스페이서, 제1 워드 라인 스페이서, 또는 제1 적층 산화물 층의 워드 라인 스페이서 부분으로 지칭된다. 그 다음, 플로팅 게이트 팁(2006)을 밀봉하기 위해 질화물 층(2004)(예를 들어, ALD(원자층 증착) 질화물, 10
Figure pct00017
)이 선택적으로 증착된다.
도 21을 참조하면, 터널링 유전체 층(2102)(예를 들어, 터널링 산화물) (예를 들어, 150
Figure pct00018
과 같이 300
Figure pct00019
이하의 두께를 가짐)이 증착된다. 터널링 유전체 층은, 후술되는 바와 같이, 플로팅 게이트(1006)와 소거 게이트 사이의 전자 터널링을 위한 것이다(도 28, 소거 게이트 폴리(2808) 참조).
도 22를 참조하면, 폴리(2202)의 보호 층이 산화물 층(2102) 위에 증착된다. 플로팅 게이트를 둘러싼 각 산화물 층의 순도가 중요하기 때문에(위에서 논의된 바와 같이) 산화물이 보호되어야 한다. 본원에서, 산화물(2102)은 폴리 재료(2202)로 보호된다.
도 23을 참조하면, 보호 폴리(2202)는, 예를 들어 레지스트 마스크(resist mask)(2302)를 사용하여, 식각(2304)되고(예를 들어, 등방성 식각), 레지스트 마스크(2302)에 의해 보호되는 보호 폴리(2202)의 일부를 남겨둔다.
도 24를 참조하면, 레지스트 마스크(2302)가 여전히 존재하는 동안(예를 들어, 폴리가 매우 얇기 때문에 레지스트가 폴리(2202) 대신 마스크로 사용됨), 터널 산화물(2102)은 워드 라인 폴리(206)를 노출시키기 위해 식각된다(2402)(예를 들어, 이방성으로). 식각은 또한 질화물(2004)의 노출된 부분(즉, 폴리(2202)로 덮이지 않은 질화물(2004)의 부분)을 제거한다. 폴리 재료(206) 위에 남아 있는 터널링 산화물(2102)의 부분은 때때로 게이트 스페이서, 워드 라인 스페이서 또는 제2 워드 라인 스페이서로 지칭된다. 그 다음, 레지스트 마스크(2302)가 제거된다. 일부 실시 예들에서, 때때로 결합된 워드 라인 스페이서라고도 하는, 워드 라인이 될 폴리 재료(206)의 영역 위의 산화물의 폭은 대략 400
Figure pct00020
이다(예를 들어, 250
Figure pct00021
이하의 산화물(1502)(때로는 제1 워드 라인 스페이서라고도 함) 및 대략 150
Figure pct00022
의 산화물(2102)(때때로 제2 워드 라인 스페이서라고도 함)). 이 400
Figure pct00023
의 산화물 스페이서는 나중에 워드 라인을 정의하기 위한 마스크로 사용된다(도 26, 206A 참조).
도 25를 참조하면, 때때로 소거 게이트 폴리실리콘이라고 하는 폴리(2502)의 다른 층이 증착된다. 플로팅 게이트 팁과 터널링 산화물(2102) 위에 두 개의 폴리 층들(보호 폴리 층(2202) 및 추가 폴리 층(2502)) (예를 들어, 각각 대략 150
Figure pct00024
두께)이 있다. 일부 실시 예들에서, 결합된 폴리의 두 개의 층들은 두께가 대략 300
Figure pct00025
이다. 이러한 폴리 층들은 결국 소거 게이트가 된다(도 28, 2808 참조).
도 26을 참조하면, 소거 게이트(2202 및 2502) 및 하나 이상의 주변 트랜지스터 게이트들(미도시)을 정의하기 위해 마스크(2602)를 사용하면, 폴리 게이트 재료(206)(도 25)는 워드 라인 폴리(206A)(도 26, 도 31의 게이트(120)에 대응) 및 주변 트랜지스터 게이트 폴리(121)(도 31)를 형성하기 위해 식각된다(2604). 이 단계에서 워드 라인 게이트(206A)가 정의된다(지금까지는 워드 라인 게이트에 대한 정의가 없었다). 주변 트랜지스터 게이트(121)(도 31)는 이 단계에서 동시에 정의된다. 동일한 식각은 또한 마스크(2602)에 의해 노출된 추가 폴리 층(2502)의 부분을 식각하여, 소거 게이트(170)(도 1A)의 측 방향 범위를 정의한다.
이전 제조 공정(예를 들어, 미국 특허 출원 번호 제16/122,800호에 기재된 공정)에서, 공정은 도 2에 표시된 단계에서 시작되어 도 26에 표시된 워드 라인 폴리 정의 단계로 계속될 수 있다. 그러나, 본 출원에 설명된 실시 예들에 대해, 도 3 내지 도 25에 도시된 단계들은 워드 라인 폴리(206A)(도 31의 120)가 정의되고 주변 트랜지스터 폴리(121)(도 31)로부터 분리되기 전에 메모리 셀의 나머지를 형성하기 위해 도 2 및 26에 설명된 단계들 사이에 삽입된다. 워드 라인은 식각(2604) 동안 마스크로서 그 위의 산화물(1502 및 2102)을 사용하여 형성되기 때문에, 워드 라인은 자체 정렬된다(self-aligned). 한편, 소거 게이트와 주변 게이트는 레지스트 마스크(2602)에 의해 정의된다(도 26).
도 30 및 31은 도 25 및 26의 확대도를 포함하며, 이는 메모리 셀들(100' 및 101')(셀들(100, 101)이 아직 완전히 형성되지 않았기 때문에 그렇게 지정됨) 및 주변 회로 영역(192)을 포함한다. 도 30에서, 폴리 층들(206, 2502)은 메모리 셀 영역(191)과 주변 회로 영역(192) 모두에 배치된다. 도 31에서, 메모리 셀(101')의 제어 게이트(120)와 주변 트랜지스터(105')(트랜지스터(105)가 아직 완전히 형성되지 않았기 때문에 그렇게 지정됨)의 게이트(121)를 동시에 형성하기 위해 폴리(206)가 식각되었다. 달리 말하면, 단일 식각은 메모리 셀 및 주변 트랜지스터의 게이트들(120 및 121)을 각각 동시에 형성한다.
도 27을 참조하면, 비트 라인 정션 할로 주입(미도시)이 수행된다. 일부 실시 예들에서, 할로 주입은 붕소 주입이다. 이것은 워드 라인 아래의 붕소 농도를 증가시키고, 이런 고농도 영역은 비트 라인 정션(2704)과 소스 라인 정션(1202/1304) 사이의 펀치-스루(punch-through)를 차단할 수 있다. 소스 라인 정션에 인가되는 고전압(예를 들어, 4 내지 6V)으로 인해 프로그래밍 동안 펀치-스루 문제가 발생할 수 있다. 이와 같이 펀치-스루를 방지하기 위해 비트 라인과 소스 라인 정션들 사이에 높은 도핑(예를 들어, 붕소) 영역이 배치된다. 일부 실시 예들에서, 이 단계(비트라인 정션 할로 주입)는 주변 회로 영역(192)에서 동시에 수행된다(도 32 참조).
도 28을 참조하면, 드레인(2802)이 형성된다. 일부 실시 예들에서, 주변 회로 영역(192)의 주변 트랜지스터들(105)의 소스 및/또는 드레인은 드레인(2802)과 동시에 형성된다(도 33 참조). 일부 실시 예들에서, 할로 주입은 LDD(가볍게 도핑된 드레인) 주입과 함께 수행된다. LDD 주입의 경우, 가볍게 도핑 영역이 주입되고 LDD 스페이서(예를 들어, 산화물(2804))로 이격된다. 일부 실시 예들에서, 가볍게 도핑된 드레인 영역은, 그 중 하나의 예시가 미국 특허 제4,994,404호에 기술되어 있는, 이웃하는 트랜지스터 게이트들에 인접한 가볍게 도핑된 드레인(LDD) 서브-영역들 및 이웃하는 트랜지스터 게이트들에 인접하지 않은 더 많이 도핑된 드레인 서브-영역들을 포함하는 드레인 영역들을 형성하기 위해 반도체 산업에 잘 알려진 처리 단계를 사용하여 형성되며, 접촉 형성 및 후속 금속화(metallization) 및 디바이스 제조를 완료하기 위한 기타 단계들이 뒤따른다.
본원에 설명된 실시 예들은 메모리 셀 형성 단계들이 전체 집적 회로 제조 공정 흐름의 중간으로 이동된 공정을 설명한다. 달리 말하면, 도 2 내지 도 25에 도시된 단계들은 주변 논리의 형성 단계와 도 26 내지 도 28에 도시된 단계들 사이에 삽입된다. 이렇게 하면, 제조 공정이 단순화되고 여러 단계들을 더 쉽게 제어할 수 있다. 보다 구체적으로, 다시 도 2를 참조하면, 얇은 게이트 산화물(204)은 메모리 셀(100)의 형성뿐만 아니라 주변 논리의 트랜지스터의 형성에 사용된다. 도 2에 도시된 단계 이후의 단계들을 수행하기 전에, 주변 논리 영역의 트랜지스터들에 대한 폴리 게이트 재료 및 게이트 산화물 영역들이 이미 형성되어 있다. 논리 트랜지스터 영역이 정의되고 게이트 산화물 재료가 형성된 후, 폴리실리콘 게이트 재료(206)가 증착된다(도 2). 이전 공정들에서(예를 들어, 미국 특허 출원 번호 제16/122,800호에 설명된 바와 같은) 공정은 대신 소거 게이트가 정의된 도 26으로 이동한다. 그러나, 현재 설명된 실시 예들에서, 레지스트 마스크(402)(도 4)는 메모리 셀 소스 라인 영역 개구를 정의하고, 이는 차례로 워드 라인(206)에 대한 폴리 영역을 정의하기 위해 이후 단계에서 사용된다. 따라서, 워드 라인은 소스 라인 영역 개구의 에지(edge)에 자체 정렬된다. 메모리 셀의 제어 게이트와 주변 논리 영역의 게이트를 형성하기 위한 폴리의 식각은 동일한 식각 단계에 의해 수행된다.
본 개시에 대한 관한 주의사항
다양한 재료들을 설명할 때 사용되는 용어는 단지 특정한 실시 예들을 설명하기 위해 사용된 것으로, 제한하려는 의도가 아니다. 예를 들어, "산화물"은 유전체 재료의 한 예이며 다른 유전체로 대체될 수 있으며; "폴리실리콘" 및 "텅스텐"은 게이트 도전체 재료의 예이며 다른 도전성 재료로 대체될 수 있다.
또한, 도면의 축에 있는 숫자는 상대적인 참조를 위해 추가되었다. 본 개시의 일부 실시 예들은 40 nm 기술을 대상으로 한다. 이러한 제조 공정의 경우 지정된 옹스트롬(Angstrom) 수는 40 nm에 최적화되어 있다. 그러나, 다른 공정 크기들이 고려되며 "40 nm"나 도면의 축의 숫자들이 제한하려는 의도가 아니다.
또한 제1, 제2 등의 용어가 일부 경우에 다양한 요소들을 설명하기 위해 본 명세서에서 사용되지만, 이러한 요소는 이러한 용어에 의해 제한되어서는 안 된다는 것이 또한 이해될 것이다. 이러한 용어는 한 요소를 다른 요소와 구별하는 데만 사용된다. 예를 들어, 제1 접촉부는 제2 접촉부로 명명될 수 있고, 다양한 설명된 실시 예들의 범위를 벗어나지 않고 유사하게 제2 접촉부는 제1 접촉부로 명명될 수 있다. 제1 접촉부와 제2 접촉부는 둘 다 접촉부이지만 문맥에서 달리 명시적으로 나타내지 않는 한 동일한 접촉부가 아니다.
본 명세서에서 설명되는 다양한 실시 예의 설명에서 사용된 용어는 단지 특정 실시 예를 설명하기 위한 것이며 제한하려는 의도가 아니다. 설명된 다양한 실시 예 및 첨부된 청구범위의 설명에서 사용되는 바와 같이, 단수 형태("a", "an" 및 "the")는 문맥이 명백하게 달리 나타내지 않는 한 복수 형태도 포함하도록 의도된다. 또한, 본 명세서에서 사용된 용어 "및/또는"은 관련된 나열된 항목 중 하나 이상의 모든 가능한 조합을 지칭하고 포함하는 것으로 이해될 것이다. 본 명세서에서 사용될 때 "포함한다(includes)", "포함하는(including)", "포함하는(comprises)" 및/또는 "포함하는(comprising)"이라는 용어는, 본 상세한 설명에서 사용될 때, 명시된 기능, 정수, 단계, 작업, 요소 및/또는 구성 요소의 존재를 지정하지만, 그러나 하나 이상의 다른 특징, 정수, 단계, 연산, 요소, 구성요소 및/또는 이들의 그룹의 존재 또는 추가를 배제하지 않는다는 것을 이해할 수 있다.
본 명세서에 사용된 바와 같이, "만약(if)"이라는 용어는, 선택적으로, 문맥에 따라 "~할 때" 또는 "~하면" 또는 "~의 결정에 응답하여" 또는 "~의 검출에 응답하여"를 의미하는 것으로 해석된다. 유사하게, "결정된 경우" 또는 "[명시된 조건 또는 이벤트]가 검출되는 경우"라는 문구는 문맥에 따라 선택적으로 "~을 결정할 때", 또는 "~라는 결정에 따라" 또는 "~의 결정에 대한 응답으로" 또는 "[명시된 조건 또는 사건]을 감지할 때" 또는 "[명시된 조건 또는 이벤트] 감지에 대한 응답으로"를 의미하는 것으로 해석됩니다.
전술한 기술은, 설명을 위해 특정 실시 예를 참조하여 설명되었다. 그러나, 위의 예시적인 논의는 완전한 것으로 의도되거나 본 발명을 개시된 정확한 형태로 제한하도록 의도되지 않는다. 상기 교시에 비추어 많은 수정 및 변형이 가능하다. 실시 예는 본 발명의 원리 및 그 실제 적용을 가장 잘 설명하기 위해 선택되고 설명되어, 이에 의해 당업자가 본 발명 및 고려되는 특정 용도에 적합한 다양한 수정을 갖는 다양한 실시 예를 가장 잘 활용할 수 있게 한다.

Claims (23)

  1. 집적 회로의 메모리 셀(memory cell) 영역에 전기적으로 소거 가능한 프로그램 가능 비휘발성 메모리 셀 및 상기 메모리 셀 영역 외부에 있는 상기 집적 회로의 주변 영역에 논리 트랜지스터(logic transistor)를 제조하는 방법에 있어서, 상기 방법은:
    동시에, 상기 메모리 셀 영역과 상기 주변 영역 모두에서:
    상기 집적 회로의 기판의 상부 표면에 게이트 유전체 층(gate dielectric layer)을 형성하는 단계; 및
    상기 게이트 유전체 층을 형성한 후, 상기 게이트 유전체 층 위에 게이트 도전체 재료(gate conductor material)를 증착시키는 단계;
    상기 메모리 셀 영역에서, 상기 게이트 도전체 재료를 형성한 후:
    상기 기판에 트렌치(trench)를 형성하는 단계;
    상기 트렌치 내부에 일부가 배치된 수직 플로팅 게이트(vertical floating gate)를 형성하는 단계;
    상기 기판의 상기 트렌치 아래에 소스 영역(source region)을 형성하는 단계;
    상기 수직 플로팅 게이트에 인접하여 소스 라인(source line)을 형성하는 단계-상기 소스 라인은 상기 트렌치 내부에 일부가 배치 됨-;
    상기 수직 플로팅 게이트 위로 연장되는 터널링 유전체 층(tunneling dielectric layer)의 일부 위에 소거 게이트(erase gate)를 형성하는 단계; 및
    동시에:
    상기 메모리 셀 영역에서, 상기 게이트 도전체 재료의 일부를 사용하여 워드 라인(word line)을 형성하는 단계-상기 워드 라인은 상기 전기적으로 소거 가능한 프로그램 가능 비휘발성 메모리 셀의 제어 게이트(control gate)를 포함 함-, 및
    상기 주변 영역에서, 상기 논리 트랜지스터의 트랜지스터 게이트(transistor gate)를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서,
    상기 워드 라인에 인접한 상기 기판 영역에, 상기 기판의 도핑 농도(doping concentration)와 상이한 도핑 농도를 갖는 드레인 재료(drain material)를 주입하는 단계; 및
    상기 논리 트랜지스터의 드레인 및 소스 영역들에 상기 드레인 재료를 주입하는 단계를 더 포함하는, 방법.
  3. 제1항에 있어서,
    상기 소스 영역을 형성하는 단계는:
    상기 트렌치 아래 영역에 상기 기판의 도핑 농도와 상이한 도핑 농도를 갖는 소스 재료를 주입하는 단계를 포함하는, 방법.
  4. 제1항에 있어서,
    상기 소스 라인을 형성하는 단계는:
    상기 플로팅 게이트에 인접하고 상기 소스 재료 위의 상기 기판의 노출된 영역에 상기 소스 라인을 형성하는 단계를 포함하는, 방법.
  5. 제1항에 있어서,
    상기 게이트 유전체 층은 얇은 게이트 산화물이고, 상기 게이트 도전체 재료는 폴리실리콘(polysilicon)인, 방법.
  6. 제1항에 있어서,
    상기 소거 게이트를 형성하는 단계는:
    상기 게이트 도전체 재료의 일부 위에 제1 워드 라인 스페이서(spacer)를 형성하는 단계;
    상기 플로팅 게이트 및 상기 게이트 도전체 재료의 상기 일부 위로 연장되는, 상기 터널링 유전체 층을 증착시키는 단계; 및
    상기 플로팅 게이트 위에 배치된 상기 터널링 유전체 층의 일부 위에 상기 소거 게이트를 형성하는 단계를 포함하는, 방법.
  7. 제6항에 있어서,
    상기 워드 라인을 형성하는 단계는:
    상기 터널링 유전체 층을 이용하여 상기 제1 워드라인 스페이서와 인접한 제2 워드라인 스페이서를 형성하는 단계; 및
    상기 제1 및 제2 워드 라인 스페이서들 아래에 배치된 상기 게이트 도전체 재료의 일부를 사용하여 상기 워드 라인을 정의하는 단계를 포함하는, 방법.
  8. 제6항에 있어서,
    상기 기판에 상기 트렌치를 형성하는 단계는:
    상기 기판의 노출된 영역을 생성하기 위해 상기 게이트 유전체 층 및 상기 게이트 도전체 재료의 일부를 제거하는 단계; 및
    상기 기판의 상기 노출된 영역에 상기 트렌치를 형성하는 단계를 포함하는, 방법.
  9. 제8항에 있어서,
    상기 게이트 유전체 층 및 상기 게이트 도전체 재료의 일부를 제거하는 단계는:
    상기 게이트 도전체 위에 제1 적층 산화물 층을 증착시키는 단계;
    상기 제1 적층 산화물 층 위에 질화물 층을 증착시키는 단계; 및
    마스크(mask)를 사용하여 상기 질화물 층, 상기 제1 적층 산화물 층, 상기 게이트 도전체 재료, 및 상기 게이트 유전체 층을 통해 이방성으로(anisotropically) 식각하는 단계를 포함하는, 방법.
  10. 제9항에 있어서,
    상기 기판의 상기 노출된 영역에 상기 트렌치를 형성하는 단계는:
    상기 질화물 층, 상기 제1 적층 산화물 층, 상기 게이트 도전체 재료, 및 상기 게이트 유전체 층에 인접한 상기 기판의 상기 노출된 영역의 제1 부분 위에 디커플링 산화물(decoupling oxide)을 증착시키는 단계; 및
    상기 기판의 상기 노출된 영역의 상기 제1 부분에 인접한 상기 기판의 상기 노출된 영역의 제2 부분을 식각하는 단계를 포함하는, 방법.
  11. 제10항에 있어서,
    상기 수직 플로팅 게이트를 형성하는 단계는:
    상기 트렌치 및 상기 디커플링 산화물 위에 플로팅 게이트 산화물 층을 증착시키는 단계;
    상기 플로팅 게이트 산화물 층 위에 플로팅 게이트 금속 층을 증착시키는 단계;
    상기 금속 층 위에 플로팅 게이트 질화물 층을 증착시키는 단계; 및
    (i) 상기 플로팅 게이트 금속 층 아래 및 상기 트렌치 위, 그리고 (ii) 상기 플로팅 게이트 금속 층과 상기 트렌치 측벽 사이에 배치된 상기 플로팅 게이트 산화물 층의 영역을 남겨두고 그리고 상기 수직 플로팅 게이트를 남겨두고, 상기 플로팅 게이트 질화물 층, 상기 플로팅 게이트 금속 층 및 상기 플로팅 게이트 산화물 층을 식각하는 단계를 포함하는, 방법.
  12. 제11항에 있어서,
    상기 플로팅 게이트 산화물 층은 80 옹스트롬(Angstrom) 이하의 두께를 가지며, 상기 플로팅 게이트 금속 층은 30 옹스트롬 이하의 두께를 가지며, 그리고 상기 플로팅 게이트 질화물 층은 10 옹스트롬 이하의 두께를 갖는, 방법.
  13. 제11항에 있어서,
    상기 플로팅 게이트 금속 층은 질화티타늄(titanium nitride)이고, 상기 플로팅 게이트 질화물 층은 질화규소(silicon nitride)인, 방법.
  14. 제11항에 있어서,
    상기 수직 플로팅 게이트를 형성하는 단계는:
    상기 플로팅 게이트 질화물 및 금속 층들에 인접하여 그 위에 커플링 산화물을 증착시키는 단계;
    상기 커플링 산화물 위에 커플링 산화물 보호 스페이서를 증착시키는 단계; 및
    (i) 상기 커플링 산화물 및 상기 커플링 산화물 보호 스페이서에 인접한 상기 트렌치의 일부가 노출되고, (ii) 상기 제1 적층 산화물 층 위의 상기 질화물 층이 노출되도록 상기 커플링 산화물 보호 스페이서 및 상기 커플링 산화물을 식각하는 단계를 더 포함하는, 방법.
  15. 제14항에 있어서,
    상기 소스 라인을 형성하는 단계는:
    상기 커플링 산화물 보호 스페이서에 인접한 상기 트렌치의 상기 노출된 부분 위에 배리어 층(barrier layer)을 증착시키는 단계;
    상기 배리어 층 위에 소스 라인 도전성 재료를 증착시키는 단계; 및
    상기 트렌치에 배치되며 상기 커플링 산화물 보호 스페이서에 인접한 상기 트렌치 위로 수직으로 연장되는 소스 라인 도전성 재료를 남겨두고, 상기 소스 라인 도전성 재료 및 상기 배리어 층을 식각하는 단계를 포함하는, 방법.
  16. 제15항에 있어서,
    상기 배리어 층은 질화티타늄(titanium nitride)이고, 상기 소스 라인 도전성 재료는 텅스텐(tungsten)인, 방법.
  17. 제9항에 있어서,
    상기 제1 워드 라인 스페이서를 형성하는 단계는:
    상기 소스 라인, 상기 플로팅 게이트, 상기 디커플링 산화물 및 상기 질화물 층 위에 제2 적층 산화물 층을 증착시키는 단계;
    상기 질화물 층이 노출되도록 상기 제2 적층 산화물 층을 평탄화하는 단계;
    상기 제1 적층 산화물 층이 노출되도록 상기 질화물 층을 박리시키는 단계;
    상기 제1 적층 산화물 층의 일부 위에 질화물 스페이서를 형성하는 단계;
    상기 질화물 스페이서에 의해 마스킹되지 않은 상기 제1 적층 산화물 층의 부분들을 식각하여, 상기 게이트 도전체 재료의 노출된 부분을 드러내는 단계; 및
    상기 게이트 도전체 재료의 일부 위에 배치된 상기 제1 적층 산화물 층의 워드 라인 스페이서 부분을 노출시키기 위해 상기 질화물 스페이서를 식각하는 단계를 포함하는, 방법.
  18. 제17항에 있어서,
    상기 제1 적층 산화물 층의 상기 워드 라인 스페이서 부분은 250 옹스트롬 이하의 두께를 갖는, 방법.
  19. 제17항에 있어서,
    상기 소거 게이트를 형성하는 단계는:
    상기 터널링 유전체 층 위에 보호 폴리실리콘의 층을 증착시키는 단계;
    상기 보호 폴리실리콘의 층을 식각하여 상기 게이트 도전체 재료 및 상기 제1 적층 산화물 층의 상기 게이트 스페이서 부분 위에 배치된 상기 터널링 유전체 층의 노출된 부분을 드러내는 단계;
    상기 게이트 도전성 재료 위에 그리고 상기 제1 적층 산화물 층의 상기 워드 라인 스페이서 부분에 인접하게 배치된 상기 터널링 유전체 층의 워드 라인 스페이서 부분을 포함하는 결합된 워드 라인 스페이서를 남겨두고, (i) 상기 제1 적층 산화물 층의 상기 게이트 스페이서 부분 위에 배치된 상기 노출된 터널링 유전체 층의 제1 부분, 및 (ii) 상기 게이트 도전체 재료의 일부 위에 배치된 상기 노출된 터널링 유전체 층의 제2 부분을 식각하는 단계; 및
    상기 보호 폴리실리콘 위에 소거 게이트 폴리실리콘을 증착시키는 단계를 포함하는, 방법.
  20. 제19항에 있어서,
    상기 워드 라인을 정의하는 단계는:
    상기 결합된 게이트 스페이서 아래에 배치되지 않은 상기 게이트 도전체 재료의 부분들을 식각하는 단계를 포함하는, 방법.
  21. 제1항 내지 제20항 중 어느 한 항에 있어서,
    상기 터널링 유전체 층은 300 옹스트롬 이하의 두께를 갖는 산화물 층인, 방법.
  22. 전기적으로 소거 가능한 프로그램 가능 비휘발성 메모리 셀을 제조하는 방법으로서, 상기 방법은:
    상기 메모리 셀 주변의 논리 트랜지스터를 제조하는 단계-상기 논리 트랜지스터를 제조하는 단계는 (i) 기판의 상부 표면 상에 게이트 유전체 층을 형성하는 단계; 및 (ii) 제1 게이트 유전체 층 위에 게이트 도전체 재료를 증착시키는 단계를 포함 함-;
    상기 기판의 노출된 영역을 생성하기 위해 상기 제1 게이트 유전체 층 및 상기 게이트 도전체 재료의 일부를 제거하는 단계;
    상기 기판의 상기 노출된 영역에 트렌치를 형성하는 단계;
    상기 트렌치 내부에 일부가 배치된 수직 플로팅 게이트를 형성하는 단계;
    상기 트렌치 아래 영역에, 상기 기판의 도핑 농도와 상이한 도핑 농도를 갖는 소스 재료를 주입하는 단계;
    상기 수직 플로팅 게이트에 인접하고 상기 소스 재료 상부의 상기 기판의 상기 노출된 영역에, 상기 트렌치 내부에 일부가 배치된 소스 라인을 형성하는 단계;
    상기 게이트 도전체 재료의 일부 위에 워드 라인 스페이서를 형성하는 단계;
    상기 플로팅 게이트 및 상기 게이트 도전체 재료의 일부 위로 연장되는 터널링 유전체 층을 증착시키는 단계;
    상기 수직 플로팅 게이트 위에 배치된 상기 유전체 층의 일부 위에 소거 게이트를 형성하는 단계;
    상기 워드 라인 스페이서 아래에 배치된 상기 게이트 도전체 재료의 일부를 사용하여 워드 라인을 정의하는 단계; 및
    상기 워드 라인에 인접한 상기 기판의 영역에, 상기 기판의 도핑 농도와 상이한 도핑 농도를 갖는 드레인 재료를 주입하는 단계를 포함하는, 방법.
  23. 제22항에 있어서,
    제1항 내지 제20항 중 어느 한 항의 요소들을 더 포함하는, 방법.
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