KR20140052763A - 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법들 - Google Patents
게이트 구조체를 갖는 반도체 소자 및 그 제조 방법들 Download PDFInfo
- Publication number
- KR20140052763A KR20140052763A KR1020120119313A KR20120119313A KR20140052763A KR 20140052763 A KR20140052763 A KR 20140052763A KR 1020120119313 A KR1020120119313 A KR 1020120119313A KR 20120119313 A KR20120119313 A KR 20120119313A KR 20140052763 A KR20140052763 A KR 20140052763A
- Authority
- KR
- South Korea
- Prior art keywords
- material layer
- forming
- gate
- layer
- spacer material
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 206
- 239000004065 semiconductor Substances 0.000 title claims abstract description 93
- 230000008569 process Effects 0.000 claims abstract description 186
- 125000006850 spacer group Chemical group 0.000 claims abstract description 142
- 239000000463 material Substances 0.000 claims abstract description 96
- 238000005530 etching Methods 0.000 claims abstract description 64
- 238000004519 manufacturing process Methods 0.000 claims abstract description 56
- 239000000758 substrate Substances 0.000 claims abstract description 51
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 19
- 239000007789 gas Substances 0.000 claims description 13
- 238000000151 deposition Methods 0.000 claims description 12
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 11
- 229910052799 carbon Inorganic materials 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- 229910052731 fluorine Inorganic materials 0.000 claims description 9
- 239000011737 fluorine Substances 0.000 claims description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 6
- 239000001257 hydrogen Substances 0.000 claims description 5
- 229910052739 hydrogen Inorganic materials 0.000 claims description 5
- 239000011261 inert gas Substances 0.000 claims description 3
- 239000000203 mixture Substances 0.000 claims description 3
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 claims description 2
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 claims 2
- XPDWGBQVDMORPB-UHFFFAOYSA-N Fluoroform Chemical compound FC(F)F XPDWGBQVDMORPB-UHFFFAOYSA-N 0.000 claims 1
- 239000010410 layer Substances 0.000 description 291
- 229910052751 metal Inorganic materials 0.000 description 55
- 239000002184 metal Substances 0.000 description 55
- 239000011810 insulating material Substances 0.000 description 31
- 239000011229 interlayer Substances 0.000 description 31
- 230000004888 barrier function Effects 0.000 description 25
- 238000005137 deposition process Methods 0.000 description 25
- 230000015572 biosynthetic process Effects 0.000 description 18
- 239000007772 electrode material Substances 0.000 description 18
- 238000005468 ion implantation Methods 0.000 description 18
- 229910021332 silicide Inorganic materials 0.000 description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 17
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 16
- 238000000059 patterning Methods 0.000 description 14
- 239000010936 titanium Substances 0.000 description 14
- MRELNEQAGSRDBK-UHFFFAOYSA-N lanthanum(3+);oxygen(2-) Chemical compound [O-2].[O-2].[O-2].[La+3].[La+3] MRELNEQAGSRDBK-UHFFFAOYSA-N 0.000 description 12
- 206010010144 Completed suicide Diseases 0.000 description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 11
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 11
- 229910052710 silicon Inorganic materials 0.000 description 11
- 239000010703 silicon Substances 0.000 description 11
- 229910052719 titanium Inorganic materials 0.000 description 11
- 238000005229 chemical vapour deposition Methods 0.000 description 10
- 239000007769 metal material Substances 0.000 description 10
- 230000000149 penetrating effect Effects 0.000 description 9
- 229910052715 tantalum Inorganic materials 0.000 description 9
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 9
- 239000010941 cobalt Substances 0.000 description 8
- 229910017052 cobalt Inorganic materials 0.000 description 8
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 8
- 229910052759 nickel Inorganic materials 0.000 description 8
- 230000001590 oxidative effect Effects 0.000 description 8
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 239000010937 tungsten Substances 0.000 description 8
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 description 7
- 150000002736 metal compounds Chemical class 0.000 description 7
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 150000004767 nitrides Chemical class 0.000 description 6
- 125000004429 atom Chemical group 0.000 description 5
- 230000008021 deposition Effects 0.000 description 5
- 238000010586 diagram Methods 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- -1 CF 4 Chemical compound 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 4
- 229910052796 boron Inorganic materials 0.000 description 4
- 238000009413 insulation Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 3
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- MZLGASXMSKOWSE-UHFFFAOYSA-N tantalum nitride Chemical compound [Ta]#N MZLGASXMSKOWSE-UHFFFAOYSA-N 0.000 description 3
- MAKDTFFYCIMFQP-UHFFFAOYSA-N titanium tungsten Chemical compound [Ti].[W] MAKDTFFYCIMFQP-UHFFFAOYSA-N 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 239000000460 chlorine Substances 0.000 description 2
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 2
- 229910052757 nitrogen Inorganic materials 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 239000003826 tablet Substances 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- 238000007792 addition Methods 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 230000006798 recombination Effects 0.000 description 1
- 238000005215 recombination Methods 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4983—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET with a lateral structure, e.g. a Polysilicon gate with a lateral doping variation or with a lateral composition variation or characterised by the sidewalls being composed of conductive, resistive or dielectric material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
기판 상에 게이트 전극 구조체를 형성하고, 상기 게이트 전극 구조체를 덮는 제1 스페이서 물질층을 형성하고, 상기 제1 스페이서 물질층을 덮는 제2 스페이서 물질층을 형성하고, 에치-백 공정을 이용하여 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 식각하여 제1 스페이서 및 제2 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조 방법이 설명된다.
Description
본 발명은 게이트 구조체를 갖는 반도체 소자, 및 그 제조 방법들에 관한 것이다.
반도체 소자의 집적도가 높아지게 되어, 우수한 성능을 갖는 게이트 구조체를 형성하기 매우 어려워지고 있다. 예를 들어, 게이트 구조체를 형성하기 위하여 수행되는 증착 및 식각 공정들에서, 축적된 전하가 미치는 영향이 점차 커지고 있다.
본 발명이 해결하고자 하는 과제는, 게이트 구조체를 갖는 반도체 소자를 제공하는 것이다.
본 발명이 해결하고자 하는 과제는, 게이트 구조체를 갖는 반도체 소자를 제조하는 방법을 제공하는 것이다.
본 발명이 해결하고자 하는 다양한 과제들은 이상에서 언급한 과제들에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 실시예에 의한 반도체 소자의 제조 방법은, 기판 상에 게이트 전극 구조체를 형성하고, 상기 게이트 전극 구조체를 덮는 제1 스페이서 물질층을 형성하고, 상기 제1 스페이서 물질층을 덮는 제2 스페이서 물질층을 형성하고, 에치-백 공정을 이용하여 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 식각하여 제1 스페이서 및 제2 스페이서를 형성하는 것을 포함한다.
상기 에치-백 공정은 에칭 공정 및 플라즈마 방전 공정을 포함할 수 있다.
상기 플라즈마 방전 공정은 질소(N2), 불활성 가스 또는 그 혼합 가스를 플라즈마화시켜 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 처리하는 것을 포함할 수 있다.
상기 에치-백 공정은, 상대적으로 높은 선택비를 갖는 제1 에칭 공정, 및 상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 연속적으로 수행하는 것을 포함할 수 있다.
상기 제1 에칭 공정, 상기 제2 에칭 공정, 및 상기 플라즈마 방전 공정은 하나의 싸이클을 형성하고, 및 상기 하나의 싸이클이 적어도 1회 이상 주기적으로 반복될 수 있다.
상기 제1 에칭 공정은, CF4, C2F6, C3F6, C4F8 등, 탄소(C)와 불소(F)을 포함하는 가스를 이용할 수 있다.
상기 제2 에칭 공정은 CHF3 등, 탄소(C), 수소(H), 및 불소(F)을 포함하는 가스를 이용할 수 있다.
상기 제1 스페이서 물질층을 형성하는 것은, 내부 플라즈마를 이용하여 실리콘 산화물을 증착하는 것을 포함할 수 있다.
상기 제2 스페이서 물질층을 형성하는 것은, 리모트 플라즈마를 이용하여 실리콘 질화물을 증착하는 것을 포함할 수 있다.
상기 제2 스페이서 물질층을 형성하는 것은, ALD 공정 또는 MLD 공정을 수행하는 것을 포함할 수 있다.
본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판 상에 게이트 전극 구조체를 형성하고, 상기 게이트 전극 구조체를 덮는 스페이서 물질층을 형성하고, 에치-백 공정을 이용하여 상기 스페이서 물질층을 식각하여 상기 게이트 전극 구조체의 측면에 스페이서를 형성하여 게이트 구조체를 형성하되, 상기 에치-백 공정은 상대적으로 불소(F) 함유량이 높은 가스를 이용하는 제1 에칭 공정, 상대적으로 불소 함유량이 낮은 가스를 이용하는 제2 에칭 공정, 및 N2 가스를 이용하는 플라즈마 방전 공정을 동일한 챔버 내에서 적어도 1회 이상 연속적으로 수행하는 것을 포함하고, 상기 게이트 구조체를 이온 주입 마스크로 이용하여 상기 기판 내에 불순물 이온을 주입하여 소스/드레인 영역을 형성하고, 상기 게이트 구조체 및 상기 소스/드레인 영역을 덮는 층간 절연층을 형성하고, 및 상기 층간 절연층을 수직으로 관통하여 상기 소스/드레인 영역과 접촉하는 컨택 구조체를 형성하는 것을 포함한다.
상기 게이트 전극 구조체를 형성하는 것은, 상기 기판 상에 게이트 절연 물질층을 형성하고, 상기 게이트 절연 물질층 상에 게이트 전극 물질층을 형성하고, 상기 게이트 전극 물질층 상에 하드 마스크 패턴을 형성하고, 및 상기 하드 마스크 패턴을 패터닝 마스크로 이용하여 상기 게이트 전극 물질층 및 상기 게이트 절연 물질층을 패터닝하여 게이트 전극 및 게이트 절연층을 형성하는 것을 포함할 수 있다.
상기 컨택 구조체를 형성하는 것은, 상기 층간 절연층을 수직으로 관통하여 상기 소스/드레인 영역을 노출하는 컨택 홀을 형성하고, 상기 컨택 홀의 내벽 상에 배리어 금속층을 형성하고, 및 상기 컨택 홀을 채우도록 상기 배리어 금속층 상에 금속 플러그를 형성하는 것을 포함할 수 있다.
상기 방법은 상기 층간 절연층 및 상기 컨택 구조체 상에 캡핑층을 형성하고, 상기 캡핑층을 수직으로 관통하여 상기 컨택 구조체의 상면을 노출하는 비아 홀을 형성하고, 상기 컨택 구조체의 상면 및 상기 비아 홀의 내벽 상에 비아 배리어 금속층을 형성하고, 및 상기 비아 홀을 채우도록 상기 비아 배리어 금속층 상에 비아 플러그를 형성하는 것을 더 포함할 수 있다.
상기 소스/드레인 영역 상에 에피택셜 성장층을 형성하고, 및 상기 에피택셜 성장층 내에 실리사이드 영역을 형성하는 것을 더 포함할 수 있다.
상기 플라즈마 방전 공정은, 인, 비소, 붕소, 탄소, 수소, 및 질소 중 어느 하나 이상을 플라즈마 상태로 여기시켜 상기 스페이서 물질층의 내부로 확산시키는 것을 포함할 수 있다.
기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자는 다양한 물질 패턴들이 형성 공정 중 충분히 방전되어 낮은 축적된 전하량을 가지므로 각 물질층들의 프로파일이 손상됨 없이 부드러울 수 있다.
본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자를 제조하는 방법들은 물질층들 내에 축적된 전하들이 충분히 방전시킬 수 있으므로 물질 패턴들의 프로파일이 손상됨 없이 부드럽게 형성될 수 있다.
도 1 내지 3은 본 발명의 다양한 실시예들에 의한 반도체 소자들을 개략적으로 도시한 종단면도들이다.
도 4a 내지 4m, 5a 내지 5m, 및 6a 내지 6q는 본 발명의 실시예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 도면들이다.
도 7a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 7b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 7c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들 중 적어도 하나를 포함하는 가진 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 7d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
도 4a 내지 4m, 5a 내지 5m, 및 6a 내지 6q는 본 발명의 실시예들에 의한 반도체 소자를 제조하는 방법들을 설명하는 도면들이다.
도 7a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 반도체 모듈을 개념적으로 도시한 도면이다.
도 7b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 전자 시스템을 개념적으로 도시한 블록도이다.
도 7c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들 중 적어도 하나를 포함하는 가진 다른 전자 시스템을 개략적으로 도시한 블록도이다.
도 7d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들 중 적어도 하나를 포함하는 모바일 기기를 개략적으로 도시한 도면이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 명세서에서 사용된 용어는 실시 예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
하나의 소자(elements)가 다른 소자와 '접속된(connected to)' 또는 '커플링 된(coupled to)' 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 '직접 접속된(directly connected to)' 또는 '직접 커플링된(directly coupled to)'으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. '및/또는'은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
공간적으로 상대적인 용어인 '아래(below)', '아래(beneath)', '하부(lower)', '위(above)', '상부(upper)' 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 '아래(below)' 또는 '아래(beneath)'로 기술된 소자는 다른 소자의 '위(above)'에 놓여질 수 있다. 따라서, 예시적인 용어인 '아래'는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
또한, 본 명세서에서 기술하는 실시 예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 따라서, 동일한 참조 부호 또는 유사한 참조 부호들은 해당 도면에서 언급 또는 설명되지 않았더라도, 다른 도면을 참조하여 설명될 수 있다. 또한, 참조 부호가 표시되지 않았더라도, 다른 도면들을 참조하여 설명될 수 있다.
도 1, 2a 내지 2c, 및 3a 내지 3c는 본 발명의 다양한 실시예들에 의한 반도체 소자들(10a-10c)을 개략적으로 도시한 종단면도들이다.
도 1을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10a)는 기판(11) 상에 형성된 게이트 구조체(20), 기판(11) 내에 형성된 소스/드레인 영역(50)을 포함할 수 있다.
기판(11)은 단결정 실리콘을 포함할 수 있다. 예를 들어, 기판(11)은 벌크(bulk) 실리콘 웨이퍼 또는 SOI (silicon on insulator) 웨이퍼를 포함할 수 있다.
게이트 구조체(20)는 기판(11) 상에 직접적으로 형성된 게이트 절연층(22), 게이트 절연층(22) 상에 형성된 게이트 전극(30), 게이트 절연층(22)과 게이트 전극(30)의 측면들 상에 형성된 내측(inner) 게이트 스페이서(41), 내측 게이트 스페이서(41)의 측면 및 표면 상에 형성된 외측(outer) 게이트 스페이서(42)를 포함할 수 있다. 게이트 구조체(20)는 게이트 전극(30) 상에 형성된 하드 마스크 패턴(13)을 더 포함할 수 있다.
게이트 절연층(22)은 산화된 실리콘 (oxidized silicon) 또는 실리콘 산화물 (silicon oxide)을 포함할 수 있다. 예를 들어, 게이트 절연층(22)은 기판(11)의 표면이 산화되어 형성될 수 있다. 또는, 게이트 절연층(22)은 증착 공정을 이용하여 기판(11)의 표면 상에 실리콘 산화물이 증착되어 형성될 수도 있다.
게이트 전극(30)은 게이트 절연층(22)과 측면이 수직으로 정렬될 수 있다. 게이트 전극(30)은 도핑된(doped) 다결정 실리콘, 금속, 금속 실리사이드, 금속 화합물 같은 전도성 물질을 포함할 수 있다.
내측 게이트 스페이서(41)는 게이트 전극(30)의 측면, 게이트 절연층(22)의 측면 및 기판(11)의 표면의 일부 상에 형성될 수 있다. 내측 게이트 스페이서(41)는 PE-CVD 공정(plasma enhanced chemical vapor deposition process) 같은 증착 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. PE-CVD 공정은 반응 챔버의 내부에서 플라즈마를 생성하는 것을 포함할 수 있다.
외측 게이트 스페이서(42)는 내측 게이트 스페이서(41)의 측면 및 상면 상에 형성될 수 있다. 외측 게이트 스페이서(42)와 내측 게이트 스페이서(41)의 외측 단부(outer end portion)는 수직으로 정렬될 수 있다. 외측 게이트 스페이서(42)와 내측 게이트 스페이서(41)의 상측 단부(top end portion)도 수평으로 정렬될 수 있다. 외측 게이트 스페이서(42)는 리모트 플라즈마 공정 (remote plasma process)를 이용하는 ALD (atomic layered deposition) 공정 또는 MLD (molecular layered deposition)을 수행하여 형성될 수 있다. 외측 게이트 스페이서(42)는 실리콘 질화물(SiN)을 포함할 수 있다. 리모트 플라즈마 공정은 반응 챔버의 외부에서 플라즈마를 생성하여 챔버의 내부로 주입하는 것을 포함할 수 있다. 부가하여, 외측 게이트 스페이서(42)는 에칭 공정 및 방전 공정을 이용하여 형성될 수 있다. 예를 들어, 외측 게이트 스페이서(42)는 상대적으로 높은 식각 선택비(etch selectivity)를 갖는 제1 에칭 공정과, 상대적으로 낮은 식각 선택비를 갖는 제2 에칭 공정, 및 이온과 전자를 다량으로 포함하는 플라즈마 방전 공정이 연속적으로 수행되어 형성될 수 있다.
하드 마스크 패턴(13)은 게이트 전극(30)과 측면이 수직으로 정렬되도록 게이트 전극(30) 상에 형성될 수 있다. 하드 마스크 패턴(13)의 측면의 하부는 내측 게이트 스페이서(41)와 접촉하도록 덮일 수 있다. 하드 마스크 패턴(13)의 상부는 내측 게이트 스페이서(41)로 덮이지 않을 수 있다. 다른 실시예에서, 하드 마스크 패턴(13)은 생략될 수도 있다.
소스/드레인 영역(50)은 기판(11)의 내부에 형성된 하부 소스/드레인 영역(51), 상승된 표면을 갖도록 하부 소스/드레인 영역(51) 상에 형성된 상부 소스/드레인 영역(52), 및 실리사이드 영역(53)을 포함할 수 있다. 소스/드레인 영역(50)은 인(P), 비소(As), 또는 붕소(B) 같은 불순물 원자를 포함할 수 있다. 실리사이드 영역(53)이 상부 소스/드레인 영역(52) 내에 형성될 수 있다. 하부 소스/드레인 영역(51)의 일측 단부(lateral end portion)는 외측 게이트 스페이서(42)의 외측 단부와 대략적으로 정렬될 수 있다. 상부 소스/드레인 영역(52)은 기판(11)과 게이트 절연층(22)의 경계면보다 높은 레벨에 위치할 수 있다. 예를 들어, 상부 소스/드레인 영역(52)은 에피택셜 성장 공정을 이용하여 성장된 단결정 실리콘 영역을 포함할 수 있다. 상부 소스/드레인 영역(52)은 내측 게이트 스페이서(41) 및 외측 게이트 스페이서(42)와 접촉할 수 있다. 실리사이드 영역(53)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 또는 기타 금속 실리사이드를 포함할 수 있다.
반도체 소자()는 게이트 구조체(20) 및 소스/드레인 영역(50)을 덮는 층간 절연층(70) 및 층간 절연층(70)을 수직으로 관통하여 소스/드레인 영역(50)과 접촉하는 컨택 구조체(60)를 더 포함할 수 있다.
층간 절연층(70)은 증착 공정을 이용하여 형성된 실리콘 산화물을 포함할 수 있다. 예를 들어, 층간 절연층(70)은 TEOS (tetra ethyl ortho silicate) 같은 소스 가스와 플라즈마를 이용하여 형성된 실리콘 산화물을 포함할 수 있다.
컨택 구조체(60)는 금속 플러그(62) 및 금속 플러그(62)의 하면 및 측면을 감싸는 배리어 금속층(61)을 포함할 수 있다. 금속 플러그(62)는 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다. 배리어 금속층(61)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다. 배리어 금속층(61)은 소스/드레인 영역(50)과 접촉할 수 있다. 예를 들어, 배리어 금속층(61)은 실리사이드 영역(53)과 접촉할 수 있다.
도 2를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10b)는 기판(11) 상에 형성된 게이트 구조체(20), 기판(11) 내에 형성된 소스/드레인 영역(50), 게이트 구조체(20) 및 소스/드레인 영역(50)을 덮는 층간 절연층(70), 및 층간 절연층(70)을 수직으로 관통하여 소스/드레인 영역(50)과 접촉하는 컨택 구조체(60)를 포함할 수 있다.
게이트 구조체(20)는 기판(11) 상에 직접적으로 형성된 표면 절연층(21), 표면 절연층(21) 상에 형성된 게이트 절연층(22), 게이트 절연층(22) 상에 형성된 게이트 전극(30), 게이트 절연층(22)과 게이트 전극(30)의 측면들 상에 형성된 내측 게이트 스페이서(41), 내측 게이트 스페이서(41)의 측면 및 표면 상에 형성된 외측 게이트 스페이서(42)를 포함할 수 있다. 게이트 구조체(20)는 게이트 전극(30) 상에 형성된 하드 마스크 패턴(13)을 더 포함할 수 있다.
표면 절연층(21)은 산화된 실리콘 (oxidized silicon)을 포함할 수 있다. 예를 들어, 표면 절연층(21)은 기판(11)의 표면이 산화되어 형성될 수 있다.
게이트 절연층(22)은 하프늄 산화물(HfO), 란타늄 산화물(LaO), 알루미늄 산화물 (AlO) 같은 금속 산화물을 포함할 수 있다.
게이트 전극(30)은 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 포함할 수 있다.
그 외, 설명되지 않은 구성 요소들은 도 1 및 그 설명을 참조하여 이해될 수 있을 것이다.
도 3을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자(10c)는 기판(11) 상에 형성된 게이트 구조체(20), 기판(11) 내에 형성된 소스/드레인 영역(50), 게이트 구조체(20) 및 소스/드레인 영역(50)을 덮는 하부 층간 절연층(71) 및 상부 층간 절연층(72), 및 상부 층간 절연층(72) 및 하부 층간 절연층(71)을 수직으로 관통하여 소스/드레인 영역(50)과 접촉하는 컨택 구조체(60)를 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 소자들(10a-10c)은 리모트 플라즈마를 이용하여 다층으로 적층되고 및 플라즈마 방전 공정을 이용하여 형성된 외부 게이트 스페이서(42)를 포함할 수 있다. 따라서, 본 발명의 일 실시예에 의한 반도체 소자(10a)는 우수한 프로파일과 전기적, 물질적 특성을 갖는 외부 게이트 스페이서(42)를 포함할 수 있다. 외부 게이트 스페이서(42)가 플라즈마 방전 공정을 이용하여 형성되는 경우, 게이트 전극(30) 및 내부 게이트 스페이서(42)가 아킹이나 스파킹 현상으로부터 손상을 받지 않고 우수한 프로파일을 가질 수 있다. 따라서, 본 발명의 일 실시예에 의한 반도체 소자(10a)는 전기적, 물리적으로 우수한 안정성 및 내구성을 가질 수 있다.
도 4a 내지 4m은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 4a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(11)을 준비하고, 기판(11) 상에 게이트 절연 물질층(22a)을 형성하고, 게이트 절연 물질층(22a) 상에 게이트 전극 물질층(30a)을 형성하고, 및 게이트 전극 물질층(30a) 상에 하드 마스크 층(13a)을 형성하는 것을 포함할 수 있다.
기판(11)은 벌크(bulk) 실리콘 웨이퍼 또는 SOI (silicon on insulator) 웨이퍼를 포함할 수 있다.
게이트 절연 물질층(22a)을 형성하는 것은 산화 공정 (oxidizing process)을 이용하여 기판(11)의 표면을 산화시켜 산화된 실리콘(oxidized silicon)을 형성하는 것을 포함할 수 있다.
게이트 전극 물질층(30a)을 형성하는 것은 CVD 공정 같은 증착 공정을 이용하여 게이트 절연 물질층(22a) 상에 다결정 실리콘을 형성하는 것을 포함할 수 있다.
하드 마스크 층(13a)을 형성하는 것은 CVD 같은 증착 공정을 이용하여 게이트 전극 물질층(30a) 상에 실리콘 질화물을 형성하는 것을 포함할 수 있다.
도 4b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 층(13a) 상에 식각 마스크 패턴(MP)을 형성하고, 식각 마스크 패턴(MP)을 패터닝 마스크로 이용하여 하드 마스크 층(13a)을 패터닝하여 하드 마스크 패턴(13)을 형성하는 것을 포함할 수 있다. 이후 식각 마스크 패턴(MP)은 제거될 수 있다.
도 4c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 패턴(13)을 패터닝 마스크로 이용하여 게이트 전극 물질층(30a), 및 게이트 절연 물질층(22a)을 패터닝하여 게이트 전극(30) 및 게이트 절연층(22)을 형성하는 것을 포함할 수 있다. 하드 마스크 패턴(13)은 얇아질 수 있다. 이 공정에서, 게이트 절연층(22), 게이트 전극(30), 및 하드 마스크 패턴(13)을 포함하는 게이트 전극 구조체(15)이 형성될 수 있다.
도 4d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(11)의 표면 및 게이트 전극 구조체(15)의 표면을 덮는 내측 스페이서 물질층(41a)을 형성하는 것을 포함할 수 있다. 예를 들어, 내측 스페이서 물질층(41a)은 기판(11)의 표면들, 게이트 절연층(22)의 측면들(side surfaces), 게이트 전극(30)의 측면들(side surfaces), 및 하드 마스크 패턴(13)의 측면들(side surfaces) 및 상부 표면들을 컨포멀하게 덮을 수 있다. 내측 스페이서 물질층(41a)을 형성하는 것은 내부 플라즈마를 이용하는 PE-CVD 공정을 이용하여 실리콘 산화물을 형성하는 것을 포함할 수 있다. PE-CVD 공정은 반응 챔버의 내부에서 플라즈마를 생성하는 것을 포함할 수 있다. 예를 들어, 내측 스페이서 물질층(41a)은 ALD 공정(atomic layered deposition process) 또는 MLD 공정(molecular layered deposition process) 같은 다층 증착 공정(multi layered deposition process)을 이용하여 형성될 수도 있다. 이 공정에서, 내측 스페이서 물질층(41a)의 표면 또는 내부에 전하들(/)이 축적(accumulated)될 수 있다. 전하들(/)은 이온 및/또는 전자를 포함할 수 있다.
도 4e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 내측 스페이서 물질층(41a) 상에 외측 스페이서 물질층(42a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 외측 스페이서 물질층(42a)은 실리콘 질화물을 포함할 수 있다. 외측 스페이서 물질층(42a)을 형성하는 것은 컨포멀리티를 개선하기 위하여 ALD 공정 또는 MLD 공정 같은 다층 증착 공정을 수행하는 것을 포함할 수 있다. 부가하여, ALD 공정 또는 MLD 공정은 반응 챔버의 외부에서 플라즈마를 생성하여 반응 챔버의 내부로 주입하는 리모트 플라즈마 공정(remote plasma process)을 포함할 수 있다. 리모트 플라즈마 공정은 내부 플라즈마 공정과 달리 이온이 적고 라디칼을 상대적으로 많이 포함하므로 리모트 플라즈마 공정에 의해 형성된 물질층은 내부 플라즈마 공정에 의해 형성된 물질층보다 상대적으로 매우 낮은 전하량을 가질 수 있다. 예를 들어, 외측 스페이서 물질층(42a)이 내부 플라즈마 공정을 이용하여 형성된 경우, 내부 플라즈마는 반응성 이온들 및 전자들을 충분히 포함하므로 내측 스페이서 물질층(41a)의 표면에 축적된(accumulated) 전하들(/)은 재결합 등을 통하여 소멸될 수 있다. 그러나, 외측 스페이서 물질층(42a)이 리모트 플라즈마 공정를 이용하여 수행될 경우, 이온 함유량이 낮으므로 이전의 플라즈마 공정에서 축적된 전하들(/)을 소멸시키지 못한다. 따라서, 내측 스페이서 물질층(41a) 및 외측 스페이서 물질층(42a)의 내부 및/또는 계면에는 상대적으로 높은 전하(/)가 축적될 수 있다. 축적된 전하들(/)은 이후의 공정들이 수행되는 동안 아킹(arcing) 또는 스파킹 현상을 일으켜 물질층들에 피팅(pitting) 및/또는 마이그레이션 현상을 유발할 수 있다.
도 4f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정 등을 이용하여 외측 스페이서 물질층(42a) 및 내측 스페이서 물질층(41a)을 식각하여 외측 게이트 스페이서(42) 및 내측 게이트 스페이서(41)를 형성하는 것을 포함할 수 있다. 외측 게이트 스페이서(42)의 외측 끝단부와 내측 게이트 스페이서(41)의 외측 끝단부는 수직으로 정렬될 수 있다. 예를 들어, 기판(11)의 표면이 노출될 수 있다. 하드 마스크 패턴(13)의 상면 및 외측 게이트 스페이서(42)의 상단보다 높게 위치한 하드 마스크 패턴(13)의 측면이 노출될 수 있다. 이 공정에서 게이트 절연층(22), 게이트 전극(30), 하드 마스크 패턴(13), 내측 게이트 스페이서(41), 및 외측 게이트 스페이서(42)를 포함하는 게이트 구조체(20)가 형성될 수 있다.
외측 스페이서 물질층(42a)을 제거하는 것은 에칭 공정 및 플라즈마 방전(discharge) 공정을 포함할 수 있다. 에칭 공정은 상대적으로 높은 선택비를 갖는 제1 에칭 공정과 상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 포함할 수 있다. 선택비가 높다는 것은 외측 스페이서 물질층(42a)에 대한 시간당 식각율이 상대적으로 높다는 것을 의미할 수 있다. 따라서, 제1 에칭 공정은 제2 에칭 공정보다 외측 스페이서(42a) 물질층에 대하여 높은 시간당 식각율을 가질 수 있다.
예를 들어, 상대적으로 높은 선택비를 갖는 제1 에칭 공정은 CF4, C2F6, C3F6, C4F8 등, 탄소(C, carbon)과 불소(F, fluorine)을 포함하는 가스를 이용할 수 있다. 상대적으로 낮은 선택비를 갖는 제2 에칭 공정은, CHF3 등, 탄소(C, carbon), 수소(H, hydrogen), 및 불소(F, fluorine)을 포함하는 가스를 이용할 수 있다. 제1 에칭 공정은 제2 에칭 공정보다 불소 함유량이 높다.
제1 에칭 공정, 제2 에칭 공정, 및 플라즈마 방전 공정은 하나의 싸이클을 형성하여 최소한 1회 이상 주기적으로 반복될 수 있다. 하나의 싸이클의 공정은 진공 멈춤(vacuum break) 없이 동일한 챔버 내에서 인-시투(in-situ)로 수행될 수 있다.
플라즈마 방전 공정은 N2, He이나 Ar 같은 불활성 가스, 또는 그 혼합을 이용할 수 있다. 예를 들어, 플라즈마 방전 공정은 약 10 내지 50mTorr의 압력의 진공 챔버 내에 N2 가스 또는 N2 가스와 He 가스의 혼합 가스를 약 10:1 내지 20:1의 비율로 공급하고 플라즈마 상태로 여기시켜 내측 스페이서 물질층 및/또는 외측 스페이서 물질층을 처리하는 것(treating)을 포함할 수 있다.
또는, 외측 스페이서 물질층(42a)을 제거하는 것은 에칭 공정 및 플라즈마 이온 주입 공정을 포함할 수 있다. 에칭 공정은 상대적으로 높은 선택비를 갖는 제1 에칭 공정과 상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 포함할 수 있다.
플라즈마 이온 주입 공정은 확산형 이온 주입 공정을 포함할 수 있다. 예를 들어, 확산형 이온 주입 공정은 임플란테이션 방법을 사용하지 않고 반응 챔버의 내부에 인, 비소, 붕소, 수소, 탄소, 또는 질소 등을 플라즈마 상태로 여기시켜 외측 스페이서 물질층(42a)의 내부로 확산 방법을 이용하여 주입하는 것을 포함할 수 있다.
제1 에칭 공정, 제2 에칭 공정, 및 플라즈마 이온 주입 공정도 하나의 싸이클을 형성하여 최소한 1회 이상 주기적으로 반복될 수 있다.
도 4g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 구조체(20)를 이온 주입 마스크로 이용하는 이온 임플란테이션 공정을 수행하여 기판(11) 내에 불순물 원자를 주입하여 하부 소스/드레인 영역(51)을 형성하는 것을 포함할 수 있다. 불순물 원자는 인(P, phosphorous), 비소(As, arsenic), 또는 붕소(B, boron)을 주입하는 것을 포함할 수 있다. 하부 소스/드레인 영역(51)은 외측 게이트 스페이서(42)의 외측단과 정렬될 수 있다.
도 4h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하부 소스/드레인 영역(51)이 형성된 기판(11)의 표면을 상승시키는 것을 포함할 수 있다. 예를 들어, 하부 소스/드레인 영역(51)이 형성된 기판(11)의 표면 상에 선택적 에피택셜 성장 공정을 수행하여 상승된 표면을 갖는 상부 소스/드레인 영역(52)을 형성하는 것을 포함할 수 있다.
도 4i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상부 소스/드레인 영역(52) 내에 실리사이드 영역(53)을 형성하는 것을 포함할 수 있다. 실리사이드 영역(53)을 형성하는 것은 상부 소스/드레인 영역(52)의 표면 상에 실리시데이션 반응을 위한 금속층을 형성하고 실리시데이션 공정을 수행하고, 실리사이드화 되지 않은 금속을 제거하는 것을 포함할 수 있다. 예를 들어, 실리사이드 영역(53)은 니켈 실리사이드, 코발트 실리사이드, 텅스텐 실리사이드, 티타늄 실리사이드, 또는 기타 금속 실리사이드를 포함할 수 있다. 이 공정에서, 하부 소스/드레인 영역(51), 상부 소스/드레인 영역(52), 및 실리사이드 영역(53)을 포함하는 소스/드레인 영역(50)이 형성될 수 있다.
도 4j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 구조체(20)를 덮는 층간 절연층(70)을 형성하고, 층간 절연층(70)을 수직으로 관통하여 실리사이드 영역(53)의 표면을 노출시키는 컨택 홀(CH)을 형성하는 것을 포함할 수 있다. 층간 절연층(70)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다. 컨택 홀(CH)은 외측 게이트 스페이서(42)를 부분적으로 노출할 수도 있다.
도 4k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 홀(CH)의 내벽 상에 배리어 금속 물질층(61a)을 컨포멀하게 형성하고, 컨택 홀(CH)을 채우도록 배리어 금속 물질층(61a) 상에 플러그 금속층(62a)을 형성하는 것을 포함할 수 있다. 배리어 금속 물질층(61a)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다. 플러그 금속층(62a)은 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 형성하는 것을 포함할 수 있다.
도 4l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 1을 더 참조하여, 층간 절연층(70) 상의 배리어 금속 물질층(61a) 및 플러그 금속층(62a)을 CMP 공정 등을 이용하여 제거하여 배리어 금속층(61) 및 금속 플러그(62)를 갖는 컨택 구조체(60)를 형성하고, 층간 절연층(70) 상에 컨택 구조체(60)의 측면을 감싸는 하부 캡핑층(33) 및 상부 캡핑층(34)을 형성하는 것을 포함할 수 있다. 하부 캡핑층(33)을 형성하는 것은 증착 공정을 수행하여 탄소(C, carbon)을 포함하는 실리콘 산화물 (SiOC)을 형성하는 것을 포함할 수 있다. 상부 캡핑층(34)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 4m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상부 캡핑층(34) 및 하부 캡핑층(33)을 수직으로 관통하여 컨택 구조체(60)들과 접촉하는 비아 구조체(80)를 형성하는 것을 포함할 수 있다. 비아 구조체(80)를 형성하는 것은, 도 4j 내지 4l을 더 참조하여, 상부 캡핑층(34) 및 하부 캡핑층(33)을 관통하여 컨택 구조체(60)의 상면을 노출하는 비아 홀(VH)을 형성하고, 비아 홀(VH)의 내벽 상에 비아 배리어 금속층(81)을 컨포멀하게 형성하고, 비아 배리어 금속층(81) 상에 비아 홀(VH)을 채우도록 비아 플러그(82)를 형성하는 것을 포함할 수 있다. 비아 배리어 금속층(81)은 티타늄(Ti), 티타늄 질화물(TiN), 탄탈룸(Ta), 탄탈룸 질화물(TaN), 티타늄 텅스텐(TiW) 또는 기타 배리어용 금속을 포함할 수 있다. 비아 플러그(82)는 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 형성하는 것을 포함할 수 있다. 예를 들어, 비아 배리어 금속층(81)은 컨택 구조체(60)의 배리어 금속층(61)과 동일한 물질을 포함할 수 있고, 비아 플러그(82)는 컨택 구조체(60)의 금속 플러그(62)와 동일한 물질을 포함할 수 있다.
도 5a 내지 5m은 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 5a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(11)을 준비하고, 기판(11)의 표면 상에 게이트 절연 물질층(22a)을 형성하고, 게이트 절연 물질층(22a) 상에 게이트 전극 물질층(30a)을 형성하고, 및 게이트 전극 물질층(30a) 상에 하드 마스크 층(13a)을 형성하는 것을 포함할 수 있다.
게이트 절연 물질층(22a)을 형성하는 것은 기판(11) 상에 직접적으로 하부 게이트 절연 물질층(23a)을 형성하고, 하부 게이트 절연 물질층(23a) 상에 상부 게이트 절연 물질층(24a)을 형성하는 것을 포함할 수 있다.
하부 게이트 절연 물질층(23a)을 형성하는 것은 산화 공정 (oxidizing process)을 이용하여 기판(11)의 표면을 산화시켜 산화된 실리콘(oxidized silicon)을 형성하거나 (chemical vapor deposition), ALD (atomic layered deposition), 또는 MLD (molecular layered deposition) 같은 증착 공정을 이용하여 실리콘 산화물(silicon oxide)을 형성하는 것을 포함할 수 있다. 상부 게이트 절연 물질층(24a)을 형성하는 것은 CVD 또는 PVD (physical vapor deposition) 같은 증착 공정을 이용하여 하부 게이트 절연 물질층(23a) 상에 하프늄 산화물(HfO), 란타늄 산화물(LaO), 알루미늄 산화물 (AlO) 같은 금속 산화물을 형성하는 것을 포함할 수 있다.
게이트 전극 물질층(30a)을 형성하는 것은 게이트 절연 물질층(22a) 상에 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 형성하는 것을 포함할 수 있다. 게이트 전극 물질층(30a)은 다층으로 형성될 수도 있다.
하드 마스크 층(13a)을 형성하는 것은 CVD 같은 증착 공정을 이용하여 게이트 전극 물질층(30a) 상에 실리콘 질화물 및/또는 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 5b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 층(13a) 상에 식각 마스크 패턴(MP)을 형성하고, 식각 마스크 패턴(MP)을 패터닝 마스크로 이용하여 하드 마스크 층(13a)을 패터닝하여 하드 마스크 패턴(13)을 형성하는 것을 포함할 수 있다. 이후, 식각 마스크 패턴(MP)은 제거될 수 있다.
도 5c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 패턴(13)을 패터닝 마스크로 이용하여 게이트 전극 물질층(30a), 및 게이트 절연 물질층(22a)을 패터닝하여 게이트 전극(30) 및 게이트 절연층(22)을 형성하는 것을 포함할 수 있다. 하드 마스크 패턴(13)은 얇아질 수 있다. 게이트 절연층(22)은 하부 게이트 절연층(23) 및 상부 게이트 절연층(24)을 포함할 수 있다. 이 공정에서, 게이트 절연층(22), 게이트 전극(30), 및 하드 마스크 패턴(13)을 포함하는 게이트 전극 구조체(15)이 형성될 수 있다.
도 5d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(11)의 표면 및 게이트 전극 구조체(15)의 표면을 덮는 내측 스페이서 물질층(41a)을 형성하는 것을 포함할 수 있다. 예를 들어, 내측 스페이서 물질층(41a)은 기판(11)의 표면들, 게이트 절연층(22)의 측면들, 게이트 전극(30)의 측면들, 및 하드 마스크 패턴(13)의 측면들 및 상부 표면을 컨포멀하게 덮을 수 있다. 내측 스페이서 물질층(41a)을 형성하는 것은 내부 플라즈마를 이용하는 CVD 공정을 이용하여 실리콘 산화물을 형성하는 것을 포함할 수 있다. 예를 들어, 내측 스페이서 물질층(41a)은 ALD 공정 또는 MLD 공정 같은 다층 증착 공정을 이용하여 형성될 수도 있다. 이 공정에서, 내측 스페이서 물질층(41a)의 표면 또는 내부에 전하들(/)이 축적될 수 있다. 전하들(/)은 이온 및/또는 전자를 포함할 수 있다.
도 5e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 내측 스페이서 물질층(41a) 상에 외측 스페이서 물질층(42a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 외측 스페이서 물질층(42a)을 형성하는 것은 컨포멀리티를 개선하기 위하여 리모트 플라즈마 공정을 이용하여 ALD 공정 또는 MLD 공정 같은 다층 증착 공정을 수행하는 것을 포함할 수 있다. 리모트 플라즈마 공정은 반응 챔버의 외부에서 플라즈마를 생성하여 반응 챔버의 내부로 주입하는 것을 포함할 수 있다. 외측 스페이서 물질층(42a)은 실리콘 질화물을 포함할 수 있다. 부가하여, 외측 스페이서 물질층(42a)을 형성하기 위한 ALD 공정 또는 MLD 공정은 리모트 플라즈마 공정을 포함할 수 있다.
도 5f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정 등을 이용하여 외측 스페이서 물질층(42a) 및 내측 스페이서 물질층(41a)을 식각하여 외측 게이트 스페이서(42) 및 내측 게이트 스페이서(41)를 형성하는 것을 포함할 수 있다. 이 공정에서, 게이트 절연층(22), 게이트 전극(30), 하드 마스크 패턴(13), 내측 게이트 스페이서(41), 및 외측 게이트 스페이서(42)를 포함하는 게이트 구조체(20)가 형성될 수 있다. 게이트 절연층(22)은 하부 게이트 절연층(23) 및 상부 게이트 절연층(24)을 포함할 수 있다.
외측 스페이서 물질층(42a)을 제거하는 것은 에칭 공정 및 플라즈마 방전 공정을 포함할 수 있다. 에칭 공정은 상대적으로 높은 선택비를 갖는 제1 에칭 공정과 상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 포함할 수 있다. 제1 에칭 공정, 제2 에칭 공정, 및 플라즈마 방전 공정은 하나의 싸이클을 형성하여 최소한 1회 이상 주기적으로 반복될 수 있다.
또는, 외측 스페이서 물질층(42a)을 제거하는 것은 에칭 공정 및 플라즈마 이온 주입 공정을 포함할 수 있다. 에칭 공정은 상대적으로 높은 선택비를 갖는 제1 에칭 공정과 상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 포함할 수 있다. 플라즈마 이온 주입 공정은 확산형 이온 주입 공정을 포함할 수 있다. 제1 에칭 공정, 제2 에칭 공정, 및 플라즈마 이온 주입 공정도 하나의 싸이클을 형성하여 최소한 1회 이상 주기적으로 반복될 수 있다.
도 5g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 구조체(20)를 이온 주입 마스크로 이용하는 임플란테이션 공정을 수행하여 기판(11) 내에 불순물 원자를 주입하여 하부 소스/드레인 영역(51)을 형성하는 것을 포함할 수 있다.
도 5h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하부 소스/드레인 영역(51) 상에 상부 소스/드레인 영역(52)을 형성하는 것을 포함할 수 있다. 상부 소스/드레인 영역(52)을 형성하는 것은 선택적 에피택셜 성장 공정을 수행하는 것을 포함할 수 있다.
도 5i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상부 소스/드레인 영역(52) 내에 실리사이드 영역(53)을 형성하는 것을 포함할 수 있다. 이 공정에서, 하부 소스/드레인 영역(51), 상부 소스/드레인 영역(52), 및 실리사이드 영역(53)을 포함하는 소스/드레인 영역(50)이 형성될 수 있다.
도 5j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 구조체(20)를 덮는 층간 절연층(70)을 형성하고, 층간 절연층(70)을 수직으로 관통하여 실리사이드 영역(53)의 표면을 노출시키는 컨택 홀(CH)을 형성하는 것을 포함할 수 있다.
도 5k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 홀(CH)의 내벽 상에 배리어 금속 물질층(61a)을 컨포멀하게 형성하고, 배리어 금속 물질층(61a) 상에 컨택 홀(CH)을 채우도록 플러그 금속층(62a)을 형성하는 것을 포함할 수 있다.
도 5l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 2a를 더 참조하여, 층간 절연층(70) 상의 배리어 금속 물질층(61a) 및 플러그 금속층(62a)을 CMP 공정 등을 이용하여 제거하여 배리어 금속층(61) 및 금속 플러그(62)를 갖는 컨택 구조체(60)를 형성하고, 층간 절연층(70) 상에 컨택 구조체(60)의 측면을 감싸는 하부 캡핑층(33) 및 상부 캡핑층(34)을 형성하는 것을 포함할 수 있다. 하부 캡핑층(33)을 형성하는 것은 증착 공정을 수행하여 탄소(C, carbon)을 포함하는 실리콘 산화물 (SiOC)을 형성하는 것을 포함할 수 있다. 상부 캡핑층(34)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 5m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상부 캡핑층(34) 및 하부 캡핑층(33)을 수직으로 관통하여 컨택 구조체(60)들과 접촉하는 비아 구조체(80)를 형성하는 것을 포함할 수 있다. 비아 구조체(80)를 형성하는 것은, 도 5j 내지 5l을 더 참조하여, 상부 캡핑층(34) 및 하부 캡핑층(33)을 관통하여 컨택 구조체(60)의 상면을 노출하는 비아 홀(VH)을 형성하고, 비아 홀(VH)의 내벽 상에 비아 배리어 금속층(81)을 컨포멀하게 형성하고, 비아 배리어 금속층(81) 상에 비아 홀(VH)을 채우도록 비아 플러그(82)를 형성하는 것을 포함할 수 있다.
도 6a 내지 6q는 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법을 설명하는 도면들이다.
도 6a를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(11)을 준비하고, 기판(11)의 표면 상에 표면 절연 물질층(21a)을 형성하고, 표면 절연 물질층(21a) 상에 희생 물질층(12a)을 형성하고, 희생 물질층(12a) 상에 하드 마스크 층(13a)을 형성하고, 및 하드 마스크 층(13a) 상에 식각 마스크 패턴(MP)을 형성하는 것을 포함할 수 있다. 기판(11)은 벌크(bulk) 실리콘 웨이퍼 또는 SOI (silicon on insulator) 웨이퍼를 포함할 수 있다. 표면 절연 물질층(21a)을 형성하는 것은 산화 공정 (oxidizing process)을 이용하여 기판(11)의 표면을 산화시켜 산화된 실리콘(oxidized silicon)을 형성하는 것을 포함할 수 있다. 희생 물질층(12a)을 형성하는 것은 CVD (chemical vapor deposition) 같은 증착 공정을 이용하여 표면 절연 물질층(21a) 상에 다결정 실리콘을 형성하는 것을 포함할 수 있다. 하드 마스크 층(13a)을 형성하는 것은 CVD 같은 증착 공정을 이용하여 희생 물질층(12a) 상에 실리콘 질화물을 형성하는 것을 포함할 수 있다. 식각 마스크 패턴(MP)을 형성하는 것은 포토리소그래피 공정을 이용하여 포토레지스트 패턴을 형성하는 것을 포함할 수 있다.
도 6b를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 식각 마스크 패턴(MP)을 패터닝 마스크로 이용하여 하드 마스크 층(13a)을 패터닝하여 하드 마스크 패턴(13)을 형성하고, 식각 마스크 패턴(MP)을 제거하는 것을 포함할 수 있다.
도 6c를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 패턴(13)을 패터닝 마스크로 이용하여 표면 절연 물질층(21a), 및 희생 물질층(12a)을 패터닝하여 희생 패턴(12) 및 표면 절연층(21)을 형성하는 것을 포함할 수 있다. 하드 마스크 패턴(13)은 얇아질 수 있다. 이 공정에서, 표면 절연층(21), 희생 패턴(12), 및 하드 마스크 패턴(13)을 포함하는 게이트 전극 구조체(15)이 형성될 수 있다.
도 6d를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 기판(11)의 표면 및 게이트 전극 구조체(15)의 표면을 덮는 내측 스페이서 물질층(41a)을 형성하는 것을 포함할 수 있다. 예를 들어, 내측 스페이서 물질층(41a)은 기판(11)의 표면들, 표면 절연층(21)의 측면들, 희생 패턴(12)의 측면들, 및 하드 마스크 패턴(13)의 측면들 및 상부 표면들을 컨포멀하게 덮을 수 있다. 내측 스페이서 물질층(41a)을 형성하는 것은 내부 플라즈마 공정을 이용하는 CVD 공정을 이용하여 실리콘 산화물을 형성하는 것을 포함할 수 있다. 예를 들어, 내측 스페이서 물질층(41a)은 ALD 공정 또는 MLD 공정 같은 다층 증착 공정을 이용하여 형성될 수도 있다. 이 공정에서, 내측 스페이서 물질층(41a)의 표면 또는 내부에 전하들(/)이 축적될 수 있다. 전하들(/)은 이온 및/또는 전자를 포함할 수 있다.
도 6e를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 내측 스페이서 물질층(41a) 상에 외측 스페이서 물질층(42a)을 컨포멀하게 형성하는 것을 포함할 수 있다. 외측 스페이서 물질층(42a)을 형성하는 것은 컨포멀리티를 개선하기 위하여 ALD 공정 또는 MLD 공정 같은 다층 증착 공정을 수행하는 것을 포함할 수 있다. 외측 스페이서 물질층(42a)은 실리콘 질화물을 형성될 수 있다. 부가하여, ALD 공정 또는 MLD 공정은 리모트 플라즈마 공정(remote plasma process)을 포함할 수 있다.
도 6f를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 에치-백 공정 등을 이용하여 외측 스페이서 물질층(42a) 및 내측 스페이서 물질층(41a)을 식각하여 외측 게이트 스페이서(42) 및 내측 게이트 스페이서(41)를 형성하는 것을 포함할 수 있다. 외측 게이트 스페이서(42)의 외측 끝단부와 내측 게이트 스페이서(41)의 외측 끝단부는 수직으로 정렬될 수 있다. 예를 들어, 기판(11)의 표면이 노출될 수 있다. 하드 마스크 패턴(13)의 상면 및 외측 게이트 스페이서(42)의 상단보다 높게 위치한 하드 마스크 패턴(13)의 측면이 노출될 수 있다. 이 공정에서 표면 절연층(21), 희생 패턴(12), 하드 마스크 패턴(13), 내측 게이트 스페이서(41), 및 외측 게이트 스페이서(42)를 포함하는 예비 게이트 구조체(20a)가 형성될 수 있다.
외측 스페이서 물질층(42a)을 제거하는 것은 에칭 공정 및 플라즈마 방전 공정을 포함할 수 있다. 에칭 공정은 상대적으로 높은 선택비를 갖는 제1 에칭 공정과 상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 포함할 수 있다. 제1 에칭 공정, 제2 에칭 공정, 및 플라즈마 방전 공정은 하나의 싸이클을 형성하여 최소한 1회 이상 주기적으로 반복될 수 있다.
또는, 외측 스페이서 물질층(42a)을 제거하는 것은 에칭 공정 및 플라즈마 이온 주입 공정을 포함할 수 있다. 에칭 공정은 상대적으로 높은 선택비를 갖는 제1 에칭 공정과 상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 포함할 수 있다. 플라즈마 이온 주입 공정은 확산형 이온 주입 공정을 포함할 수 있다. 제1 에칭 공정, 제2 에칭 공정, 및 플라즈마 이온 주입 공정도 하나의 싸이클을 형성하여 최소한 1회 이상 주기적으로 반복될 수 있다.
도 6g를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 예비 게이트 구조체(20a)를 이온 주입 마스크로 이용하는 임플란테이션 공정을 수행하여 기판(11) 내에 불순물 원자를 주입하여 하부 소스/드레인 영역(51)을 형성하는 것을 포함할 수 있다. 하부 소스/드레인 영역(51)은 외측 게이트 스페이서(42)의 외측단과 정렬될 수 있다.
도 6h를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하부 소스/드레인 영역(51) 상에 상부 소스/드레인 영역(52)을 형성하는 것을 포함할 수 있다. 상부 소스/드레인 영역(52)을 형성하는 것은 선택적 에피택셜 성장 공정을 수행하는 것을 포함할 수 있다.
도 6i를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 형성하는 방법은, 예비 게이트 구조체(20a) 및 상부 소스/드레인 영역(52)을 덮는 하부 층간 절연층(71)을 형성하고, CMP 공정 등을 이용하여 하드 마스크 패턴(13)이 노출되도록 하부 층간 절연층(71)의 상부를 제거하는 것을 포함할 수 있다.
도 6j를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하드 마스크 패턴(13) 및 희생 패턴(12)을 제거하여 게이트 전극 공간(GS)을 정의하는 것을 포함할 수 있다. 하드 마스크 패턴(13)을 제거하는 것은 인산(H3PO4)을 이용하는 습식 공정을 수행하는 것을 포함할 수 있다. 희생 패턴(12)을 제거하는 것은 염소 이온 (Cl-) 또는 염소 라디칼(Cl*)을 이용하는 건식 식각 공정을 수행하는 것을 포함할 수 있다. 게이트 전극 공간(GS)은 표면 절연층(21)과 내측 게이트 스페이서(41)에 의해 정의될 수 있다.
도 6k를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 게이트 전극 공간(GS) 내에 게이트 절연 물질층(22a) 및 게이트 전극 물질층(30a)을 형성하는 것을 포함할 수 있다. 게이트 절연 물질층(22a)을 형성하는 것은 CVD 또는 PVD 같은 증착 공정을 이용하여 하부 게이트 절연 물질층(23a) 상에 하프늄 산화물(HfO), 란타늄 산화물(LaO), 알루미늄 산화물 (AlO) 같은 금속 산화물을 형성하는 것을 포함할 수 있다. 게이트 전극 물질층(30a)을 형성하는 것은 게이트 절연 물질층(22a) 상에 텅스텐, 구리, 니켈, 코발트, 알루미늄, 티타늄, 탄탈룸 같은 금속 및/또는 금속 질화물 같은 금속 화합물을 형성하는 것을 포함할 수 있다.
도 6l을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, CMP 공정을 수행하여 하부 층간 절연층(71) 상의 게이트 전극 물질층(30a) 및 게이트 절연 물질층(22a)을 제거하여 게이트 절연층(22) 및 게이트 전극(30)을 형성하는 것을 포함할 수 있다. 게이트 절연층(22)은 게이트 전극(30)의 하면 및 측면을 덮을 수 있다. 이 공정에서, 표면 절연층(21), 게이트 절연층(22), 게이트 전극(30), 내측 게이트 스페이서(41), 및 외측 게이트 스페이서(42)를 포함하는 게이트 구조체(20)가 형성될 수 있다.
도 6m을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 하부 층간 절연층(71) 및 게이트 구조체(20) 상에 상부 층간 절연층(72)을 형성하고, 상부 층간 절연층(72) 및 하부 층간 절연층(71)을 수직으로 관통하여 상부 소스/드레인 영역(52)을 노출하는 컨택 홀(CH)을 형성하는 것을 포함할 수 있다.
도 6n을 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 홀(CH) 내에 노출된 상부 소스/드레인 영역(52) 내에 실리사이드 영역(53)을 형성하는 것을 포함할 수 있다. 이 공정에서, 하부 소스/드레인 영역(51), 상부 소스/드레인 영역(52), 및 실리사이드 영역(53)을 포함하는 소스/드레인 영역(50)이 형성될 수 있다.
도 6o를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 컨택 홀(CH)의 내벽 및 실리사이드 영역(53)의 표면 상에 배리어 금속 물질층(61a)을 컨포멀하게 형성하고, 배리어 금속 물질층(61a) 상에 컨택 홀(CH)을 채우도록 플러그 금속층(62a)을 형성하는 것을 포함할 수 있다.
도 6p를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 도 3a를 더 참조하여, 상부 층간 절연층(72) 상의 배리어 금속 물질층(61a) 및 플러그 금속층(62a)을 CMP 공정 등을 이용하여 제거하여 배리어 금속층(61) 및 금속 플러그(62)를 갖는 컨택 구조체(60)를 형성하고, 상부 층간 절연층(72) 상에 컨택 구조체(60)의 측면을 감싸는 하부 캡핑층(33) 및 상부 캡핑층(34)을 형성하는 것을 포함할 수 있다. 하부 캡핑층(33)을 형성하는 것은 증착 공정을 수행하여 탄소(C, carbon)을 포함하는 실리콘 산화물 (SiOC)을 형성하는 것을 포함할 수 있다. 상부 캡핑층(34)을 형성하는 것은 증착 공정을 수행하여 실리콘 산화물을 형성하는 것을 포함할 수 있다.
도 6q를 참조하면, 본 발명의 일 실시예에 의한 반도체 소자를 제조하는 방법은, 상부 캡핑층(34) 및 하부 캡핑층(33)을 수직으로 관통하여 컨택 구조체(60)들과 접촉하는 비아 구조체(80)를 형성하는 것을 포함할 수 있다. 비아 구조체(80)를 형성하는 것은, 도 6m 내지 6p를 더 참조하여, 상부 캡핑층(34) 및 하부 캡핑층(33)을 관통하여 컨택 구조체(60)의 상면을 노출하는 비아 홀(VH)을 형성하고, 비아 홀(VH)의 내벽 상에 비아 배리어 금속층(81)을 컨포멀하게 형성하고, 비아 배리어 금속층(81) 상에 비아 홀(VH)을 채우도록 비아 플러그(82)를 형성하는 것을 포함할 수 있다.
본 발명의 실시예들에 의한 반도체 소자를 제조하는 방법들은 외부 게이트 스페이서(42)를 리모트 플라즈마를 이용하여 다층으로 적층하고 및 플라즈마 방전 공정을 이용하여 형성하는 것을 포함한다. 따라서, 본 발명의 실시예들에 의한 반도체 소자를 제조하는 방법들에 의하면, 게이트 전극(30) 및 내부 게이트 스페이서(42)는 축적된 전하들에 의해 아킹이나 스파킹 현상으로부터 손상을 받지 않고 우수한 프로파일을 갖도록 형성될 수 있다. 따라서, 본 발명의 실시예들에 의한 반도체 소자를 제조하는 방법들에 의하면 전기적, 물리적으로 우수한 안정성 및 내구성을 갖는 반도체 소자가 제조될 수 있다.
도 7a는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 반도체 모듈(2200)을 개념적으로 도시한 도면이다. 도 7a를 참조하면, 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(2200)은, 반도체 모듈 기판(2210) 상에 실장된 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 하나를 포함할 수 있다. 반도체 모듈(2200)은 모듈 기판(2210) 상에 실장된 마이크로프로세서(2220)를 더 포함할 수 있다. 모듈 기판(2210)의 적어도 한 변에는 입출력 터미널들(2240)이 배치될 수 있다. 마이크로프로세서(220)는 본 발명의 실시예들에 의한 반도체 소자들(10a-10c) 중 하나를 포함할 수 있다.
도 7b는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 전자 시스템(2300)을 개념적으로 도시한 블록도이다. 도 7b를 참조하면, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c)은 전자 시스템(2300)에 적용될 수 있다. 전자 시스템(2300)은 바디(Body; 2310)를 포함할 수 있다. 바디(2310)는 마이크로프로세서(Microprocessor; 2320), 파워 서플라이(Power Supply; 2330), 기능 유닛(Function Unit; 2340), 및/또는 디스플레이 컨트롤러(Display Controller; 2350)를 포함할 수 있다. 바디(2310)는 인쇄 회로 기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board)일 수 있다. 마이크로프로세서(2320), 파워 서플라이(2330), 기능 유닛(2340), 및 디스플레이 컨트롤러(2350)는 바디(2310)상에 실장 또는 장착될 수 있다. 바디(2310)의 상면 혹은 바디(2310)의 외부에 디스플레이(2360)가 배치될 수 있다. 예를 들면, 디스플레이(2360)은 바디(2310)의 표면 상에 배치되어 디스플레이 컨트롤러(2350)에 의해 프로세싱된 이미지를 표시할 수 있다. 파워 서플라이(2330)는 외부의 전원 등으로부터 일정 전압을 공급받아 이를 다양한 전압 레벨로 분기하여 마이크로프로세서(2320), 기능 유닛(2340), 디스플레이 컨트롤러(2350) 등으로 공급할 수 있다. 마이크로프로세서(2320)는 파워 서플라이(2330)로부터 전압을 공급받아 기능 유닛(2340)과 디스플레이(2360)를 제어할 수 있다. 기능 유닛(2340)은 다양한 전자 시스템(2300)의 기능을 수행할 수 있다. 예를 들어, 전자 시스템(2300)이 휴대폰 같은 모바일 전자 제품인 경우 기능 유닛(2340)은 다이얼링, 또는 외부 장치(External Apparatus; 2370)와의 교신으로 디스플레이(2360)으로의 영상 출력, 스피커로의 음성 출력 등과 같은 무선 통신 기능을 수행할 수 있는 여러 구성 요소들을 포함할 수 있으며, 카메라를 포함하는 경우, 이미지 프로세서(Image Processor)의 역할을 할 수 있다. 다른 실시예에서, 전자 시스템(2300)이 용량 확장을 위해 메모리 카드 등과 연결되는 경우, 기능 유닛(2340)은 메모리 카드 컨트롤러일 수 있다. 기능 유닛(2340)은 유선 혹은 무선의 통신 유닛(Communication Unit; 2380)을 통해 외부 장치(2370)와 신호를 주고 받을 수 있다. 또한, 전자 시스템(2300)이 기능 확장을 위해 유에스비(Universal Serial Bus; USB) 등을 필요로 하는 경우, 기능 유닛(2340)은 인터페이스 컨트롤러(Interface Controller)의 역할을 할 수 있다. 본 발명의 기술적 사상에 의한 다양한 실시예들에서 설명된 반도체 소자들(10a-10c)은 마이크로 프로세서(2320) 및 기능 유닛(2340) 중 적어도 어느 하나에 포함될 수 있다.
도 7c는 본 발명의 기술적 사상이 적용된 일 실시예에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 가진 다른 전자 시스템(2400)을 개략적으로 도시한 블록도이다. 도 7c를 참조하면, 전자 시스템(2400)은 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함할 수 있다. 전자 시스템(2400)은 모바일 기기 또는 컴퓨터를 제조하는데 사용될 수 있다. 예를 들어, 전자 시스템(2400)은 메모리 시스템(2412), 마이크로프로세서(2414), 램(2416) 및 버스(2420)를 사용하여 데이터 통신을 수행하는 유저 인터페이스(2418)를 포함할 수 있다. 마이크로프로세서(2414)는 전자 시스템(2400)을 프로그램 및 컨트롤할 수 있다. 램(2416)은 마이크로프로세서(2414)의 동작 메모리로 사용될 수 있다. 예를 들어, 마이크로프로세서(2414) 또는 램(2416)은 본 발명의 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함할 수 있다. 마이크로프로세서(2414), 램(2416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 유저 인터페이스(2418)는 전자 시스템(2400)으로 데이터를 입력하거나 또는 전자 시스템(2400)으로부터 출력하는데 사용될 수 있다. 메모리 시스템(2412)은 마이크로프로세서(2414) 동작용 코드들, 마이크로프로세서(2414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 메모리 시스템(2412)은 컨트롤러 및 메모리를 포함할 수 있다.
도 7d는 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 소자들(10a-10c) 중 적어도 하나를 포함하는 모바일 기기(2500)를 개략적으로 도시한 도면이다. 모바일 기기(2500)는 모바일 폰 또는 태블릿 PC를 포함할 수 있다. 부가하여, 본 발명의 기술적 사상의 다양한 실시예들에 의한 반도체 패키지들(10a-10u, 110a-110g) 중 적어도 하나는 모바일 폰 또는 태블릿 PC 외에도, 노트북 같은 휴대용 컴퓨터, mpeg-1 오디오 레이어 3 (MP3) 플레이어, MP4 플레이어, 네비게이션 기기, 솔리드 스테이트 디스크(SSD), 테이블 컴퓨터, 자동차 및 가정용 가전 제품에 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
10a-10c: 반도체 소자
11: 기판 12: 희생 패턴
12a: 희생 물질층 13: 하드 마스크 패턴
13a: 하드 마스크 층 MP: 마스크 패턴
20: 게이트 구조체 20a: 예비 게이트 구조체
21: 표면 절연층 21a: 표면 절연 물질층
22: 게이트 절연층 22a: 게이트 절연 물질층
23: 하부 게이트 절연층 23a: 하부 게이트 절연 물질층
24: 상부 게이트 절연층 24a: 상부 게이트 절연 물질층
30: 게이트 전극 30a: 게이트 전극 물질층
GS: 게이트 전극 공간 41: 내측 게이트 스페이서
41a: 내측 스페이서 물질층 42: 외측 게이트 스페이서
42a: 외측 스페이서 물질층 50: 소스/드레인 영역
51: 하부 소스/드레인 영역 52: 상부 소스 드레인 영역
53: 실리사이드 영역 CH: 컨택 홀
60: 컨택 구조체 61: 배리어 금속층
61a: 배리어 금속 물질층 62: 금속 플러그
62a: 플러그 금속층 70: 층간 절연층
71: 하부 층간 절연층 72: 상부 층간 절연층
33: 하부 캡핑층 34: 상부 캡핑층
80: 비아 구조체 81: 비아 배리어 금속층
82: 비아 플러그
11: 기판 12: 희생 패턴
12a: 희생 물질층 13: 하드 마스크 패턴
13a: 하드 마스크 층 MP: 마스크 패턴
20: 게이트 구조체 20a: 예비 게이트 구조체
21: 표면 절연층 21a: 표면 절연 물질층
22: 게이트 절연층 22a: 게이트 절연 물질층
23: 하부 게이트 절연층 23a: 하부 게이트 절연 물질층
24: 상부 게이트 절연층 24a: 상부 게이트 절연 물질층
30: 게이트 전극 30a: 게이트 전극 물질층
GS: 게이트 전극 공간 41: 내측 게이트 스페이서
41a: 내측 스페이서 물질층 42: 외측 게이트 스페이서
42a: 외측 스페이서 물질층 50: 소스/드레인 영역
51: 하부 소스/드레인 영역 52: 상부 소스 드레인 영역
53: 실리사이드 영역 CH: 컨택 홀
60: 컨택 구조체 61: 배리어 금속층
61a: 배리어 금속 물질층 62: 금속 플러그
62a: 플러그 금속층 70: 층간 절연층
71: 하부 층간 절연층 72: 상부 층간 절연층
33: 하부 캡핑층 34: 상부 캡핑층
80: 비아 구조체 81: 비아 배리어 금속층
82: 비아 플러그
Claims (10)
- 기판 상에 게이트 전극 구조체를 형성하고,
상기 게이트 전극 구조체를 덮는 제1 스페이서 물질층을 형성하고,
상기 제1 스페이서 물질층을 덮는 제2 스페이서 물질층을 형성하고,
에치-백 공정을 이용하여 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 식각하여 제1 스페이서 및 제2 스페이서를 형성하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 에치-백 공정은 에칭 공정 및 플라즈마 방전 공정을 포함하는 반도체 소자의 제조 방법. - 제2항에 있어서,
상기 플라즈마 방전 공정은 질소(N2), 불활성 가스 또는 그 혼합 가스를 플라즈마화시켜 상기 제1 스페이서 물질층 및 상기 제2 스페이서 물질층을 처리하는 것을 포함하는 반도체 소자의 제조 방법. - 제2항에 있어서,
상기 에치-백 공정은,
상대적으로 높은 선택비를 갖는 제1 에칭 공정, 및
상대적으로 낮은 선택비를 갖는 제2 에칭 공정을 연속적으로 수행하는 것을 포함하는 반도체 소자의 제조 방법. - 제4항에 있어서,
상기 제1 에칭 공정, 상기 제2 에칭 공정, 및 상기 플라즈마 방전 공정은 하나의 싸이클을 형성하고, 및
상기 하나의 싸이클이 적어도 1회 이상 주기적으로 반복되는 반도체 소자의 제조 방법. - 제4항에 있어서,
상기 제1 에칭 공정은, CF4, C2F6, C3F6, C4F8 등, 탄소(C)와 불소(F)을 포함하는 가스를 이용하는 반도체 소자의 제조 방법. - 제6항에 있어서,
상기 제2 에칭 공정은 CHF3 등, 탄소(C), 수소(H), 및 불소(F)을 포함하는 가스를 이용하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 제1 스페이서 물질층을 형성하는 것은,
내부 플라즈마를 이용하여 실리콘 산화물을 증착하는 것을 포함하는 반도체 소자의 제조 방법. - 제1항에 있어서,
상기 제2 스페이서 물질층을 형성하는 것은,
리모트 플라즈마를 이용하여 실리콘 질화물을 증착하는 것을 포함하는 반도체 소자의 제조 방법. - 제9항에 있어서,
상기 제2 스페이서 물질층을 형성하는 것은,
ALD 공정 또는 MLD 공정을 수행하는 것을 포함하는 반도체 소자의 제조 방법.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120119313A KR20140052763A (ko) | 2012-10-25 | 2012-10-25 | 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법들 |
| US13/922,571 US20140120681A1 (en) | 2012-10-25 | 2013-06-20 | Methods of fabricating semiconductor devices having gate structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120119313A KR20140052763A (ko) | 2012-10-25 | 2012-10-25 | 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법들 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20140052763A true KR20140052763A (ko) | 2014-05-07 |
Family
ID=50547620
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120119313A KR20140052763A (ko) | 2012-10-25 | 2012-10-25 | 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법들 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20140120681A1 (ko) |
| KR (1) | KR20140052763A (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10283404B2 (en) * | 2017-03-30 | 2019-05-07 | Lam Research Corporation | Selective deposition of WCN barrier/adhesion layer for interconnect |
| US10354880B2 (en) | 2017-04-05 | 2019-07-16 | International Business Machines Corporation | Sidewall spacer with controlled geometry |
Family Cites Families (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4324611A (en) * | 1980-06-26 | 1982-04-13 | Branson International Plasma Corporation | Process and gas mixture for etching silicon dioxide and silicon nitride |
| US5433823A (en) * | 1993-09-30 | 1995-07-18 | Cain; John L. | Selective dry-etching of bi-layer passivation films |
| US5814553A (en) * | 1996-05-09 | 1998-09-29 | United Microelectronics Corp. | Method of fabricating self-align contact window with silicon nitride side wall |
| US6028014A (en) * | 1997-11-10 | 2000-02-22 | Lsi Logic Corporation | Plasma-enhanced oxide process optimization and material and apparatus therefor |
| US6281132B1 (en) * | 1998-10-06 | 2001-08-28 | Advanced Micro Devices, Inc. | Device and method for etching nitride spacers formed upon an integrated circuit gate conductor |
| US6153455A (en) * | 1998-10-13 | 2000-11-28 | Advanced Micro Devices | Method of fabricating ultra shallow junction CMOS transistors with nitride disposable spacer |
| US6207544B1 (en) * | 1998-12-09 | 2001-03-27 | Advanced Micro Devices, Inc. | Method of fabricating ultra thin nitride spacers and device incorporating same |
| DE59914708D1 (de) * | 1998-12-24 | 2008-05-08 | Atmel Germany Gmbh | Verfahren zum anisotropen plasmachemischen Trockenätzen von Siliziumnitrid-Schichten mittels eines Fluor-enthaltenden Gasgemisches |
| US6610571B1 (en) * | 2002-02-07 | 2003-08-26 | Taiwan Semiconductor Manufacturing Company | Approach to prevent spacer undercut by low temperature nitridation |
| KR100469126B1 (ko) * | 2002-06-05 | 2005-01-29 | 삼성전자주식회사 | 수소 함유량이 적은 박막 형성방법 |
| US6969646B2 (en) * | 2003-02-10 | 2005-11-29 | Chartered Semiconductor Manufacturing Ltd. | Method of activating polysilicon gate structure dopants after offset spacer deposition |
| JP4866609B2 (ja) * | 2003-10-23 | 2012-02-01 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| US20050164460A1 (en) * | 2004-01-23 | 2005-07-28 | Agency For Science, Technology And Research | Salicide process for metal gate CMOS devices |
| JP2008235397A (ja) * | 2007-03-19 | 2008-10-02 | Elpida Memory Inc | 半導体装置の製造方法 |
| JP4978355B2 (ja) * | 2007-07-19 | 2012-07-18 | 富士通セミコンダクター株式会社 | 成膜装置及びそのコーティング方法 |
| US7910497B2 (en) * | 2007-07-30 | 2011-03-22 | Applied Materials, Inc. | Method of forming dielectric layers on a substrate and apparatus therefor |
| US8673725B2 (en) * | 2010-03-31 | 2014-03-18 | Tokyo Electron Limited | Multilayer sidewall spacer for seam protection of a patterned structure |
-
2012
- 2012-10-25 KR KR1020120119313A patent/KR20140052763A/ko not_active Application Discontinuation
-
2013
- 2013-06-20 US US13/922,571 patent/US20140120681A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| US20140120681A1 (en) | 2014-05-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR101669470B1 (ko) | 금속 실리사이드층을 포함하는 반도체 소자 | |
| US9673300B2 (en) | Semiconductor devices including a gate core and a fin active core and methods of fabricating the same | |
| CN106920838B (zh) | 半导体器件及其制造方法 | |
| JP4907838B2 (ja) | 窪み付きゲート構造を有するメモリデバイス | |
| KR102021885B1 (ko) | 금속성 저항 구조체를 갖는 반도체 소자 | |
| US9177891B2 (en) | Semiconductor device including contact pads | |
| KR102579867B1 (ko) | 반도체 장치, 수직 핀 전계 효과 트랜지스터 및 이의 제조 방법 | |
| KR102070094B1 (ko) | 저항 전극을 갖는 반도체 소자 | |
| US8575680B2 (en) | Semiconductor device having air gap and method of fabricating the same | |
| CN103903994A (zh) | 包括气隙的半导体器件及其制造方法 | |
| US9184086B2 (en) | Methods of fabricating semiconductor device having shallow trench isolation (STI) | |
| US8835275B2 (en) | Semiconductor devices having nitrided gate insulating layer and methods of fabricating the same | |
| US20150079757A1 (en) | Method of fabricating semiconductor device | |
| KR102008319B1 (ko) | 반도체 소자의 형성 방법 | |
| US9356018B2 (en) | Semiconductor devices and methods of fabricating the same | |
| KR20160073700A (ko) | 매립형 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법 | |
| KR102352232B1 (ko) | 콘택 구조체들을 갖는 반도체 소자의 제조 방법 | |
| KR100634509B1 (ko) | 3차원 반도체 캐패시터 및 그 제조 방법 | |
| US20150311297A1 (en) | Semiconductor device and method of forming thereof | |
| KR20140052763A (ko) | 게이트 구조체를 갖는 반도체 소자 및 그 제조 방법들 | |
| CN108735711B (zh) | 一种半导体器件及其制备方法、电子装置 | |
| KR20140072672A (ko) | 컨택 스페이서를 갖는 반도체 소자를 제조하는 방법 | |
| CN107293476B (zh) | 一种半导体电容器及其制作方法和电子装置 | |
| TWI278035B (en) | Method for fabricating semiconductor device | |
| KR100383773B1 (ko) | 반도체 소자 및 그 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |