TWI276217B - Non-volatile semiconductor memory and process of fabricating the same - Google Patents
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Description
1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（1 ) 【發明領域】 本發明是關於非揮發性半導體記憶裝置及其製造方法 【發明背景】 【習知技藝之說明】 習知種種非揮發性半導體記憶裝置被提出，而其中的 代表者有美國專利第4,267,632號所揭示的非揮發性半導體 記憶裝置。此裝置的槪略剖面圖顯示於圖1 0(d)。 圖10(d)的非揮發性半導體記憶裝置是以由第一多晶矽 層13’構成的浮置閘（Floating gate)與其兩側的位元線17’構 成的單位爲1單元（Cell)，其單元配置成陣列狀。再者，位 元線1 7 ’與接鄰的浮置閘共有。 對於上述習知的非揮發性半導體記憶裝置的製造方法 ，使用圖l〇(a)-(d)說明。 首先如圖10(a)所示，在第一導電型的半導體基板11 .形成氧化膜1 2後，形成第一多晶矽層1 3 ’的圖案。 接著如圖10(b)所示，形成具有N型雜質，接合深度淺 的位元線17’。 其次如圖10(c)所示，將氧化膜埋入電極間。 再者，如圖10(d)所示，疊層絕緣膜23然後沉積第二 多晶矽層24”，形成控制閘（Control gate)的圖案。 藉由經過這些製程形成浮置閘與控制閘。然後，依照 通常的製程，形成接觸孔（Contact hole)，形成鋁電極等以 形成非揮發性半導體記憶裝置。 (請先閲讀背面之注意事項再填寫本頁) •裝· 、11 >·線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4- 1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（2) 而且，此習知技術的俯視圖以及A-A’剖面的剖面圖顯 示於圖11 (a)以及圖11(b)。在控制閘24間且在位於位元線 17’間的元件分離區域（圖1 1(a)的白四角區域）爲了提高位元 線間崩潰電壓（Breakdown voltage)，具有與基板相同導電型 的雜質擴散區域27(p + )。 再者，圖1 2顯示本構造的簡略的等價電路圖。在浮置 閘1的周圍中介氧化膜連接有形成於半導體基板以及位元 線間的電容2(Ctun)，與在浮置閘1與控制閘3之間中介第 二絕緣膜提供的電容4(Cpp)。 此浮置閘的電位是被控制閘3與利用半導體基板5以 及位元線6a與6b的電位的電容結合控制。現在，令浮置 閘1的電位爲Vfg ;控制閘3的電位爲Vcg，簡單起見令位 元線6a與6b的電位與半導體基板5的電位同一，若令此 電位爲 Vsub 貝ij Vfg = (Vcg-Vsub)*Cpp/(Cpp + Ctun)，若定義 Cpp/(Cpp + Ctun)爲閘極電容結合比Reg(所謂的耦合比）的話 ，可用 Vfg = (Vcg-Vsub)*Rcg 來表示。 形成Cpp的電容是下部電極沿著分離成每一位元線的 浮置閘1 ;上部電極沿著字線而連接，藉由分離成每一位元 線的控制閘3而構成。此乃由位元線間距減去浮置閘分離 寬的尺寸與控制閘寬的積所得的面積，即以浮置閘與控制 閘接觸的面積定義。 而且，Ctun以由浮置閘形成的非揮發性半導體記憶裝 置的通道方向的閘極（Gate)長，與和此閘極長直交的方向的 閘極寬的積所得的面積，即浮置閘與半導體基板以及位元 (請先閱讀背面之注意事項再填寫本頁) -裝·
、1T 線 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X 297公釐） -5- 1276217 Α7 Β7 五、發明説明（3) 線中介氧化膜接觸的面積定義。 對非揮發性半導體記憶裝置的接觸在不接鄰於複數個 非揮發性半導體記憶裝置的汲極的記憶胞陣列（Memory cell array)(無接觸記憶胞陣列），控制閘寬與浮置閘寬大致同一 ’而且被最小加工尺寸限制。因此，特別是構成Ctun的面 積大大地依存於非揮發性半導體記憶裝置的通道長方向的 浮置閘的寬（通道長）。即此浮置閘的寬越小閘極電容結合比 Reg越大，可以更低電壓控制控制閘的電壓，可謀求非揮發 性半導體記憶裝置的動作電壓的降低。 【發明槪要】 隨著非揮發性半導體記憶裝置的微細化進展，源極或 汲極朝更淺的接合，而且浮置閘與源極或汲極朝更的重疊 尺寸往縮小化的方向前進。 但是，上述非揮發性半導體記憶裝置的位元線17’因兼 具源極或汲極與配線，故當令源極或汲極爲更淺的接合時 ，隨著微細化位元線的配線電阻增大，讀出速度或重寫速 度劣化。 相反地，當使位元線的低電阻化優先時，擴散輪廓 (Profile)變成深且高濃度，故與閘極重疊的區域即非揮發性 半導體記憶裝置的無.效區域尺寸增大。其結果非揮發性半 導體記憶裝置的微細化變的困難。 而且，如圖11(a)所示，在位元線17’（η + )與元件分離 擴散區域27(Ρ + )的接合區域26中’爲了使配線的低電阻化 本紙張尺度適用中國國家標準（CNS ) Α4規格（21〇χ297公釐） I---------^II (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 -6- 1276217 A7 經濟部智慧財產局員工消費合作社印製 __ B7五、發明説明（4) 優先而提高位元線的雜質濃度的情形因接合變成陡峭，故 有位元線與半導體基板間的廬遺電壓劣化的課題。 再者’爲了使位元線低電阻化當加深其深度時，位元 線即源極與汲極的無效長變大。因此，當以確保某一定的 閘極長爲前提的情形，僅無效長的份上述閘極長也變大。 其結果有半導體基板與浮置閘間的電容增加，上述閘極電 容結合比Reg下降的課題。 而且，此無效長的增大會使位元線與浮置閘的電容結 合增加。其結果在讀出或寫入動作時於提高成爲汲極的位 元線的電位之際，有因此電壓造成的電容結合使非選擇字 線、選擇位元線的浮置閘的電位上升，招致位元線間遺漏 (Leak)的增大的課題。 如此如果依照本發明，提供一種第一非揮發性半導體 記憶裝置，其特徵爲： 在半導體基板上至少具備一個中介穿隧氧化膜 (Tunneling oxide)的第一絕緣膜，浮置閘的第一閘電極，在 該第一閘電極的通道長方向的兩側壁具備側壁間隙壁 (Sidewall spacer)，在第一閘電極間的半導體基板的表面層 具備由與半導體基板不同導電型的雜質擴散區域構成的位 元線，位元線是由以第一閘電極爲罩幕（Mask)自對準地形 成的第一位元線，與以第一閘電極以及側壁間隙壁爲罩幕 自對準地形成的第二位元線構成。 再者如果依照本發明，提供一種第一非揮發性半導體 記憶裝置的製造方法，是由以下所構成： (請先閲讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） 1276217 A7 B7 五、發明説明（5) 在半導體基板上中介穿隧氧化膜的第一絕緣膜，形成 至少一個浮置閘的第一閘電極的製程； 以第一閘電極爲罩幕，對半導體基板進行與半導體基 板不同導電型的雜質離子植入，自對準地形成第一位元線 的製程； 在第一閘電極的通道長方向的兩側壁形成側壁間隙壁 的製程；以及 以第一閘電極以及側壁間隙壁爲罩幕，對半導體基板 進行與半導體基板不同導電型的雜質離子植入，自對準地 形成第二位元線的製程。 而且如果依照本發明，提供一種第二非揮發性半導體 記憶裝置，其特徵爲： 在半導體基板上至少具備一個中介穿隧氧化膜的第一 絕緣膜，浮置閘的第一閘電極，在該第一閘電極的通道長 方向的兩側壁具備側壁間隙壁，具備由與以第一閘電極以 及側壁間隙壁爲罩幕自對準地形成於半導體基板的表面層 的半導體基板不同導電型的雜質擴散區域構成的位元線。 再者如果依照本發明，提供一種第二非揮發性半導體 §己憶裝置的製造方法，是由以下所構成： 在半導體基板上中介穿隧氧化膜的第一絕緣膜，形成 至少一個浮置閘的第一閘電極的製程； 在第一閘電極的通道長方向的兩側壁形成側壁間隙壁 的製程；以及 以第一閘電極以及側壁間隙壁爲罩幕對半導體基板進 本紙張尺度適用中國國家標準（CNS ) Α4規格（210X297公釐） —---------裝-- (請先閱讀背面之注意事項再填寫本頁)
、1T -線 經濟部智慧財產局員工消費合作社印製 -8 - 1276217 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（6) 行與半導體基板不同導電型的雜質離子植入，自對準地形 成位元線的製程所構成。 【圖式之簡單說明】 V圖1是實施例1的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 V圖2是實施例1的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 V圖3是實施例1的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 V圖4是實施例2的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 v圖5是實施例2的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 v圖6是實施例2的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 V圖7是實施例3的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 \周8是實施例3的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 v圖9是實施例3的非揮發性半導體記憶裝置的製造方 法的槪略製程剖面圖。 v圖1 〇是習知的非揮發性半導體記憶裝置的製造方法的 槪略製程剖面圖。 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -9 - 1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（7) V姻11是習知的非生憶、白勺雅无^^府1視®1 以及剖面圖。 ▽圖12是非揮發性半_體記憶^置的等價電路圖° v圖13是顯示非揮發性半導體記憶裝置的聞極長與、源極7 汲極間崩潰電壓的關係圖。 v圖14是顯示非揮發性半導體記憶裝置的位元線寬與位 元線電阻的關係圖。 【符號說明】 1:浮置閘 2、4:電容 3:控制閘 5:基板 6 a、6 b :位元線 11:半導體基板 12:氧化膜 1 3 :浮置閘 1 3 ’ ：第一多晶矽層 1 5 :氮化矽膜 1 6 :光阻 17:第一位元線 17’：位元線 18:側壁間隙壁 1 9 :第二位元線 本紙張尺度適用中國國家標準（CNS ) A4規格（21〇X297公釐） (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 -線 -10- 1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（8) 20: HDP氧化膜 21:埋入氧化膜區域 22、24”：第二多晶矽層 23:絕緣膜 24:控制閘 24’：第三多晶矽層 25:溝槽 26:接合區域 27:雜質擴散區域 【較佳實施例之詳細說明】 在本發明的第一非揮發性半導體記憶裝置，作爲源極 或汲極功能的雜質擴散區域與閘電極的重疊區域的擴散輪 廓是由第一位元線支配，另一方面，位元線的中央附近的 擴散輪廓可將被第二位元線支配的雙重構造給予位元線。 以下說明第一非揮發性半導體記憶裝置。 首先在半導體基板上中介穿隧氧化膜的第一絕緣膜， 至少形成有一個浮置閘的第一閘電極。 半導體基板並未特別限定，惟可使用矽基板、矽鍺基 板等。對半導體基板預先賦予P或N型的導電型也可以， 再者，形成有P或N型的導電型的井（Well)也可以。 對第一絕緣膜可使用氧化矽膜。第一絕緣膜例如可以 熱氧化法、CVD法、濺鍍（Sputter)法等來形成。 第一閘電極可舉鋁、銅等的金屬膜、多晶矽膜、矽與 (請先閲讀背面之注意事項再填寫本頁) •裝_ 、?! 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -11 - 1276217 經濟部智慧財產局員工消費合作社印製 A7 B7五、發明説明（9) 高熔點金屬（鈦、鎢等）的金屬矽化物（Silicide)膜，由多晶 矽與金屬矽化物的疊層體構成的多晶矽化金屬（polycide)膜 等。第一閘電極可藉由依照其種類的公知方法而製造。 而且，第一絕緣膜與第一閘電極藉由公知的微影 (Photolithography)法與鈾刻（Etching)法成形爲預定的形狀 〇 其次，在半導體基板爲了以不同的電位使位元線與半 導體基板動作，藉由以第一閘電極爲罩幕進行與半導體基 板不同導電型的雜質離子植入，使第一位元線自對準地 (Self-aligned)形成。雜質離子可舉磷、砷等的N型雜質離 子、硼、BF2等的P型雜質離子。 然後，於第一閘電極的通道長方向的兩側壁形成有側 壁間隙壁。側壁間隙壁例如可使用氧化矽膜、氮化矽膜以 及這些膜的疊層體。側壁間隙壁的通道長方向的寬度可依 照所希望的非揮發性半導體記憶裝置的性能而適宜地設定 〇 其次，藉由對半導體基板以第一閘電極以及側壁間隙 壁爲罩幕進行與半導體基板不同導電型的雜質離子植入， 使第二位元線自對準地形成。此植入中的劑量、植入能量 等的植入條件可依照所希望的非揮發性半導體記憶裝置的 性能而適宜地設定。但是，第二位元線形成比第一位元線 還深較佳。藉由深深地形成，可使第二位元線的電阻比第 一位元線還低。此外深度的程度爲第二位元線的電阻比第 一位元線還降低1 0%以上的深度。具體上當以同一劑量形 I紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁)
-12- 1276217 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（id 成弟一*與弟一位兀線時’意味者第一位兀線比第一*位元線 還深10°/。以上。例如第一位元線爲10〇nrn的深度的情形意 味著第二位元線的深度爲1 1 〇nm以上。 此處’在側壁間隙壁間形成溝槽也可以。此溝槽以閘 電極以及側壁間隙壁爲罩幕自對準地形成也可以，重新配 設罩幕而形成也可以。在此溝槽形成位元線的話，位元線 的表面積增加，其結果因第二位元線的面積增加，故可實 現位元線的更低電阻化。 再者’在第一閘電極上利用公知的方法可形成控制閘 的第二閘電極。 其次’如果依照本發明的第二非揮發性半導體記憶裝 置’與上述第一非揮發性半導體記憶裝置不同，不形成第 一位元線’僅以第二位元線形成有位元線。在此構成於習 知技術藉由以側壁間隙壁置換位於位元線上部的閘電極的 一部分，使降低半導體基板與第一閘電極間的電容以及位 元線與第一閘電極間的電容爲可能。其結果使閘極電容結 合比Reg增加，並且使非選擇胞位元線與第一閘電極的電 容結合降低爲可能。 再者，各個非揮發性半導體裝置被如與半導體基板同 一的導電型的通道中止（Channel stop)區域的雜質區域分離 的情形，因通道中止區域與位元線的植入端部變成相同場 所，故兩者的PN接合崩潰電壓降低。相對於此，在第二非 揮發性半導體記憶裝置，因以側壁間隙壁爲罩幕進行位元 線，故可確保通道中止區域與位元線的形成用的雜質植入 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-13- 1276217 A7 B7 五、發明説明（11) 窗的偏移（Offset)。因此，可比習知還提高PN接合崩潰電 壓。而且，同一 PN接合崩潰電壓的情形因可使位元線的雜 質濃度增加，故可使位元線低電阻化。 此外，第二非揮發性半導體記憶裝置如上述除了省略 第一位元線以外，與第一非揮發性半導體記憶裝置的構成 相同，故都可採用第一非揮發性半導體記憶裝置的構成材 料以及製造方法。 上述第一與第二非揮發性半導體記憶裝置可藉由形成 複數個矩陣狀而作爲記憶胞陣列。此情形位元線藉由接鄰 於通道長方向的兩個第一閘電極而共有。而且，位元線延 伸於通道寬方向，控制閘延伸於與位元線直交的方向。 本發明的非揮發性半導體記憶裝置可藉由公知的方法 進行寫入、讀出、抹除等的動作。此時，具有可以低的消 耗功率使其動作的優點。 [實施例] (實施例1) 對於本發明的非揮發性半導體記憶裝置的製造方法， 使用圖1(a)〜圖3(k)來說明。 首先，如圖1(a)所示，在對第一導電型的半導體基板 11 進行記憶胞（Memory cell)的啓始電壓（Threshold voltage) 調整用的雜質植入後，利用熱氧化形成8-1 2nm左右的膜厚 的氧化膜（穿隧氧化膜）12後，依次疊層第一多晶矽層13’（ 膜厚 30-100nm)、氮化砂膜 15(100-300nm)。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------私衣-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 經濟部智慧財產局員工消費合作社印製 -14- 1276217 經濟部智慧財產局員工消費合作社印製 A7 B7 五、發明説明（ 其次，如圖1(b)所示，使用微影技術形成光阻16的圖 案，在蝕刻除去氮化矽膜15/第一多晶矽層13’/氧化膜12 後剝離光阻1 6。 其次，如圖1(c)所示，以10〜20keV、5E14〜lE15cm-2 的植入條件進行As+的離子植入，形成具有高濃度雜質， 接合深度淺的第一位元線1 7。 \ 其次，如圖1(d)所示，在藉由CVD法沉積氧化膜 50〜100nm左右的膜厚後，進行氧化膜的非等向性蝕刻 (Anisotropic etch)，形成側壁間隙壁1 8。 再者，如圖2(e)所示，以15〜30keV、1E15〜2E15cm-2 的植入條件進行As+的離子植入，形成具有高濃度雜質， 接合深度深的第二位元線19。 其次，如圖2(f)所示，在沉積3 00〜500nm左右的膜厚 的HDP氧化膜20後，利用CMP(化學機械硏磨）法進行平坦 化。此處，氮化矽膜15是當作鈾刻中止膜（Etching stop)而 作用。 其次，如圖2(g)所示除去氮化矽膜15。 然後’如圖2(h)所示利用濕式鈾刻法除去側壁間隙壁 1 8與HDP氧化膜20，製作埋入氧化膜區域2 1。 其次，如圖3(i)所示以50〜300nm的膜厚沉積第二多晶 矽層2 2。 再者，如圖3(j)所示利用CMP法進行第二多晶矽層22 的平坦化。此處，平坦化是進行到埋入氧化膜區域2 1露出 爲止。 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閱讀背面之注意事項再填寫本頁)
-15- 1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（ 其次，如圖3(k)所示疊層由氧化矽膜（膜厚4〜5nm)、氮 化矽膜（5〜l〇nm)、氧化矽膜（5〜l〇nm)的ΟΝΟ膜構成的絕緣 膜23，然後，以20〜5 Onm左右的膜厚沉積第三多晶矽層 24 ’。而且，在使用微影技術形成光阻圖案的圖案後，蝕刻 除去第三多晶矽層24’/絕緣膜23/第二多晶矽層22/第一多 晶矽1 3 ’。藉由經過這些製程以形成浮置閘與控制閘。 其次，以 15〜30keV、1E13〜lE14cm-2的植入條件進行 BF2的離子植入，在控制閘間且位元線間的區域形成元件 分離用雜質擴散區域。 最後，沉積lOOOnm左右的膜厚的BPSG(硼磷矽玻璃， Boron Phosphorus Silicate Glass)保護膜0 然後，依照通常的製程形成接觸孔，形成鋁電極等以 提供實施例1的非揮發性半導體記憶裝置。 本發明並未限於具有上述浮置閘的非揮發性半導體記 憶裝置，對於以位元線而具有擴散配線的所有記憶元件有 效。 j實施例2) 對於本發明的非揮發性半導體記憶裝置的製造方法的 其他實施例，使用圖4(a)〜圖6(1)來說明。 首先，如圖4(a)所示，在對第一導電型的半導體基板 1 1進行記憶胞的啓始電壓調整用的雜質植入後，利用熱氧 化形成8 -1 2 n m左右的膜厚的氧化膜（穿隧氧化膜）1 2後，依 次疊層第一多晶矽層13’（膜厚30- 1 00nm)、氮化矽膜 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） (請先閲讀背面之注意事項再填寫本頁)
-16- 1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（id 1 5(1 00-300nm” 其次，如圖4 ( b )所示’使用微影技術形成光阻1 6的圖 案，在蝕刻除去氮化砂膜1 5 /第一多晶砂層1 3 ’/氧化膜1 2 後剝離光阻1 6。 其次，如圖4(c)所示’以1〇〜20keV、5E14〜lE15cm-2 的植入條件進行As+的離子植入，形成具有高濃度雜質’ 接合深度淺的第一位元線1 7。 再者，如圖4(d)所示，在藉由CVD法沉積氧化膜 5 0〜1 0 0 n m左右的膜厚後，進行氧化膜的非等向性鈾刻，形 成側壁間隙壁1 8。 其次，如圖5(e)所示，以氮化矽膜15以及側壁間隙壁 18爲罩幕，蝕刻除去半導體基板11到深度50〜250nm，形 成溝槽25。 其次，如圖 5(f)所示，以 15〜30keV、1E15〜2E15cm-2 的植入條件進行As+的離子植入，形成具有高濃度雜質， 接合深度深的第二位元線1 9。 再者，如圖5(g)所示，在沉積3 00〜500nm左右的膜厚 的HDP氧化膜20後，利用CMP法進行平坦化。此處，氮 化矽膜1 5是當作蝕刻中止膜而作用。 其次，如圖5(h)所示除去氮化矽膜15。 其次，如圖6(i)所示利用濕式蝕刻法除去側壁間隙壁 18與HDP氧化膜20，製作埋入氧化膜區域21。 再者，如圖6(j)所示以50〜3 00nm的膜厚沉積第二多晶 矽層22。 I 裝-- (請先閲讀背面之注意事項再填寫本頁) 訂 線 本纸張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -17- 1276217 A7 經濟部智慧財產局員工消費合作社印製 B7五、發明説明（ 其次，如圖6(k)所示利用CMP法進行第二多晶矽層22 的平坦化。此處，平坦化是進行到埋入氧化膜區域21露出 爲止。 然後，如圖6(1)所示疊層由氧化矽膜（膜厚4〜5nm)、氮 化砂膜（5〜1 0nm)、氧化砂膜（5〜1 0nm)的ON0膜構成的絕緣 膜23，然後，以20〜50nm左右的膜厚沉積第三多晶矽層 24 ’。而且，在使用微影技術形成光阻圖案的圖案後，蝕刻 除去第三多晶矽層24’/絕緣膜23/第二多晶矽層22/第一多 晶矽層1 3 ’。藉由經過這些製程以形成浮置閘與控制閘。 再者，以15〜30keV、1E13〜lE14cm-2的植入條件進行 BF2的離子植入，在控制閘間且位元線間的區域形成元件 分離用雜質擴散區域。 最後，沉積lOOOnm左右的膜厚的BPSG(硼磷矽玻璃， Boron Phosphorus Silicate Glass)保護膜0 然後，依照通常的製程形成接觸孔，形成鋁電極等以 提供實施例2的非揮發性半導體記憶裝置。 本發明並未限於具有上述浮置閘的非揮發性半導體記 憶裝置，對於以位元線而具有擴散配線的所有記憶元件有 效。 V實施例3) 對於本發明的非揮發性半導體記憶裝置的再其他製造 方法，使用圖7(a)〜圖9(k)來說明。 首先，如圖7(a)所示，在對第一導電型的半導體基板 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -18 - 1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（id 11進行記憶胞的啓始電壓調整用的雜質植入後’利用熱氧 化形成8-12nm左右的膜厚的氧化膜（穿隧氧化膜）12後’依 次疊層第一多晶矽層 13’（膜厚 30_100nm)、氮化矽膜 15(100-3 OOnm) 0 其次，如圖7(b)所示，使用微影技術形成光阻16的圖 案，在蝕刻除去氮化矽膜15/第一多晶矽層1 3’/氧化膜12 後剝離光阻1 6。 其次，如圖7(c)與（d)所示，在藉由CVD法沉積氧化膜 50〜1 OOnm左右的膜厚後，進行氧化膜的非等向性鈾刻，形 成側壁間隙壁1 8。 再者，如圖 8(e)所示，以 15〜30keV、1E15〜2E15cm-2 的植入條件進行As+的離子植入，形成具有高濃度雜質， 接合深度深的第二位元線1 9。 其次，如圖8(f)所示，在沉積300〜500nm左右的膜厚 的HDP氧化膜20後，利用CMP法進行平坦化。此處，氮 化矽膜1 5是當作蝕刻中止膜而作用。 其次，如圖8(g)所示除去氮化矽膜15。 再者，如圖8(h)所示利用濕式蝕刻法除去側壁間隙壁 18與HDP氧化膜20，製作埋入氧化膜區域21。 其次，如圖9(i)所示以50〜3 OOnm的膜厚沉積第二多晶 矽層22。 其次，如圖9(j)所示利用CMP法進行第二多晶矽層22 的平坦化。此處，平坦化是進行到埋入氧化膜區域21露出 爲止。 (請先閱讀背面之注意事項再填寫本頁) -裝· 、11 線 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -19- 1276217 A7 B7 五、發明説明（ —---------裝-- (請先閱讀背面之注意事項再填寫本頁) 再者，如圖9(k)所示疊層由氧化矽膜（膜厚4〜5nm)、氮 化砂膜（5〜1 0 n m )、氧化砂膜（5〜1 0 n m )的Ο N 0膜構成的絕緣 膜23，然後，以20〜50nm左右的膜厚沉積第三多晶矽層 24,。而且，在使用微影技術形成光阻圖案的圖案後’蝕刻 除去第三多晶矽層24，/絕緣膜23/第二多晶矽層22/第一多 晶石夕層1 3 ’。 藉由經過這些製程以形成浮置閘與控制閘。 再者，以 15〜30keV、1E13〜lE14cm-2的植入條件進行 BF2的離子植入，在控制閘間且位元線間的區域形成元件 分離用雜質擴散區域。 最後，沉積lOOOnm左右的膜厚的BPSG(硼磷矽玻璃， Boron Phosphorus Silicate Glass)保護膜0 然後，依照通常的製程形成接觸孔，形成鋁電極等以 提供本發明的非揮發性半導體記憶裝置。 線 本發明並未限於具有上述浮置閘的非揮發性半導體記 憶裝置，對於以位元線而具有擴散配線的所有記憶元件有 效。 經濟部智慧財產局員工消費合作社印製 (評價） V圖1 3顯示實施例1〜3所示的本發明的非揮發性半導體 記憶裝置與圖1 0所示的習知的非揮發性半導體記憶裝置的 閘極長與源極/汲極間崩潰電壓的關係。由圖1 3得知本發明 相較於習知若爲同一閘極長的話，可提高源極/汲極間崩潰 電壓。若爲同一源極/汲極間崩潰電壓的話，可更縮短閘極 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -20- 2 6 7 2
7 B 五、發明説明（ 長。 圖14顯示實施例1〜3所示的本發明的非揮發性半導體 記憶裝置與圖1 〇所示的習知的非揮發性半導體記憶裝置的 位元線寬與位元線電阻的關係。由圖1 4得知本發明相較於 習知若爲同一位元線寬的話，可降低位元線電阻，若爲同 一位元線電阻的話，可更縮短位元線寬。 因此，實施例1〜3所示的本發明的非揮發性半導體記 憶裝置可比習知的非揮發性半導體記憶裝置更微細化以及 低電阻化。 (動作方法） _施例1〜3所示的本發明的非揮發性半導體記憶裝置
V 的動作方法一例如以下所示。此外，本發明的動作方法並 非限定於以下的方法，種種的變形爲可能。 表1顯示主要端子的施加電壓的一例。在表1中在由 複數條位元線與字線（控制閘）構成的記憶胞陣列中，記載關 於選擇性地使位於第η與第Π+1條位元線與第m條字線的 交叉部的非揮發性半導體記憶裝置動作的方法。 ----------裝-- (請先閱讀背面之注意事項再填寫本頁) 、11 -線 經濟部智慧財產局員工消費合作社印制 [表1]
動作 位元線 位元線 字線 字線 半導體 BLn(汲極） BLn+Ι(源極） WLm WLm+1 基板 讀出 IV 0V 4V ον ον 寫入 6V 0V 12V ον ον 抹除 8V 8V -8V -8V 8V 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -21 - 1276217 A7 B7 經濟部智慧財產局員工消費合作社印製 五、發明説明（θ 讀出動作由表1的條件，可藉由得到僅依存於依照儲 存於所選擇的非揮發性半導體記憶裝置的浮置閘的電子量 的資訊的讀出電流而進行。 寫入動作由表1的條件，可藉由使寫入電流僅流過被 選擇的非揮發性半導體記憶裝置，由此電流使熱電子（Hot electron)植入到浮置閘而進行。 抹除動作藉由將表1的電壓施加於全位元線以及字線 ，使用穿隧氧化膜的隧穿現象由浮置閘在基板或位元線拔 去電子來進行。 【發明的功效】 由適用如上述的構造以及製造方法，裝置的微細化藉 由最佳化第一位元線的形成條件，位元線的低電阻化藉由 最佳化第二位元線的形成條件，位元線的低電阻化與裝置 的微細化之悖反的事象藉由使用其他參數來最佳化，可同 時實現。 再者，藉由最佳化第一位元線以及第二位元線的形成 條件，可一邊抑制位元線與基板間的崩潰電壓劣化，一邊 降低位元線電阻。 而且，如實施例2所示，藉由在半導體基板形成溝槽 部，增加位元線的表面積，可增加具有高濃度雜質的第二 位元線的面積，可實現位元線的更低電阻化。 再者，不形成上述第一位元線，藉由僅以第二位元線 形成位元線，於習知技術藉由以上述間隙壁置換位於該擴 (請先閱讀背面之注意事項再填寫本頁)
本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -22- 1276217 A7 B7 五、發明説明（20) 散區域上部的浮置閘的一部分，使基板與該浮置閘間的電 容以及位元線與該浮置閘間的電容降低，其結果使閘極電 容結合比Reg增加，並且使非選擇胞的位元線與浮置閘的 電容結合降低爲可能。其結果，重寫動作的閘極電壓的降 低爲可能，同時可降低位元線間的遺漏電流，可謀求重寫 、讀出動作的低消耗功率化。 (請先閱讀背面之注意事項再填寫本頁) -裝· 訂 -線 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（卿獻 善
Claims (1)
- 六、申請專利範圍1 第9 1 1 3 5736號專利申請案 中文申請專利範圍修正本 民國95年5月25日修正 1、 一種非揮發性半導體記憶裝置，其特徵爲： 在半導體基板上至少具備一個中介穿隧氧化膜的第一 絕緣膜，浮置閘的第一閘電極，在該第一閘電極的通道長 方向的兩側壁具備側壁間隙壁，在第一閘電極間的半導體 基板的表面層具備由與半導體基板不同導電型的雜質擴散 區域構成的位元線，位元線是由以第一閘電極爲罩幕自對 準地形成的第一位元線，與以第一閘電極以及側壁間隙壁 爲罩幕自對準地形成的第二位元線構成。 2、 如申請專利範圍第1項所述之非揮發性半導體記憶 裝置，其中半導體基板在側壁間隙壁的接鄰區域具備溝槽 ，第二位元線形成於該溝槽的表面層。 3、 如申請專利範圍第2項所述之非揮發性半導體記憶 裝置，其中溝槽是以第一閘電極以及側壁間隙壁爲罩幕自 對準地形成。 4、 如申請專利範圍第1項所述之非揮發性半導體記憶 裝置，其中第二位元線形成比第一位元線還深。 5、 如申請專利範圍第1項所述之非揮發性半導體記憶 裝置，其中第二位元線具有比第一位元線還高的雜質濃度 〇 6、 一種非揮發性半導體記憶裝置的製造方法，是由以 下所構成： 本紙張尺度適用中國國家摞準（CNS ) A4規格（210X297公釐） II-----I — f, (請先閲讀背面之注意事項再填寫本頁) 1T 經濟部智慧財產局員工消費合作社印製六、申請專利範圍2 在半導體基板上中介穿隧氧化膜的第一絕緣膜，形成 至少一個浮置閘的第一閘電極的製程； ------------ (請先閲讀背面之注意事項再填寫本頁) 以第一閘電極爲罩幕，對半導體基板進行與半導體基 板不同導電型的雜質離子植入，自對準地形成第一位元線 的製程； 在第一閘電極的通道長方向的兩側壁形成側壁間隙壁 的製程；以及 以第一閘電極以及側壁間隙壁爲罩幕，對半導體基板 進行與半導體基板不同導電型的雜質離子植入，自對準地 形成第二位元線的製程。 經濟部智慧財產局員工消費合作社印製 7、如申請專利範圍第6項所述之非揮發性半導體記憶 裝置的製造方法，其中以第一閘電極以及側壁間隙壁爲罩 幕，對半導體基板進行雜質離子植入，自對準地形成第二 位元線的製程是由在第一閘電極的通道長方向的側壁形成 側壁間隙壁的製程後，以第一閘電極以及側壁間隙壁爲罩 幕在半導體基板形成溝槽的製程，與以第一閘電極以及側 壁間隙壁爲罩幕，對溝槽進行雜質離子植入，自對準地形 成第二位元線的製程所構成。 本紙張尺度適用中國國家標準（CNS ) A4規格（210 X 297公釐） -2-
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