KR20060043429A - 반도체 메모리 장치 및 그 제조 방법 - Google Patents

반도체 메모리 장치 및 그 제조 방법 Download PDF

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KR20060043429A
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샤프 가부시키가이샤
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Abstract

반도체 기판에 복수의 트렌치를 스트라이프 형상으로 형성하고, 트렌치 각각을 소자 분리 절연막으로 충진하여 소자 분리 영역을 형성하는 단계; 소자 분리 영역 사이의 활성 영역을 커버하기 위하여 터널 절연막과 전하 보유가능막을 순차적으로 형성하는 단계; 전하 보유가능막 상에 층간 절연막을 형성하는 단계; 층간 절연막 상에 트렌치의 길이 방향과 직교하는 방향으로 복수의 제어 게이트를 형성하는 단계; 복수의 제어 게이트 사이에 교대로 제공되는 소스 형성 영역 및 드레인 형성 영역 중에서, 소스 형성 영역에 개구부를 가지는 레지스트막을 마스크로 이용하여 소스 형성 영역의 소자 분리 절연막을 에칭하여 트렌치의 표면을 노출하는 단계; 및 소스 형성 영역에 대하여 등방성 플라즈마 이온 주입을 수행하여 트렌치의 표면과 활성 영역에 소스 확산층을 형성하는 단계를 포함하는, 반도체 메모리 장치의 제조 방법.
실리콘 기판, 활성 영역, 트렌치

Description

반도체 메모리 장치 및 그 제조 방법{SEMICONDUCTOR MEMORY DEVICE AND MANUFACTURING METHOD THEREOF}
도 1은 본 발명의 제 1 실시형태에 따른 반도체 메모리 장치의 메모리 셀 부분을 나타내는 평면도.
도 2 내지 도 16은 본 발명의 제 1 실시형태에 따른 반도체 메모리 장치의 메모리 셀 부분의 제조 방법의 제 1 단계 내지 제 15 단계를 순차적으로 나타내는 부분 단면도.
도 17 내지 도 23은 본 발명의 제 2 실시형태에 따른 반도체 메모리 장치의 메모리 셀 부분의 제조 방법의 제 9 단계 내지 제 15 단계를 순차적으로 나타내는 부분 단면도.
도 24 내지 도 29는 종래 기술의 반도체 메모리 장치의 메모리 셀 부분의 제조 방법의 제 1 단계 내지 제 6 단계를 순차적으로 나타내는 평면도 및 부분 단면도.
도 30은 종래의 반도체 장치의 소스 형성 영역을 제조하는 방법을 나타내는 부분 단면도.
도 31은 종래의 이온 주입 기술에 의한 주입 각도를 나타내는 제 1 패턴 도면.
도 32는 종래의 이온 주입 기술에 의한 주입 각도를 나타내는 제 2 패턴 도면.
*도면의 주요 부분에 대한 부호의 설명*
1: 실리콘 기판
5: 활성 영역 영역
6: 소자 분리 영역
7: 트렌치
8: 소자 분리 절연막
11: 터널 절연막
12: 제 1 다결정 실리콘막, FG 기판, 전자 보유층
14: 적층 절연막(층간 절연막)
15: 제 2 다결정 실리콘 막, CG 기판
17: 소스 형성 영역
18: 트렌치 측면
19: 트렌치 저면
21: 소스 확산층
22: 드레인 확산층
23: 열산화
24: HTO 막의 측벽
25: 층간 절연막
26: 콘택트 홀
27: MR 배선
42: Si3N4막, 전하 보유가능막
43: 실리콘 산화막(층간 절연막)
본 발명은 반도체 메모리 장치 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 소스 영역이 낮은 저항을 가지는 플로팅 게이트(전하 보유층)와 제어 게이트를 가지는 반도체 비휘발성 메모리 장치, 또는 Si3N4층이나 Al2O3층이 플로팅 게이트 대신 전하를 보유하는데 이용되는 구조(터널 절연막/Si3N4막 또는 Al2O3막/산화막/제어게이트막)를 가지는 반도체 비휘발성 메모리 장치, 및 그 제조 방법에 관한 것이다.
예를 들어, 일본 특허 JP-A 2000-216270호에는, 종래의 반도체 비휘발성 메모리 장치(플래쉬 메모리)의 제조 방법 및 구조가 개시되어 있다. 이 반도체 비휘발성 메모리 장치를 도 24 내지 도 29를 참조하여 설명한다. 우선, 도 24(a) 내지 도 24(d)를 참조하면, 반응성 에칭에 의해 실리콘 기판(100) 표면에 스트라이프 형상으로 트렌치를 형성한다. 각각의 소자 분리 절연막(101) 사이에 활성 영역(확산층 영역)(102)을 제공하기 위하여 각 트렌치에는 SiO2로 이루어진 소자 분리 절연막(101)이 충진된다. 여기서, 도 24(a) 내지 도 (24d)는 종래의 반도체 비휘발성 메모리 장치의 제조 방법의 제 1 단계를 도시한다. 도 24(a)는 부분 평면도, 도 24(b)는 도 24(a)의 선(I-I)에 따른 단면도, 도 24(c)는 도 24(a)의 선(II-II)에 따른 단면도, 및 도 24(d)는 도 24(a)의 선(III-III)에 따른 단면도이다.
다음으로, 도 25(a) 내지 도 25(d)를 참조하면, 실리콘 기판(100)의 표면 전체에 SiO2로 만들어진 게이트 산화막(103)과 폴리실리콘으로 만들어진 플로팅 게이트막(floating gate film)(이하, "FG 전극"이라 함)(104)이 순차적으로 적층된다. 그 위에 포토리소그래피법을 이용하여 레지스트막(미도시)이, 활성 영역(102)을 커버하도록 포토리소그래피법을 이용하여 형성된다. 게이트 산화막(103)과 FG 전극(104)은 레지스트막을 마스크로 이용한 에칭에 의해 스트라이프 형상으로 패터닝된다. 여기서, 도 25(a) 내지 도 25(d)는 종래의 반도체 비휘발성 메모리 장치의 제조 방법의 제 2 단계를 도시한다. 도 25(a)는 부분 평면도, 도 25(b)는 도 25(a)의 선(I-I)에 따른 단면도, 도 25(c)는 도 25(a)의 선(II-II)에 따른 단면도, 및 도 25(d)는 도 25(a)의 선(III-III)에 따른 단면도이다.
다음으로, 도 26(a) 내지 도 26(d)를 참조하면, 실리콘 산화막, 실리콘 질화막, 및 실리콘 산화막을 포함하는 층간 절연막(소위, ONO막)(105)이 FG 전극(104)을 커버하도록 형성된다. 다음으로, 실리콘 기판(100)의 상면에, 복수의 제어 게이트(이하, CG 배선이라 함)(106)가 소자 분리 절연막(101)의 길이 방향과 직교하는 방향으로 형성된다. 각 CG 배선(106)은 하층의 다결정 실리콘막(106a)과 상층의 WSi막(106b)을 포함하는 적층막으로 형성된다. 여기서, 도 26(a) 내지 도 26(d)는 종래의 반도체 비휘발성 메모리 장치의 제조방법의 제 3 단계를 도시한다. 도 26(a)는 부분 평면도, 도 26(b)는 도 26(a)의 선(I-I)에 따른 단면도, 도 26(c)는 도 26(a)의 선(II-II)에 따른 단면도, 및 도 26(d)는 도 26(a)의 선(III-III)에 따른 단면도이다.
다음으로, 도 27(a) 내지 도 27(d)를 참조하면, CG 배선(106) 사이의 소스 형성 영역에 개구부를 가지는 레지스트 패턴(107)이 형성된다. 그 후에, 이 레지스트 패턴(107)(도 27(a)의 사선 부분)과 CG 배선(106)은, 소자 분리 절연막(101)을 에칭하는 마스크로 이용되어, 트렌치(100a)의 표면(저면(100b)과 양 측면(100c, 100c)), 즉 실리콘 기판(100)의 표면이 노출된다. 여기서, 도 27(a) 내지 도 27(d)는 종래의 반도체 비휘발성 메모리 장치의 제조 방법의 제 4 단계를 도시한다. 도 27(a)는 부분 평면도, 도 27(b)는 도 27(a)의 선(I-I)에 따른 단면도, 도 27(c)는 도 27(a)의 선(II-II)에 따른 단면도, 및 도 27(d)는 도 27(a)의 선(III-III)에 따른 단면도이다.
다음으로, 도 28(a) 내지 도 28(d)를 참조하면, 비소 이온은 실리콘 기판(100)의 평면에 수직한 방향으로 불순물로서 주입되고, 소스 확산층(108)은 노출되는 소스 형성 영역에서 각 트렌치(100a)(활성 영역(102)) 사이의 영역과 각 트렌치(100a)의 저면(100b)에 형성된다. 다음으로, 레지스트 패턴(107)이 제거된 후, CG 배선(106)을 마스크로 이용하여 실리콘 기판(100)의 표면 전체에 비소 이온을 주입하여, 소스 확산층(108)과 드레인 확산층(109)이 형성된다. 여기서, 도 28(a) 내지 도 28(d)는 종래의 반도체 비휘발성 메모리 장치의 제조 방법의 제 5 단계를 도시한다. 도 28(a)는 부분 평면도, 도 28(b)는 도 28(a)의 선(I-I)에 따른 단면도, 도 28(c)는 도 28(a)의 선(II-II)에 따른 단면도, 및 도 28(d)는 도 28(a)의 선(III-III)에 따른 단면도이다. 또한, 도 28(c) 및 도 28(d)에서 복수의 화살표는 이온 주입을 나타낸다.
다음으로, 도 29(a) 내지 도 29(d)를 참조하면, 실리콘 산화막과 같은 절연막이 실리콘 기판(100)의 표면 전체로 성장하도록 행해지고, 에칭백이 수행되어, 측벽 절연막(110)이 CG 배선(106), 층간 절연막(105), FG 전극(104), 및 게이트 산화막(103)을 포함하는 적층체 각각의 양 측면에 형성된다. 다음으로, 회전판 상의 실리콘 기판(100)이 회전되고, 실리콘 기판(100)의 표면 전체에 비소 이온의 회전 경사 이온 주입이 수행된다. 비소 이온이 트렌치(100a)의 양 측면(100c, 100c)으로 주입되어, 소스 확산층(108)을 형성하도록 한다. 그 결과, 활성 영역(102)의 표면, 트렌치(100a)의 저면(100) 및 양 측면(100c, 100c)에 대한 이온 주입이 완료됨으로서, 소스 영역의 저항이 감소된다. 그 후에, 공지된 기술에 따라 실리콘 기판(100)의 표면 전체에 배선 분리막(미도시)이 형성되고, 이 배선 분리막은, 각 소스 확산층(108)의 양 측 상의 2 개의 FG 전극(104) 쌍이 서로 분리되는 방식으로, 소스 확산층(108)과 드레인 확산층(109)에 콘택트부(미도시)를 형성하도록 패터닝된다. 다음으로, 금속 배선막(미도시)이 스퍼터링법에 따라 성 막되고, 이 금속 배선막은 포토리소그래피 단계와 에칭 단계에서 패터닝되어, 플래쉬 메모리를 획득한다. 여기서, 도 29(a) 내지 도 29(d)는 종래의 반도체 비휘발성 메모리 장치의 제조 방법의 제 6 단계를 도시한다. 도 29(a)는 부분 평면도, 도 29(b)는 도 29(a)의 선(I-I)에 따른 단면도, 도 29(c)는 도 29(a)의 선(II-II)에 따른 단면도, 및 도 29(d)는 도 29(a)의 선(III-III)에 따른 단면도이다. 또한, 도 29(c) 및 도 29(d)에서 복수의 화살표는 회전을 통한 경사 이온 주입을 나타낸다.
그러나, 도 27을 참조하여 설명한 단계(도 27(c)참조)에서, 소스 형성 영역의 소자 분리 절연막이 실리콘 기판(100)으로부터 제거되어, 트렌치(100a)의 표면이 노출된다. 그 결과, 실리콘 기판(100)의 표면에 단차들이 형성된다. 따라서, 도 29에 나타낸 바와 같이, 회전 경사 이온 주입법을 이용하여 확산층을 형성하는 종래의 방법에서, 메모리 셀이 미세화 되었을 때, 이온이 트렌치(B)의 측면으로 주입될 수 있는 주입 각도(θ)는 도 30에 나타낸 바와 같이 섀도우 효과(shadowing effect)에 의해 제한되고, 회전 경사 이온 주입을 측면(B)상에서 수행하는 경우에도 활성 영역 표면(A)의 저항과 동일한 확산층의 저항은 확보될 수 없다. 그 결과, 소스 영역의 저항을 5000Ω이하(동작 속도에서 문제를 유발하지 않는 소스 저항 값의 표준)로 낮추기 어렵다. 그 결과, 장치로서의 플래쉬 메모리의 동작, 상세하게는 읽기 속도와 쓰기 속도의 저하를 유발하는 문제가 발생한다.
도 31에 나타낸 바와 같이, 이온 종(種)을 트렌치의 측면 저부로 주입하는데 필요한 주입 각도(θ)는, 예를 들어 메모리 셀 사이의 소자 분리 폭(L)이 0.25㎛이고 트렌치의 깊이(h)가 0.26㎛이며 테이퍼 각도(θ1)가 80°인 트렌치의 구조에서 유발되는 섀도우 효과로 인해, 약 39°이상이 될 수 없다. 이온이 39°의 주입 각도(θ)로 주입되는 경우, 확산층의 저항은 높은 확산 저항인 약 10000Ω이 된다. 확산 저항을 낮추기 위하여, 활성 영역의 표면(A), 트렌치의 저면(C), 및 트렌치의 측면(B)에 동일한 양의 이온을 주입해야 한다. 따라서, 트렌치 측면(B)에 거의 수직하게 이온을 주입해야 한다. 도 31에서는, 주입 이온 종의 궤도(주입 각도 39°)가 실선의 화살표로 표시되고, 이상적으로 주입된 이온 종의 궤도(주입 각도 80°)가 점선의 화살표로 표시된다.
또한, 도 31에서, "a"는 테이퍼 각도(θ1)를 갖는 트렌치 측면의 기울기 길이를 나타내고, "b"는 트렌치 저면의 폭을 나타내며, "θ2"는 주입 이온 종의 궤도와 트렌치의 저면 사이에 형성된 각도를 나타낸다.
상기 "a", "b", 및 "θ2"는,
a = h/tanθ1,
a + b = h/tanθ2, 및
θ2 = tan-1(h/(L-(a + b))) 또는 90°- θ으로 획득될 수 있다.
반도체 기판이 도 31에 나타낸 구조를 가지는 경우, 상기 식에 따라 "a"=0.046㎛, "θ2"=51°, 및 "b"=0.206㎛이다.
그러나, 도 32에 나타낸 바와 같이, 이온을 이상적인 이온 주입 궤도(주입 각도는 80°)로 주입하기 위하여, 깊이(h)가 0.26㎛이고 테이퍼 각도 θ1이 80°인 트렌치에서, 트렌치 저면의 폭(b)은 메모리 셀 미세화에는 바람직하지 않은 1.43㎛ 이상이어야 한다. 따라서, 트렌치의 깊이를 0.2㎛ 이하가 되도록 감소시키고, 확산층의 저항을 낮추고 메모리 셀을 미세화하기 위하여 소스 영역인 트렌치의 측면(B)의 확산층의 저항을 감소시키는 또 다른 기술이 고려된다. 그러나, 트렌치의 깊이가 0.2㎛ 이하가 되도록 감소되는 경우, 주변 트랜지스터부의 소자 분리의 내전압이 충분하지 않게 된다(0.2㎛ 이상이 필요함). 따라서, 메모리 셀 내부와 주변 트랜지스터부에 서로 다른 깊이를 가지는 트렌치를 제공하는 것이 필요하게 되고, 이는 예를 들어 마스크를 형성하는 포토리소그래피 단계를 추가하여 처리(프로세스) 단계 수를 늘려, 처리 비용 증가라는 새로운 문제를 발생시킨다.
종래의 기술의 상기 문제점을 해결하기 위하여, 본 발명의 목적은, 메모리 셀이 미세화되더라도 LSI의 동작에 문제가 없는 소스 저항을 형성할 수 있는 반도체 메모리 장치, 및 그 제조 방법을 제공하는 것이다.
본 발명의 일 양태에 따르면, 반도체 기판에 복수의 트렌치를 스트라이프 형상으로 형성하고, 트렌치 각각을 소자 분리 절연막으로 충진하여 소자 분리 영역을 형성하는 단계; 소자 분리 영역 사이의 활성 영역을 커버하기 위하여 터널 절연막과 전하 보유막을 순차적으로 형성하는 단계; 전하 보유가능막 상에 층간 절연막을 형성하는 단계; 층간 절연막 상에 트렌치의 길이 방향과 직교하는 방향으로 복수의 제어 게이트를 형성하는 단계; 복수의 제어 게이트 사이에 교대로 제공되는 소스 형성 영역 및 드레인 형성 영역 중에서, 소스 형성 영역에 개구부를 가지는 레지스트막을 마스크로 이용하여 소스 형성 영역의 소자 분리 절연막을 에칭하여 트렌치의 표면을 노출하는 단계; 및 소스 형성 영역에 등방성 플라즈마 이온 주입을 수행하여 트렌치의 표면과 활성 영역에 소스 확산층을 형성하는 단계를 포함하는, 반도체 메모리 장치의 제조 방법이 제공된다.
본 발명의 또 다른 양태에 따르면, 반도체 기판에 스트라이프 형상으로 형성되는 복수의 트렌치가 소자 분리 절연막으로 부분적으로 충진되는 소자 분리 영역; 소자 분리 영역 사이의 활성 영역을 부분적으로 커버하도록 순차적으로 형성되는 터널 절연막, 전하 보유가능막, 및 층간 절연막; 및 층간 절연막 상에 트렌치의 길이 방향과 직교하는 방향으로 형성되는 복수의 제어 게이트를 포함하고, 복수의 제어 게이트 사이에 교대로 제공되는 소스 형성 영역 및 드레인 형성 영역 중에서, 각각이 트렌치의 측면과 저면 및 활성 영역으로 이루어지는 소스 형성 영역이, 균일한 불순물 농도를 가지는 소스 확산층을 갖는, 반도체 메모리 장치가 제공된다.
본 발명의 이들 목적 및 다른 목적은 하기 상세한 설명으로부터 보다 명백해질 것이다. 그러나, 본 발명의 바람직한 실시형태를 나타내는 상세한 설명 및 구체적인 실시예는 예로서 설명된 것으로, 본 기술 분야의 숙련인들은 상세한 설명으로부터 본 발명의 사상과 범위 내에서 변형 및 변경이 가능함을 명백히 알 것이다.
[바람직한 실시형태의 설명]
본 발명에 따른 반도체 메모리 장치의 제조 방법에 따르면, 등방성 플라즈마 이온 주입에 의해 소스 형성 영역의 트렌치(trench)의 측면과 저면 및 활성 영역에 균일한 불순물 농도를 가지는 소스 확산층을 형성할 수 있다. 따라서, 소스 영역의 저항을 실패 없이 쉽게 감소할 수 있고, LSI의 동작에서 문제를 일으키지 않는 메모리 셀을 미세화할 수 있다.
종래의 이온 주입 기술(회전 경사 이온 주입 기술)에 따르면, 소정의 각도로 한 방향으로의 주입만 가능하여; 메모리 셀의 트렌치의 깊이, 트렌치의 측면의 각도, 소자 분리의 폭 등이 제한된다. 보다 상세하게는, 도 30 내지 도 32를 참조하여 기술된 바와 같이, 트렌치의 깊이가 0.2㎛ 이하, 각도(θ1)가 80°이하, 및 소자 분리의 폭이 0.25㎛ 이상이 아닌 한, 확산층 내 저항이 5000Ω로 낮아질 수 없다. 본 발명에 따르면, 주입 이온 종은 주입부에서 균일하게 확산될 수 있고, 이온 종은 여러 방향으로 등방성으로 주입될 수 있다. 따라서, 이온 주입은 활성 영역 및 트렌치의 측면과 저면에서 균일하게 수행될 수 있다. 상기한 바와 같이, 활성 영역에서의 저항과 동일한 수준의 확산층의 저항은, 트렌치의 측면에서 확보될 수 있어, 메모리 셀의 크기가 감소되는 경우에도 소스 영역의 저항이 5000Ω이하가 되게 한다. 또한, 트렌치의 깊이를 0.2㎛ 이하 만큼 얇게 만들 필요가 없어; 메모리 셀과 주변 트랜지스터부에서 다른 깊이를 가지는 트렌치를 제공할 필요도 없다. 따라서, 마스크 형성용 포토리소그래피 단계의 추가와 같은 처리 단계 수의 증가를 방지할 수 있다.
또한, 본 발명에 따른 반도체 메모리 장치에서, 소스 확산층은 소스 형성 영 역의 트렌치의 측면과 저면 및 활성 영역에 균질 불순물 농도를 포함하여; 소스 영역의 저항 감소를 달성할 수 있으며, LSI의 동작에서 문제를 일으키지 않고 미세화되는 메모리 셀을 얻을 수 있다.
본 발명에 따른 반도체 메모리 장치의 제조 방법은, 단차를 가지는 반도체 기판의 표면의 적어도 소스 영역에서 등방성 플라즈마 이온 주입이 수행되는 것을 특징으로 하여, 균일한 불순물 농도를 가지는 불순물 확산층을 기판의 단차부와 평평한 표면에 형성한다. 본 발명의 반도체 메모리 장치에서, 예를 들어 플래쉬 메모리용으로 통상적으로 이용되는 폴리실리콘 층 외에, Si3N4층 또는 Al2O3층이 메모리 셀에서 플로팅 게이트(전하 보유층)로 이용될 수 있다.
본 발명에 따른 반도체 메모리 장치의 제조 방법은:
(1) 반도체 기판에 복수의 트렌치를 스트라이프 형상으로 형성하고, 트렌치 각각을 소자 분리 절연막으로 충진하여 소자 분리 영역을 형성하는 단계;
(2) 소자 분리 영역 사이의 활성 영역을 커버하기 위하여 터널 절연막과 전하 보유가능막을 순차적으로 형성하는 단계;
(3) 전하 보유가능막 상에 층간 절연막을 형성하는 단계;
(4) 층간 절연막 상에 트렌치의 길이 방향과 직교하는 방향으로 복수의 제어 게이트를 형성하는 단계;
(5) 복수의 제어 게이트 사이에 교대로 제공되는 소스 형성 영역 및 드레인 형성 양약 중에서, 소스 형성 영역에 개구부를 가지는 레지스트막을 마스크로 이용 하여 소스 형성 영역의 소자 분리 절연막을 에칭하여 트렌치의 표면을 노출하는 단계; 및
(6) 소스 형성 영역에 대하여 등방성 플라즈마 이온 주입을 수행하여 트렌치의 표면과 활성영역 내에 소스 확산층을 형성하는 단계를 포함한다.
단계(1)에서, 반도체 기판은 특별히 제한되지 않으나, 게르마늄 기판은 물론, 단결정 실리콘 기판, 다결정 실리콘 기판, 및 비결정 실리콘 기판과 같이 본 기술분야에서 통상적으로 공지된 반도체 기판 외에, 상부층으로 실리콘막을 가지는 SOI 기판이 이용될 수 있다.
반도체 기판에 트렌치를 형성하는 방법에 있어서, 건식 에칭 및 습식 에칭과 같이 통상적으로 공지된 방법, 바람직하게는 건식 에칭이 이용될 수 있다. 이 때, 트렌치의 형상과 치수는 특별히 제한되지 않으나, 그의 단면이, 상부면의 폭이 저면의 폭보다 크고, 트렌치의 상부면의 폭에 대한 트렌치의 깊이의 비가 0.3 내지 2 이며, 측면이 70°내지 90°의 각도로 저면에 대하여 테이퍼되는 사다리꼴인 트렌치가 형성될 수 있다.
트렌치를 소자 분리 절연막으로 충진하는 방법에 있어서, 절연막 재료가 트렌치를 완전히 충진하는 막 두께를 가지도록 스퍼터링법 또는 CVD법과 같은 통상적으로 공지된 방법에 따라 성막되어, 트렌치의 이들 부분 이외의 절연막 부분은 CMP법과 같이 공지된 방법에 따라 제거할 수 있다. 이 절연막 재료는 특별히 제한되지 않으나, 실리콘 산화막, 실리콘 질화막, 실리콘 산질화막 등이 이용될 수 있다.
여기서, 본 발명에 따르면, 웰을 형성하는 단계가 단계(1) 후 및 단계(2) 전에 포함될 수 있다.
단계(2)에서, 플래쉬 메모리에 통상적으로 사용되는 실리콘 산화막이 터널 절연막으로 이용될 수 있다.
전하보유막이 폴리실리콘막, 실리콘 질화막(Si3N4막), 및 알루미나막(Al2O3막) 중 하나 이상을 포함하는 막이 될 수 있고, 단일층막 또는 2 개 이상의 층을 가지는 적층막이 될 수 있다.
단계(3)에서, 층간 절연막은 실리콘 산화막과 실리콘 질화막 중 하나 이상을 포함하는 막이 될 수 있고, 단일층막 또는 2 개 이상의 층을 가지는 적층막이 될 수 있다. 이들 중에서, 실리콘 산화막이 바람직하다.
단계(4)에서, 플래쉬 메모리에 통상적으로 사용되는 폴리실리콘이 제어 게이트용으로 이용될 수 있다.
단계(1) 내지 단계(4)에서 제작되는 플래쉬 메모리는, 터널 절연막/폴리실리콘막(플로팅 게이트)/층간 절연막/폴리실리콘(제어 게이트)의 적층 구조, 또는 터널 절연막/Si3N4막 또는 Al2O3막(플로팅 게이트)/층간 절연막/폴리실리콘(제어 게이트)의 적층 구조를 가진다.
단계(5)에서, 소자 분리 절연막을 에칭할 때, 소자 분리 절연막을 에칭할 수 있는 에칭액을 이용하여 건식 에칭 및 습식 에칭 모두 가능하나, 건식 에칭이 바람직하다.
여기서, 단계(1) 내지 단계(5)에서, 통상적으로 공지된 방법을 통상적으로 이용할 수 있고, 그의 세부 사항은 하기 제 1 실시형태 및 제 2 실시형태에 설명한다.
단계(6)에서, 등방성 플라즈마 이온 주입용 이온 종은 인, 비소, 및 안티몬 중 하나 이상을 포함할 수 있고, 이들 중 비소가 바람직하다. 이 등방성 플라즈마 이온 주입의 조건은 제작된 메모리 셀의 종류에 의존하고, 예를 들어 1KeV 내지 50KeV, 바람직하게는 1KeV 내지 20KeV, 보다 바람직하게는 10KeV의 주입 에너지가 제시될 수 있으며, 1.0E14 내지 1.0E16 도즈/㎠, 바람직하게는 5.0E14 내지 5.0E15 도즈/㎠, 보다 바람직하게는 2.0E15 도즈/㎠의 도즈량이 제시될 수 있다. 이 경우, 소스 형성 영역의 저항은, 고농도 불순물을 가지는 얇은 두께의 기판에 이온 주입을 수행하여 낮아질 수 있다.
등방성 플라즈마 이온 주입은, 진공 용기 내에 플라즈마 상태에 있는 대상(이 경우, 반도체 기판)에 대한 바이어스로서 펄스전압을 적용하여, 이온을 대상에 등방성으로 주입하는 방법에 따라 수행된다. 이 등방성 플라즈마 이온 주입이 전압에 의해 대상 주변에 이온 쉬스(sheath)를 형성하게 하여, 이온이 대상의 주변으로부터 균일하게 주입된다. 따라서, 이온이 반도체 기판의 소스 형성 영역의 트렌치의 측면과 저면 및 활성 영역에 각각 거의 수직 방향으로 주입되고; 따라서, 균질 불순물 농도를 가지는 확산층은 활성 영역, 및 트렌치의 측면과 저면에 형성된다. 그 결과, 소스 형성 영역의 저항이 균일하게 감소된다(예를 들어, 5000Ω이하). 여기서, 균일한 '불순물 농도'는, 소스 형성 영역에 평평한 표면을 가 지는 활성 영역 또는 트렌치의 저면과 트렌치 측면 사이의 균질 농도의 차이가 30%, 바람직하게는 0임을 의미한다.
제조 방법에 따르면, 본 발명에 따른 반도체 메모리 장치는, 반도체 기판에 스트라이프 형상으로 형성되는 복수의 트렌치가 소자 분리 절연막으로 부분적으로 충진되는 소자 분리 영역; 소자 분리 영역 사이의 활성 영역을 부분적으로 커버하도록 순차적으로 형성되는 터널 절연막, 전하 보유가능막, 및 층간 절연막; 및 층간 절연막 상에 트렌치의 길이 방향과 직교하는 방향으로 형성되는 복수의 제어 게이트를 포함하고, 복수의 제어 게이트 사이에 교대로 제공되는 소스 형성 영역 및 드레인 형성 영역 중에서, 각각 이 트렌치의 측면과 저면 및 활성 영역으로 이루어지는 소스 형성 영역이, 균일한 불순물 농도를 가지는 소스 확산층을 갖도록 제조된다.
이 반도체 메모리 장치는, 트렌치의 저면 또는 활성 영역과 트렌치의 측면 사이의 균질 농도의 차이가 30% 이하이고, 트렌치의 상부 폭에 대한 트렌치의 깊이의 비가 0.3 내지 2이며, 저면에 대하여 테이퍼화되는 측면 각도가 70°내지 90°인 상기 방식으로 형성될 수 있다.
하기에서, 본 발명의 실시형태는 도면을 참조하여 상세하게 설명한다. 여기서, 본 발명은 실시형태로 제한되지 않는다.
제 1 실시형태
도 1은 본 발명의 제 1 실시형태에 따른 반도체 메모리 장치의 메모리 셀 부분을 나타내는 평면도이다. 도 2 내지 도 16은 본 발명의 제 1 실시형태에 따 른 반도체 메모리 장치의 반도체 메모리 셀 부분의 제조 방법의 제 1 단계 내지 제 15 단계를 순차적으로 나타낸 단면도로, 각 도면의 (a)와 (b)는 각각 도 1의 선(I-I)와 (II-II)에 따른 단면도를 나타낸다.
제 1 실시형태의 반도체 메모리 장치의 제조 단계를 설명한다. 먼저, 도 2에 나타낸 바와 같이, 열산화된 막(2)이 140Å의 두께를 가지도록 P-형 실리콘 기판(1)의 표면에 형성되고, 그 위에 실리콘 질화막(3)이 스퍼터링법 또는 CVD법과 같은 공지된 기술에 따라 1600Å의 두께를 갖도록 성막된다. 다음으로, 도 3에 나타낸 바와 같이, 공지된 방법으로 실리콘 질화막(3) 상에 포토레지스트막(4)이 형성되고, 포토리소그래피법에 따라 스트라이프 형상으로 패터닝되며, 건식 에칭에 의해 실리콘 질화막(3)과 열산화막(2)이 포토레지스트막(4)을 마스크로 이용하여 제거된다.
다음으로, 도 4에 나타낸 바와 같이, 포토레지스트막(4)이 제거된 후, 건식 에칭에 의해 실리콘 질화막(3)을 마스크로 이용하여 실리콘 기판(1)에 복수의 트렌치(7)가 스트라이프 형상으로 형성된다. 다음으로, 도 5에 나타낸 바와 같이, 스퍼터링법, CVD법 등에 따라, 실리콘 기판(1)의 표면 전체에 소자 분리 절연막(8)이 트렌치(7)를 완전히 충진하는 막 두께를 적어도 갖도록 성막된다. 다음으로, 도 6에 나타낸 바와 같이, 실리콘 질화막(3)을 스토퍼막으로 이용하여, CMP(화학적 기계적 연마)법에 따라 소자 분리 절연막(8)을 평평하게 하고, 또한 실리콘 질화막(3)을 제거한다. 그 결과, 소자 분리 영역(6)과 활성 영역(5)이 교대로 형성된다(도 1 참조).
다음으로, 도 7에 나타낸 바와 같이, 메모리 셀 부분의 웰을 형성하기 위하여, 열산화막(2) 상에 포토레지스트막(미도시)이 소정의 형상으로 패터닝되도록 형성된다. 그 후, 인(31P+) 이온이 3KeV의 주입 에너지와 5.0E12 도즈/㎠의 도즈량으로 주입되어, P-형 실리콘 기판(1) 내에 깊이가 약 0.8㎛ 내지 1.5㎛인 N 웰 영역(미도시)이 형성된다. 이 경우, 이온 주입은 이온 빔에 의한 이방성 이온 주입이고, 도 7의 복수의 화살표 표시는 기판 표면에 대하여 수직 방향인 이온 주입을 나타낸다.
다음으로, 도 8에 나타낸 바와 같이, 포토레지스트막과 열산화막(2)이 제거된 후에, P-형 실리콘 기판(1)의 표면에 새로운 열산화막(9)이 270Å의 두께를 갖도록 형성되고, 그 위에 포토레지스트막(10)이 형성되며, 소정의 형상으로 패터닝된다. 그 후, 인(31P+)의 이온 주입이 300KeV의 주입 에너지와 2.0E12 도즈/㎠의 도즈량으로 수행되고, 그 다음에 연속적인 제 2 이온 주입을 300KeV의 주입 에너지와 2.0E12 도즈/㎠의 도즈량으로 수행하여, P-형 실리콘 기판(1) 내 주변 회로부의 N 웰 영역을 형성한다. 이 경우에도, 이온 주입은 이온 빔에 의한 이방성 이온 주입이고, 도 8의 복수의 화살표 표시는 기판 표면에 대하여 수직 방향인 이온 주입을 나타낸다.
다음으로, 도 9에 나타낸 바와 같이, 포토레지스트막(10)이 제거된 후, 새로운 포토레지스트막(미도시)을 형성하여 소정의 형상으로 패터닝되도록 한다. 그 후에, 붕소(11B+)의 이온 주입이 300KeV의 주입 에너지와 4.0E12 도즈/㎠의 도즈 량으로 수행되고, 그 다음에 연속적인 제 2 이온 주입이 100KeV의 주입 에너지와 5.0E12 도즈/㎠의 도즈량으로 수행하여, P 웰 영역(도시되지 않음)을 형성한다. 다음으로, 포토레지스트막이 제거된 후에, 새로운 포토레지스트가 소정의 형상(도시되지 않음)으로 패터닝되도록 형성되고, 붕소(11B+)가 50KeV의 주입 에너지와 2.0E13 도즈/㎠의 도즈량으로 주입되어, 채널 영역을 형성한다. 이 경우에도, 이온 주입은 이온 빔에 의한 이방성 이온 주입이고, 도 9의 복수의 화살표는 기판 표면에 대하여 수직 방향인 이온 주입을 나타낸다.
다음으로, 도 10에 나타낸 바와 같이, 포토레지스트가 제거된 후에, 열산화막(9)이 제거된다. 그 후, P-형 실리콘 기판(1)의 표면 전체에 터널 절연막(11)이 70 Å의 두께를 가지도록 형성되고, 그 위에 플로팅 게이트가 되는 제 1 다결정 실리콘막(12)(이하, 몇몇 경우에 FG 전극이라 함)이 1500Å의 두께를 가지도록 형성되며, 제 1 다결정 실리콘막(12)의 전체 표면 상에 30KeV의 주입 에너지와 6.0E14 도즈/㎠의 도즈량으로 인(31P+)의 이온 주입이 수행된다. 이 경우에도, 이온 주입은 이온 빔에 의한 이방성 이온 주입이고, 도 10의 복수의 화살표는 기판 표면에 대하여 수직 방향인 이온 주입을 나타낸다.
다음으로, 도 11에 나타낸 바와 같이, 제 1 다결정 실리콘막(12)에 포토레지스트막(13)을 형성하여, 소정의 형상으로 패터닝 한다. 그 후에, 포토레지스트막(13)을 마스크로 이용하여 건식 에칭을 수행하고, FG 전극(12)을 소정의 형상으로 패터닝한다. 다음으로, 도 12에 나타낸 바와 같이, 포토레지스트막(13)을 제거한 후에, 열산화막(SiO2)이 40Å의 막 두께를 가지도록 성막되고 실리콘 질화막이 60Å의 막 두께를 가지도록 성막되며 절연 산화막(SiO2)이 70Å의 막 두께를 가지도록 성막되는 ONO 구조를 가지는 적층절연막(층간절연막)(14)이, FG 전극(12)을 커버하도록 형성되고, 그 위에 제어 게이트가 되는 제 2 다결정 실리콘막(15)(이하, 몇몇 경우에 CG 전극이라 함)이 3000Å의 두께를 가지도록 형성된다. 다음으로, 제 2 다결정 실리콘막(15) 위에 포토레지스트막(미도시)이 소정의 형상으로 패터닝되도록 형성된다. 그 후에, 도 13에 나타낸 바와 같이, 제 2 다결정 실리콘막(15), 적층 절연막(14), 및 FG전극(12)을 건식 에칭에 의해 패터닝하고, 포토레지스트막을 제거한다.
다음으로, 도 14에 나타낸 바와 같이, 실리콘 기판(1) 상에 포토레지스트막(16)을 형성하고, CG 전극(15) 사이의 소스 형성 영역(17)에 개구부를 가지도록 패터닝한 후, 건식 에칭에 의해 소스 형성 영역(17)의 소자 분리 절연막(8)을 제거하어, 소스 형성 영역(17)의 실리콘 기판(1)의 표면인 활성 영역(5) 및 트렌치(7)의 측면(7a)과 저면(7b)을 노출시킨다. 그 후에, 소스 형성 영역(17)의 실리콘 기판(1) 상의 터널 절연막(11)을 건식 에칭에 의해 제거하고, 포토레지스트막(16)을 제거한다.
다음으로, 도 15에 나타낸 바와 같이, 포토레지스트막(20)을 형성하고, 소스 형성 영역(17)에 다시 개구부를 가지도록 패터닝한 후, 등방성 플라즈마 이온 주입을 수행하는데, 즉 이온이 등방성 플라즈마 이온 주입에 의해 복수의 방향으로 주 입된다. 이 때, 비소(75As+), 인(31P+), 또는 안티몬(121Sb+)은, 1KeV 이상의 주입 에너지와 1.0E15 도즈/㎠ 이상의 도즈량으로 등방성으로 주입되는, 주입 이온 종으로 이용되어, 이온이 소스 형성 영역(17)의 트렌치의 측면과 저면 및 활성 영역에 각각 대략 수직 방향으로 주입됨으로서, 활성 영역, 및 트렌치의 측면과 저면에 균질 불순물 농도를 가지는 소스 확산층(21)을 형성한다. 여기서, 도 15의 방사 형상의 복수의 화살표(P)는 등방성 플라즈마 이온 주입을 나타낸다.
다음으로, 도 16을 참조하여, 포토레지스트막(20)은 CG 전극(15) 사이의 드레인 형성 영역에 개구부를 가지도록 패터닝되고, 건식 에칭에 의해 드레인 형성 영역 내 실리콘 기판 위의 터널 절연막(11)이 제거된다. 그 후, 비소(75As+)의 이온 주입이 15KeV의 주입 에너지와 2.0E15 도즈/㎠의 도즈량으로 수행되어, 드레인 확산층(22)이 형성되도록 한다. 이 경우, 이방성 이온 주입이 실리콘 기판(1)의 평면에 대하여 수직 방향으로 수행되고, 또한 이온이 소스 형성 영역(17)에 주입된다.
그 후, 포토레지스트막(20)이 제거되고, 열산화막(23)이 실리콘 기판(1)의 전체 표면 상에 형성되며, HTO막이 1300Å의 두께를 가지도록 성막되고, 건식 에칭에 의해 전체 표면 상에 에치백이 수행되며, 측벽 스페이서(24)는 CG 전극의 측벽 상에 HTO막으로 형성된다. 다음으로, 어닐링 처리가 소스 영역과 드레인 영역에 수행되고, 층간 절연막(25)(BPSG막)이 CVD법에 따라 실리콘 기판(1)의 표면 전체에 성막된다. 후속하여, 포토레지스트막(미도시)이 소정의 형상으로 패터닝 되도록 층간 절연막(25)에 형성되고, 다음으로 드레인 영역에 대응하는 부분의 층간 절연막(25)이 에칭되어 콘택트 홀(26)을 형성하도록 한다. 그 후, 포토레지스트막이 제거되고, 새로운 포토레지스트막이 소정의 형상으로 패터닝되도록 형성되며, Al 또는 Ti와 같은 배선 물질이 콘택트 홀(26)의 깊이보다 큰 막 두께를 가지도록 스퍼터링법에 따라 층간 절연막(25) 상에 성막된다. MR 배선(27)이 형성되고, 배선 재료의 두께가 CMP법에 따라 약 1.0㎛의 막 두께로 감소되어, 층간 절연막(25) 상에 콘택트 배선이 콘택트 홀(26)을 충진하여 형성되어, 비휘발성 반도체 메모리 장치가 제작된다.
제 2 실시형태
다음으로, 본 발명의 제 2 실시형태가 도 17 내지 도 23을 참조하여 설명한다. 제 2 실시형태에서, 제 1 실시형태에 기술된 도 1 내지 도 9의 단계(P 웰 영역을 형성하는 최대 8 단계)가 동일하므로; 그의 설명은 생략한다. 도 17 내지 도 23은, 본 발명의 제 2 실시형태에 따른 반도체 메모리 장치의 메모리 셀 부분의 제조 방법의 제 9 내지 제 15 단계를 순차적으로 나타내는 단면도이고, 각 도면의 (a)와 (b)는 각각 도 1의 선(I-I)과 (II-II)에 따른 단면도이다. 제 2 실시형태에서, 제 1 실시형태에서와 동일한 요소에 동일한 부호가 붙여져있다.
제 2 실시형태에 따르면, P 웰 영역의 형성 후에, 포토레지스트막이 소정의 형상으로 패터닝되고, 그 후 채널 영역을 형성하기 위하여 붕소(11B+)의 이방성 이온 주입이 50KeV의 주입 에너지와 2.0E13 도즈/㎠의 도즈량으로 수행된다. 후 속하여, 포토레지스트막이 제거되고 열산화막이 제거된다. 그 후, 도 17에 나타낸 바와 같이, 터널 절연막(11)이 70Å의 두께를 가지도록 P-형 실리콘 기판(1)의 전체 표면 상에 형성되고, 그 위에 전하 보유층(42)이 60Å의 두께를 가지도록 Si3N4막으로 형성된다. 여기서, Al2O3막을 Si3N4막 대신에 전하 보유층으로서 이용할 수 있다. 후속하여, 실리콘 산화막(층간 절연막)(43)이 90Å의 두께를 가지도록 전하 보유층(42) 상에 형성된다.
다음으로, 도 18에 나타낸 바와 같이, 포토레지스트막(44)이 산화막(43) 상에 형성되고, 소자 분리막(8) 위에 개구부를 가지도록 패터닝된다. 그런 다음, 건식 에칭에 의해 실리콘 산화막(43)과 전하 보유층(Si3N4막)(42)이 패터닝된다. 다음으로, 도 19에 나타낸 바와 같이, 포토레지스트막(44)이 제거된 후에, 제어 전극이 되는 제 2 다결정 실리콘막(15)(이하, 몇몇 경우에 CG 전극(15)이라 함)이 전하 보유층(42)을 커버하고 3000Å의 두께를 가지도록 실리콘 기판(1)의 표면 전체에 형성된다. 다음으로, 포토레지스트막(미도시)이 소정의 형상으로 패터닝되도록 제 2 다결정 실리콘막(15) 상에 형성된다. 그 후, 도 20에 나타낸 바와 같이, 건식 에칭에 의해 CG 전극(15), 실리콘 산화막(43), 및 전하 보유층(42)이 패터닝되고, 그 후에 포토레지스트막이 제거된다.
다음으로, 도 21에 나타낸 바와 같이, 포토레지스트막(46)이 실리콘 기판(1)의 전체 표면 상에 형성되고, CG 전극(15) 사이의 소스 형성 영역(17)에 개구부를 가지도록 패터닝된다. 그 후, 소스 형성 영역(17)의 소자 분리 절연막(8)이 건 식 에칭에 의해 제거되어, 소스 형성 영역(17)의 실리콘 기판(1)의 표면인 활성 영역(5) 및 트렌치의 측면(18)과 저면(19)을 노출시킨다. 그 후에, 건식 에칭에 의해 소스 형성 영역(17) 내 실리콘 기판(1) 위의 터널 절연막(11)이 제거되고, 포토레지스트막(46)이 제거된다.
다음으로, 도 22에 나타낸 바와 같이, 포토레지스트막(47)이 다시 형성되고, 개구부가 소스 형성 영역(17)에 형성되어, 등방성 플라즈마 이온 주입에 의해 이온 주입이 다중 방향으로 수행된다. 이 때, 비소(75As+), 인(31P+), 또는 안티몬(121Sb+)이 주입 이온종으로 이용되고, 등방성 이온 주입이 1KeV 이상의 주입 에너지와 1.0E15 도즈/㎠ 이상의 도즈량으로 수행된다. 그 결과, 이온은 소스 형성 영역(17)의 트렌치의 측면과 저면 및 활성 영역에 각각 대략 수직 방향으로 주입됨으로서, 균질 불순물 농도를 가지는 소스 확산층(21)이 활성 영역 및 트렌치의 측면과 저면에 형성된다. 도 22에서, 방사 형상의 복수의 화살표(P)는 등방성 플라즈마 이온 주입을 나타낸다.
다음으로, 도 23을 참조하여, 포토레지스트막(47)이 제거된 후에, 새로운 포토레지스트(미도시)가 형성된다. 포토레지스트막이 CG 전극(15) 사이의 드레인 형성 영역에 개구부를 가지도록 패터닝되고, 드레인 형성 영역의 실리콘 기판 상의 터널 절연막(11)이 건식 에칭에 의해 제거되며, 비소(75As+)의 이온 주입이 드레인 확산층(22)을 형성하도록 15KeV의 주입 에너지와 2.0E15 도즈/㎠의 도즈량으로 수행된다. 이 경우, 이온 주입은 실리콘 기판(1)의 평면에 대하여 수직 방향인 이방성 이온 주입이고, 이온은 소스 형성 영역(17)에 주입된다.
그 후에, 포토레지스트막(47)이 제거되고, 열산화막(23)이 실리콘 기판(1)의 전체 표면 상에 형성되며, HTO막이 1300Å의 두께를 가지도록 성막되고, 건식 에칭에 의해 전체 표면 상에 에치백이 수행되어; 측벽 스페이서(24)가 CG 전극의 측벽 상에 HTO막으로 형성된다. 다음으로, 어닐링 처리가 소스 영역 및 드레인 영역에 수행되고, 층간 절연막(25)(BTSG막)이 CVD법에 따라 실리콘 기판(1)의 표면 전체에 성막된다. 후속하여, 포토레지스트막(미도시)이 소정의 형상으로 패터닝되도록 층간 절연막(25)에 형성되고, 드레인 영역에 대응하는 부분의 층간 절연막(25)이 에칭되어 콘택트 홀(26)을 형성하도록 한다. 그 후에, 포토레지스트막이 제거되고, 새로운 포토레지스트막이 소정의 형상으로 패터닝되도록 형성되며, Al 또는 Ti와 같은 배선 재료가 콘택트 홀(26)의 깊이보다 큰 막 두께를 가지도록 스퍼터링법에 따라 층간 절연막(25)에 성막된다. 배선 재료의 두께가 CMP법에 따라 0.6㎛의 막 두께를 갖도록 감소되어, 층간 절연막(25) 상에 MR 배선(27)이 형성되고, 콘택트 배선이 콘택트 홀(26)을 충진하여 형성되어, 비휘발성 반도체 메모리 장치가 제작된다.
이상 설명한 바와 같이, 본 발명에 따른 반도체 메모리 장치의 제조 방법에 의하면, 등방성 플라즈마 이온 주입에 의해 소스 형성 영역의 트렌치의 측면과 저면 및 활성 영역에 균일한 불순물 농도를 가지는 소스 확산층을 형성할 수 있다. 따라서, 소스 영역의 저항 감소를 실패 없이 쉽게 달성할 수 있고, LSI의 동작에서 문제를 일으키지 않는 메모리 셀의 미세화를 달성할 수 있다.

Claims (11)

  1. 반도체 기판에 복수의 트렌치를 스트라이프 형상으로 형성하고, 상기 트렌치 각각을 소자 분리 절연막으로 충진하여 소자 분리 영역을 형성하는 단계;
    상기 소자 분리 영역 사이의 활성 영역을 커버하기 위하여 터널 절연막과 전하 보유가능막을 순차적으로 형성하는 단계;
    상기 전하 보유가능막 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 트렌치의 길이 방향과 직교하는 방향으로 복수의 제어 게이트를 형성하는 단계;
    상기 복수의 제어 게이트 사이에 교대로 제공되는 소스 형성 영역 및 드레인 형성 영역 중에서, 소스 형성 영역에 개구부를 가지는 레지스트막을 마스크로 이용하여 상기 소스 형성 영역의 소자 분리 절연막을 에칭하여 트렌치의 표면을 노출하는 단계; 및
    소스 형성 영역에 등방성 플라즈마 이온 주입을 수행하여 트렌치의 표면과 활성 영역에 소스 확산층을 형성하는 단계를 포함하는, 반도체 메모리 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 전하 보유가능막은 폴리실리콘막, 실리콘 질화막, 및 알루미나막 중 하나 이상을 포함하는, 반도체 메모리 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 층간 절연막은 실리콘 산화막과 실리콘 질화막 중 하나 이상을 포함하는, 반도체 메모리 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 등방성 플라즈마 이온 주입을 위한 이온 종은 인, 비소, 및 안티몬 중 하나 이상을 포함하는, 반도체 메모리 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 등방성 플라즈마 이온 주입은 1KeV 내지 50KeV의 주입 에너지와 1.0E14 내지 1.0E16 도즈/㎠의 도즈량으로 수행되는, 반도체 메모리 장치의 제조 방법.
  6. 제 1 항에 있어서,
    상기 각각의 트렌치는, 상기 트렌치의 상부 폭에 대한 상기 트렌치의 깊이의 비가 0.3 내지 2를 가지도록 형성되는, 반도체 메모리 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 각각의 트렌치는, 저면에 대하여 70°내지 90°의 각도로 테이퍼화되는 측면을 가지도록 형성되는, 반도체 메모리 장치의 제조 방법.
  8. 반도체 기판에 스트라이프에 형상으로 형성되는 복수의 트렌치가 소자 분리 절연막으로 부분적으로 충진되는 소자 분리 영역;
    상기 소자 분리 영역 사이의 활성 영역을 부분적으로 커버하도록 순차적으로 형성되는 터널 절연막, 전하 보유가능막, 및 층간 절연막; 및
    상기 층간 절연막 상에 상기 트렌치의 길이 방향과 직교하는 방향으로 형성되는 복수의 제어 게이트를 포함하고,
    상기 복수의 제어 게이트 사이에 교대로 제공되는 소스 형성 영역 및 드레인 형성 영역 중에서, 각각 트렌치의 측면과 저면 및 활성 영역으로 이루어지는 소스 형성 영역이, 균일한 불순물 농도를 가지는 소스 확산층을 갖는, 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 트렌치의 저면 또는 상기 활성 영역과 상기 트렌치의 측면 사이의 불순물 농도의 차이가 30% 이하인, 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 각각의 트렌치는, 상기 트렌치의 상부 폭에 대한 상기 트렌치의 깊이의 비가 0.3 내지 2를 가지는, 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 각각의 트렌치는, 저면에 대하여 70°내지 90°의 각도로 테이퍼화되는 측면을 가지도록 형성되는, 반도체 메모리 장치.
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