KR100752203B1 - 엔오알형 플래시 메모리 소자 및 그의 제조 방법 - Google Patents

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Abstract

SAS(Self-Aligned Source) 공정을 이용한 NOR형 플래시 메모리 및 그의 제조 방법을 개시한다. 본 방법은, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하는 게이트 스택과 공통 소스 영역의 기판 위에 보호 산화막을 형성한다. 그리하여, SAS 식각 공정에서 게이트 스택이 손상된 것을 보상하고, 아울러 공통 소스 라인을 형성하기 위하여 불순물을 주입할 때 임플란트 공정에 의해 게이트 스택이 손상되는 것을 방지할 수 있다. 따라서, 이러한 방법에 의해 제조된 NOR형 플래시 메모리 소자는 그 성능 및 수명이 향상된다.
NOR, 플래시 메모리, 자기 정렬 소스

Description

엔오알형 플래시 메모리 소자 및 그의 제조 방법{NOR-Type Flash Memory Device and Manufacturing Method Thereof}
도 1은 일반적인 NOR형 플래시 메소리 소자의 셀 구성을 도시한 평면도.
도 2는 도 1에 도시한 플래시 메모리 소자의 Ⅱ-Ⅱ 절단면도.
도 3a 및 도 3b는 SAS 식각 공정 전과 후에 대한 도 1의 플래시 메모리 소자의 I-I 절단면도.
도 4a 내지 도 4f는 NOR형 플래시 메모리 소자의 게이트 스택을 형성하는 일련의 공정을 순서대로 도시한 도면으로서, 도 1에 도시한 플래시 메모리 소자의 I-I 절단면도 및 Ⅱ-Ⅱ 절단면도.
도 5a 내지 도 5c는 본 발명의 일 실시예에 따른 SAS 공정을 설명하는 도면으로서, 도 1에 도시한 플래시 메모리 소자의 I-I 절단면도.
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로서, 보다 자세하게는 자기 정렬 소스(Self-Aligned Source; 이하 'SAS') 공정을 이용한 NOR형 플래시 메모리 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 메모리 소자는 램(RAM; Random Access Memory)과 롬(ROM; Read Only Memory)으로 구분된다. 여기서, 롬(ROM)은 제조 과정에서 데이터가 입력되는 마스크 롬(Mask ROM)과 사용자가 데이터를 입력할 수 있는 피롬(PROM; Programmable ROM)으로 구분된다. 또한, 피롬에는 자외선 광원에 노출시켜 소거(erase)할 수 있는 이피롬(EPROM), 전기적으로 데이터의 입력 및 소거가 가능한 이이피롬(EEPROM; Electrically Erasable Programmable Read Only Memory), 데이터의 일괄 소거가 가능한 플래시 메모리(Flash Memory) 등이 있다.
플래시 메모리는 플로팅 게이트(Floating Gate) 및 콘트롤 게이트(Control Gate)를 포함하는 스택(Stack)형 게이트 구조를 가지고 있다. 이러한 플래시 메모리는 낸드(NAND)형과 노어(NOR)형으로 구분할 수 있는데, NOR형 플래시 메모리는 각각의 셀이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 구조로 되어 있다. 특히, NOR형 플래시 메모리에는 공통 소스(Common Source)가 형성되는데, 즉 16개의 셀마다 1개의 콘택(Contact)이 형성되고, 이 16개의 셀의 소스 라인이 n+ 확산층으로 연결되는 구조를 갖는다.
최근, 반도체 소자의 고집적화를 위하여, 얕은 트랜치 아이솔레이션(Shallow Trench Isolation; 이하 'STI') 기술과, 자기 정렬 소스(Self-Aligned Source; 이하 'SAS') 기술이 플래시 메모리 소자의 제조에 사용되고 있다. 여기서, STI 기술 및 SAS 기술은 각각 워드 라인 방향 및 비트 라인 방향으로 셀 사이즈를 축소하기 위한 것이다.
도 1에는 STI 기술과 SAS 기술을 동시에 적용한 플래시 메모리의 구조를 도 시하였다. 여기서, 각 셀의 드레인(D) 및 소스(S)가 공통 워드 라인(WL)을 사이에 두고 배치되고, 각각의 셀은 아이솔레이션 영역(ISO)에 형성된 트랜치 내의 절연막에 의해 전기적으로 절연된다. 또한, 각 셀의 소스(S)는 SAS 공정에 의해 서로 연결된다.
보다 자세히 설명하면, 터널 산화막(12), 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)로 이루어진 게이트 스택을 형성한 후 SAS 공정을 진행한다. SAS 공정에서는, 먼저 8 ~ 16 비트 셀에 대한 소스 영역을 한꺼번에 오픈한 후, 아이솔레이션 영역(ISO)의 절연막을 제거한다. 따라서, 공통 소스 영역에서는, 도 2에 도시한 바와 같이, 기판(10) 내에 트랜치(20)가 형성된다. 이렇게 형성된 공통 소스 영역에 불순물(As 또는 P)을 이온 주입하여 이온주입층(30)을 형성한다. 그러므로, 이온주입층(30)에 의해 공통 소스 라인이 형성되어, 각 셀의 소스(S)가 전기적으로 서로 연결된다.
한편, SAS 공정에 의하면, 공통 소스 영역을 노출시키는 포토레지스트 패턴을 형성한 후, 이를 마스크로 하여 아이솔레이션 영역(ISO)의 절연막을 제거하는 SAS 식각 공정을 진행하게 되는데, 그로 인해 플로팅 게이트(13), 유전체막(104) 및 콘트롤 게이트(15)으로 이루어진 게이트 스택의 프로파일이 변하게 된다. 즉, 도 3a에서 보듯이, 공통 소스 영역을 향하고 있는 게이트 스택의 단면(A)이 SAS 식각 공정 전에는 대략 수직하게 형성되어 있다. 그러나, SAS 식각 공정을 거친 후에는, 콘트롤 게이트(15), 유전체막(14) 및 플로팅 게이트(13)의 일부가 플라즈마에 의해 손상된다. 그리하여, 도 3b와 같이, 게이트 스택의 단면이 경사진 프로파 일을 갖게 된다. 여기서, 도 3b의 PR은 이온 주입 공정에서 마스크로 사용되는 포토레지스트 패턴을 나타낸다.
이렇게 게이트 스택의 경계면이 경사지게 되면, 후속하여 진행되는 공통 소스 라인을 형성하기 위한 불순물의 이온 주입 공정에서, 게이트 스택의 플로팅 게이트(13), 유전체막(14) 및 콘트롤 게이트(15)의 손상이 발생할 수 있다. 특히, 도 3b에서 보듯이, 경사진 게이트 스택의 프로파일로 인해 유전체막(14)의 일부가 노출될 수 있다. 이렇게 노출된 영역(B)에 불순물이 주입되면, 플로팅 게이트(13) 및 콘트롤 게이트(15) 사이의 정전 용량에 영향을 미치게 된다. 그로 인해, 커플링 계수(Coupling Ratio)가 작아지게 되어 소자의 성능이 저하될 수 있다.
더구나, 플래시 메모리는 셀 지역의 플로팅 게이트, 유전체막, 콘트롤 게이트로 이루어진 게이트 스택에 전자를 보관하게 되는데, 이렇게 보관된 전자가 장기간 유지될 수 있어야 한다. 그러므로, 게이트 스택에는 가급적 손상을 주지 않아야 하는데, SAS 공정에서는 앞에서 설명한대로 식각 공정 및 이온 주입 공정을 거치면서 게이트 스택이 많은 손상을 입게 된다. 따라서, 게이트 스택에 입힌 손상을 보상하지 않고 플래시 메모리를 제조하게 되면 제품의 수명이 짧아지게 된다.
상술한 문제를 해결하기 위하여, 본 발명은 SAS 식각 공정에 의한 게이트 스택의 손상을 보상하고, 아울러 공통 소스 라인을 형성하기 위하여 불순물을 주입할 때 임플란트 공정에 의해 게이트 스택이 손상되는 것을 방지할 수 있는 NOR형 플래시 메모리 소자 및 그의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 NOR형 플래시 메모리 소자의 제조 방법은, STI와, 터널 산화막과, 플로팅 게이트, 유전체막 및 콘트롤 게이트를 포함하는 게이트 스택이 형성된 반도체 기판 위에 공통 소스 영역을 노출시키는 제1 포토레지스트 패턴을 형성하는 단계와, 상기 제1 포토레지스트 패턴을 마스크로 하여 상기 공통 소스 영역 내의 STI 절연막의 일부를 제거하는 단계와, 상기 제1 포토레지스트 패턴을 제거하는 단계와, 상기 게이트 스택 및 상기 공통 소스 영역을 포함하는 상기 기판 위에 보호 산화막을 형성하는 단계와, 상기 보호 산화막을 포함하는 상기 기판 위에 상기 공통 소스 영역을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계와, 상기 제2 포토레지스트 패턴을 마스크로 하여 상기 공통 소스 영역 내에 불순물을 주입하여 공통 소스 라인을 형성하는 단계를 포함한다.
여기서, 상기 보호 산화막의 두께는 100Å 이내인 것이 바람직하다. 또한, 상기 유전체막은 ONO막으로 형성된다.
또한, 상술한 방법에 의해 제조된 NOR형 플래시 메모리 소자는, SAS 식각 공정으로 인한 게이트 스택의 손상을 보상하고 아울러 공통 소스 라인을 형성하기 위한 불순물의 주입으로부터 게이트 스택을 보호하는 보호 산화막을 포함한다.
이하, 첨부한 도 4a 내지 도 4f, 도 5a 내지 도 5c를 참조하여 본 발명에 따른 바람직한 실시예를 설명한다. 본 발명에 따른 제조 방법에 의하여 제조된 NOR형 플래시 메모리 소자는 도 1에 도시한 플래시 메모리 소자와 대략 동일한 셀 구조를 갖는다. 따라서, 설명의 편의상 도 4a 내지 도 5c에서는 도 1에 도시한 플래 시 메모리 소자의 I-I 절단면 및 Ⅱ-Ⅱ 절단면에 대응하는 절단면들을 도시하였다.
먼저, 도 4a 내지 도 4f를 참조하여 플래시 메소리 소자의 게이트 스택을 형성하는 방법을 설명한다. 도 4a 내지 도 4f에서는 플래시 메모리 소자의 Ⅰ-Ⅰ 절단면과 Ⅱ-Ⅱ 절단면을 각각 좌측과 우측에 도시하였다.
도 4a에서 보듯이, 반도체 기판(100) 상에 STI(101)를 형성하여 액티브 영역과 필드 영역을 정의한다. 그리고, 열산화 공정을 진행하여 터널 산화막(102)을 형성한다. 이어서, 도 4b와 같이, 터널 산화막(102)의 상부에 폴리실리콘막(103)을 증착한다. 이 경우, 폴리실리콘막(103)에는 별도의 공정을 통해 불순물이 도핑될 수 있다. 그리고 나서, 도 4c에서 보듯이, 사진 공정 및 식각 공정을 통하여 플로팅 게이트(103a)를 패터닝한다. 다음으로, 도 4d와 같이, 플로팅 게이트와 콘트롤 게이트 사이에 배치될 유전체막(104)으로서 ONO(Oxide/Nitride/Oxide)막을 기판(100)의 전면에 증착한다.
유전체막(104)을 증착한 후에는, 도 4e에서 보듯이, 기판(100)의 전면에 폴리실리콘막(105)을 증착한다. 또한, 폴리실리콘막(105)에 별도의 이온 주입 공정 등을 통해 불순물을 주입하는 것이 가능하다. 그리고 나서, 도 4f에서 도시한 바와 같이, 사진 공정 및 식각 공정을 진행하여 유전체막(104) 및 콘트롤 게이트(105a)를 패터닝한다.
이와 같은 방법으로, 플로팅 게이트(103a), 유전체막(104) 및 콘트롤 게이트(105a)로 이루어진 게이트 스택을 형성하면, 셀 영역에서 비트 라인 방향의 단면이 도 4f의 I-I 절단면과 같은 형상을 갖게 된다.
다음으로, 도 5a 내지 도 5c를 참조하여 SAS 공정을 설명한다. 먼저, 공통 소스 영역을 노출시키는 포토레지스트 패턴(PR1)을 형성한 후, SAS 식각 공정을 진행한다. 즉, 도 5a에서 보듯이, STI(101)를 구성하는 절연막의 일부를 제거하여 트랜치(200)를 형성한다. 이 때, 도 3a 및 도 3b에서 설명하였듯이, SAS 식각 공정을 거치게 되면, 플로팅 게이트(103a), 유전체막(104) 및 콘트롤 게이트(105a)의 일부가 플라즈마에 의해 손상될 수 있다.
그러나, 이러한 손상은 본 발명의 후속하는 공정에 의해 보상될 수 있는데, 이에 대하여 자세히 설명한다. 먼저, SAS 식각 공정에 사용되었던 포토레지스트 패턴(PR1)을 제거하고 기판(100)을 세정한다. 그 후, 도 5b에서 보듯이, 게이트 스택을 포함하는 기판(100)의 전면에 보호 산화막(106)을 형성한다. 보호 산화막(106)은 공통 소스 영역에서의 기판(100)의 표면 및 게이트 스택(103a, 104 및 105a)을 모두 덮도록 형성된다. 보호 산화막(106)은 고온 열산화 공정(High Temperature Oxidation), 화학기상증착(Chemical Vapor Deposition) 등 다양한 방법으로 형성될 수 있다. 이렇게 보호 산화막(106)을 형성하면, SAS 식각 공정 동안에 게이트 스택에 발생한 격자 결함 등과 같은 손상이 보상(Curing)될 수 있다.
보호 산화막(106)을 형성한 후에는, 도 5c에서 보듯이, 공통 소스 영역을 노출시키는 포토레지스트 패턴(PR2)을 기판(100)의 위에 형성한다. 그 후, 이온 주입 공정(Implantation)을 통해 비소(Arsenic) 또는 인(Phosphorus) 등의 불순물을 공통 소스 영역의 기판(100) 표면에 주입한다. 그리하여, 도 2와 유사하게, 각 셀의 소스를 연결하는 공통 소스 라인을 형성한다. 이때, 보호 산화막(106)은 이들 불순물의 주입에 대하여 게이트 스택을 보호하는 역할을 한다. 여기서, 보호 산화막(106)의 두께가 너무 두꺼우면, 후속하는 이온 주입 공정에서 소스 정션(Source Juction)이 잘 형성되지 않을 수 있다. 이 경우, 과도한 에너지로 이온을 주입하게 되면 소자에 악영향을 미칠 수 있다. 따라서, 보호 산화막(106)의 두께는 대략 100Å 이내로 형성되는 것이 바람직하다. 다만, 보호 산화막(106)의 두께가 너무 얇으면 이온 주입 공정에 의한 게이트 스택의 손상을 효과적으로 방지할 수 없으므로, 보호 산화막(106)을 적절한 두께로 형성하여야 한다.
이후에는, 포토레지스트 패턴(PR2)를 제거하고 기판(100)을 세정한다. 그 후, 일반적인 로직 공정을 거쳐 플래시 메모리 소자를 제조한다. 한편, 본 실시예에서는 게이트 스택을 형성한 후 SAS 공정을 진행하였다. 그러나, 드레인 및 소스 접합을 형성하기 위한 이온 주입 공정을 게이트 스택을 형성한 후 및 SAS 공정에 의해 공통 소스 라인을 형성하기 전에 진행하는 것도 가능하다.
본 발명에 따른 플래시 메모리 소자의 제조 방법에 따르면, SAS 식각 공정을 진행한 후에 기판 전면에 보호 산화막을 형성한다. 이 보호 산화막에 의하여, SAS 식각 공정 동안에 발생한 게이트 스택의 손상을 보상하고, 아울러 공통 소스 라인을 형성하기 위한 이온 주입 공정에서 불순물의 주입(Implantation)에 의해 게이트 스택이 손상되는 것을 방지할 수 있다. 따라서, 제품의 성능 및 수명이 보다 향상된 플래시 메모리 소자를 제조할 수 있다.
지금까지 본 발명의 바람직한 실시예에 대해 설명하였으나, 본 발명이 속하 는 기술분야에서 통상의 지식을 가진 자는 본 발명의 본질적인 특성을 벗어나지 않는 범위 내에서 변형된 형태로 구현할 수 있을 것이다. 그러므로 여기서 설명한 본 발명의 실시예는 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 하고, 본 발명의 범위는 상술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함되는 것으로 해석되어야 한다.

Claims (5)

  1. STI와, 터널 산화막과, 플로팅 게이트, ONO막인 유전체막 및 콘트롤 게이트를 포함하는 게이트 스택이 형성된 반도체 기판 위에 공통 소스 영역을 노출시키는 제1 포토레지스트 패턴을 형성하는 단계와,
    상기 제1 포토레지스트 패턴을 마스크로 하여 상기 공통 소스 영역 내의 STI 절연막의 일부를 제거하는 단계와,
    상기 제1 포토레지스트 패턴을 제거하는 단계와,
    상기 게이트 스택 및 상기 공통 소스 영역을 포함하는 상기 기판의 전면에 불순물의 주입시 상기 게이트 스택을 보호하기 위한 보호 산화막을 형성하는 단계와,
    상기 보호 산화막을 포함하는 상기 기판 위에 상기 공통 소스 영역을 노출시키는 제2 포토레지스트 패턴을 형성하는 단계와,
    상기 제2 포토레지스트 패턴을 마스크로 하여 상기 공통 소스 영역 내에 불순물을 주입하여 공통 소스 라인을 형성하는 단계를 포함하는 것을 특징으로 하는 NOR형 플래시 메모리 소자의 제조 방법.
  2. 제1항에 있어서, 상기 보호 산화막의 두께는 100Å 이내인 것을 특징으로 하는 NOR형 플래시 메모리 소자의 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 의하여 제조된 NOR형 플래시 메모리 소자로서, SAS 식각 공정으로 인한 게이트 스택의 손상을 보상하고 아울러 공통 소스 라인을 형성하기 위한 불순물의 주입으로부터 게이트 스택을 보호하는 보호 산화막을 포함하는 것을 특징으로 하는 NOR형 플래시 메모시 소자.
  5. 제4항에 있어서, 상기 보호 산화막의 두께는 100Å 이내인 것을 특징으로 하는 NOR형 플래시 메모리 소자.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100806787B1 (ko) * 2006-07-24 2008-02-27 동부일렉트로닉스 주식회사 플래쉬 반도체 소자의 제조방법
US20080160696A1 (en) * 2006-12-27 2008-07-03 Young Wook Shin Method for fabricating flash memory device
KR100936107B1 (ko) * 2007-11-23 2010-01-11 주식회사 동부하이텍 반도체 소자의 제조 방법
KR100948299B1 (ko) * 2007-12-27 2010-03-17 주식회사 동부하이텍 플래시 메모리 소자 및 그의 제조 방법
KR20100078244A (ko) * 2008-12-30 2010-07-08 주식회사 동부하이텍 Ｏｔｐ 메모리 소자 및 ｏｔｐ 메모리 소자의 제조 방법
CN103426823B (zh) * 2012-05-14 2016-04-13 无锡华润上华科技有限公司 快闪存储器的制作方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004352A (ko) * 2003-07-02 2005-01-12 삼성전자주식회사 리세스형 트랜지스터 및 그의 제조방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2642900B1 (fr) * 1989-01-17 1991-05-10 Sgs Thomson Microelectronics Procede de fabrication de circuits integres a transistors de memoire eprom et a transistors logiques
US5830794A (en) * 1996-03-11 1998-11-03 Ricoh Company, Ltd. Method of fabricating semiconductor memory
KR20010004263A (ko) * 1999-06-28 2001-01-15 김영환 스택게이트 플래쉬 이이피롬 셀의 게이트 형성 방법
US6448608B1 (en) * 1999-09-27 2002-09-10 Advanced Micro Devices, Inc. Capping layer
TW474022B (en) * 2001-02-08 2002-01-21 United Microelectronics Corp Structure for dual-bit non-volatile memory unit and the read/write method thereof
US6680257B2 (en) * 2001-07-30 2004-01-20 Eon Silicon Devices, Inc. Alternative related to SAS in flash EEPROM
KR100426484B1 (ko) * 2001-12-22 2004-04-14 주식회사 하이닉스반도체 플래쉬 메모리 셀 및 그의 제조방법
US6885586B2 (en) * 2002-09-19 2005-04-26 Actrans System Inc. Self-aligned split-gate NAND flash memory and fabrication process
JP2005260071A (ja) * 2004-03-12 2005-09-22 Sharp Corp 半導体記憶装置の製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050004352A (ko) * 2003-07-02 2005-01-12 삼성전자주식회사 리세스형 트랜지스터 및 그의 제조방법

Non-Patent Citations (2)

* Cited by examiner, † Cited by third party
Title
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