JP4873940B2 - 半導体素子の製造方法 - Google Patents

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Description

本発明は、半導体素子の製造方法に関し、特に、ロジック素子用のトランジスタ、ＥＥＰＲＯＭ(Electrical Erasable Programmable Read Only Memory)セル及びフラッシュメモリセルを１つのチップに搭載したＳＯＣ(System On Chip)半導体素子の製造方法に関する。
最近、身分証明書、クレジットカード、電子貨幣等の様々な機能を１枚のカードに収めることができるスマートカードが普及してきている。スマートカードは、通常ユーザ情報、取引情報等の記憶機能及びその機能を実行するプログラムを内蔵している。そのため、スマートカードには、ユーザ情報及び取引情報を記憶／格納するための不揮発性メモリ、所定のプログラムをコーディングするためのマスクＲＯＭ(mask ROM)等が、１つのチップに搭載されている。例えば、スマートカードのようなＩＣカードの場合には、システムメモリとしてマスクＲＯＭ、アプリケーションメモリとして不揮発性メモリ素子であるＥＥＰＲＯＭが使用されている。
マスクＲＯＭは、半導体メモリ素子であって、電力が供給されなくても、いったんセルにプログラムされた情報が継続して保存される。このようなマスクＲＯＭには、ユーザの固有情報等の秘密を守る必要がある重要な情報が記憶されるので、ハッキング(hacking)に対する安全性が保障されなければならない。このマスクＲＯＭをプログラムするために、製造工程中にコーディングしようとするセルのチャネル領域に選択的に不純物を注入し、そのセルのしきい値電圧を変化させることが行われている。このようなコーディングされたセルを有するトランジスタは、ディプリーショントランジスタと呼ばれている。マスクＲＯＭセルは、ディプリーショントランジスタ、コーディングされなかったトランジスタ及びその間に位置し、これらのトランジスタを電気的に分離するフィールド領域（例えば、素子分離膜）によって構成されている。
このようなマスクＲＯＭの製造プロセスは、簡単なプロセスを介するだけで、ロジック素子及びＥＥＰＲＯＭの製造プロセスとの互換性があり、さらに、マスクＲＯＭには、メモリとしての信頼性が高いという長所がある。しかし、顧客の注文を受けた後、その情報をマスクＲＯＭに記憶させて、工程を進めなければならないため、顧客から注文を受けた後、顧客に製品を渡すまでに要する時間が長いという欠点がある。また、いったんコーディングされたチップは、他の顧客には販売することができないので、製品の在庫管理が難しい。このような問題点を解決するために、ウェーハに対する処理が完了した後でも、自由にコーディングすることができるフラッシュメモリセルを適用したスマートカード用のＲＯＭが提案された。
フラッシュメモリセルを用いて、マスクＲＯＭを製造する場合には、フラッシュメモリセルブロックのうち、一部のセルブロックをＥＥＰＲＯＭメモリセルと同様に動作させなければならない。そのために、そのセルでは、例えば、ＥＥＰＲＯＭセルのように、バイト単位で消去動作が実行されなければならない。しかし、フラッシュメモリセルは、その特性上、消去動作がセクタ単位で実行される。したがって、フラッシュメモリセルを、ＥＥＰＲＯＭセルのようにバイト単位で消去動作させるためには、セクタを再度所定の小さなサイズに分割しなければならない。その場合には、素子を動作させるための周辺回路が複雑になるので、フラッシュメモリセルとＥＥＰＲＯＭセルとに、それぞれ独立した動作特性が要求される製品に対しては、適用し難いという欠点がある。
この他、ＥＥＰＲＯＭセルを用いたマスクＲＯＭが提案された。しかし、ＥＥＰＲＯＭセルは、大きさが既存のマスクＲＯＭに比べて著しく大きいため、所定の容量を内蔵させることが難しいだけでなく、チップ全体の大きさが大きくなるという短所がある。したがって、このような手段を、高いメモリ集積度が要求される製品に適用することが難しい。
本発明は、上記従来の技術の問題点を解決するためになされたものであって、その目的は、ロジック素子用の低電圧トランジスタ、ＥＥＰＲＯＭセル及びフラッシュメモリセルを１つのチップに搭載することができる半導体素子の製造方法を提供することにある。
上記目的を達成するために、本発明に係る半導体素子の製造方法は、ロジック素子用のトランジスタが形成される第１領域、ＥＥＰＲＯＭセルが形成される第２領域及びフラッシュメモリセルが形成される第３領域としての３つの領域に画定された半導体基板を提供するステップと、前記第１〜前記第３領域の前記半導体基板上に、トンネル酸化膜としての第１絶縁膜、第１ポリシリコン膜及び第１誘電体膜を形成するステップと、該第１誘電体膜、前記第１ポリシリコン膜及び前記トンネル酸化膜の所定の領域をエッチングにより除去することにより、前記第１領域の前記半導体基板を露出させると共に、前記第２領域に第１フローティングゲートを形成するステップと、前記第１フローティングゲートの両側壁と、前記第３領域における前記第１絶縁膜、前記第１ポリシリコン膜及び前記第１誘電体膜の側壁とに、第２誘電体膜を形成するステップと、前記第１領域及び前記第１フローティングゲートの両側における前記半導体基板の露出部にゲート酸化膜を形成するステップと、前記第２誘電体膜を含む構造物の全面に第２ポリシリコン膜を形成するステップと、該第２ポリシリコン膜及び前記ゲート酸化膜をエッチングすることにより、前記第１領域にゲート電極を形成し、前記第２領域における前記第２誘電体膜の両側壁に第１コントロールゲートを形成するステップと、前記第３領域における前記第２ポリシリコン膜、前記第２誘電体膜、前記第１ポリシリコン膜及び前記第１絶縁膜をエッチングすることにより、第２フローティングゲート及び第２コントロールゲートとを形成するステップと、前記ゲート電極、前記第１コントロールゲート及び前記第２コントロールゲートの両側における前記半導体基板の露出部に、それぞれソース／ドレイン領域を形成するステップとを含むことを特徴としている。
本発明に係る半導体素子の製造方法によれば、第１ポリシリコン膜を用いて、ＥＥＰＲＯＭセル及びフラッシュメモリセルのフローティングゲートを形成し、第２ポリシリコン膜を用いて、ロジック素子のゲート電極、ＥＥＰＲＯＭセル及びフラッシュメモリセルのコントロールゲートを形成することによって、１つのチップ内にロジック素子、ＥＥＰＲＯＭセル及びフラッシュメモリセルを安定的に形成することができる。
また、本発明に係る半導体素子の製造方法によれば、メモリセルの面積を減少させることができるだけでなく、ＥＥＰＲＯＭセル及びフラッシュメモリセルの特性に適合した消去動作を、独立してすべて実行することができ、１つのチップ内でＥＥＰＲＯＭセル及びフラッシュメモリセルのそれぞれの性能を、高いレベルに維持することができる。
さらには、ＣＰＵ、ＩＣカード及びスマートカード等の製品に対して、様々な形態で応用できる。特に、スマートカードのマスクＲＯＭをフラッシュメモリに置き換えることにより、開発に必要な期間を最小化できるだけではなく、マスクＲＯＭにとってもっとも大きな問題点である、在庫の増加を抑制することができる。
以下、本発明のもっとも好ましい実施の形態を添付する図面を参照して説明する。
図１〜図１１は、本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、製造工程の各段階における素子の構造を示す断面図である。ここで、図１〜図１１においては、同じ機能を有する構成要素は、同じ符号で表示した。
図１は、半導体基板にトンネル酸化膜が形成された段階における素子の構造を示す断面図である。図１に示されているように、ロジック素子が形成される周辺回路領域Ａ（以下、第１領域Ａと記す）、ＥＥＰＲＯＭセルが形成されるＥＥＰＲＯＭ領域Ｂ（以下、第２領域Ｂと記す）及びフラッシュメモリセルが形成されるフラッシュメモリ領域Ｃ（以下、第３領域Ｃと記す）としての３つの領域に、素子分離膜により画定された半導体基板１０を準備する。
はじめに、第１領域Ａ、第２領域Ｂ及び第３領域Ｃをそれぞれ電気的に分離するために、各領域の境界部に素子分離膜１１を形成する。この時、素子分離膜１１は、ＬＯＣＯＳ(Local Oxidation of Silicon)法または改良ＬＯＣＯＳ法によって形成される。この他、サブクォータミクロン級の半導体素子などの高集積化が要求される素子の場合には、ＳＴＩ(Shallow Trench Isolation)法により、素子分離膜１１を形成することが好ましい。
次いで、所定のスクリーン酸化膜（図示せず）を形成した後、このスクリーン酸化膜をマスクとして利用してウェル形成用のイオン注入処理を実施し、半導体基板１０の第１領域Ａ、第２領域Ｂ及び第３領域Ｃに、それぞれウェル領域（図示せず）を形成する。
次いで、酸化処理を実施し、半導体基板１０上にトンネル酸化膜（第１絶縁膜）１２を形成する。この酸化処理は、ウェット酸化またはドライ酸化によって実施することができる。特に、ドライ酸化である熱酸化によって、トンネル酸化膜１２を形成することが好ましい。ここで、トンネル酸化膜１２は、メモリ素子の動作時に、簡単に劣化しないようにするために、窒素を含む酸窒化膜とすることもできる。また、トンネル酸化膜１２は、格子欠陥がなく、厚さの均一性が要求されるため、５０〜２００Åの範囲の厚さに形成することが好ましい。
図２は、半導体基板に、第１ポリシリコン膜、第１誘電体膜及びハードマスク用膜が形成された段階における素子の構造を示す断面図である。図２に示されているように、トンネル酸化膜１２上に、フローティングゲート用ポリシリコン膜１３（以下、第１ポリシリコン膜１３と記す）を形成する。この時、第１ポリシリコン膜１３は、ドープトポリシリコン膜またはアンドープトポリシリコン膜とし、ＬＰＣＶＤ(Low Pressure Chemical Vapor Deposition)法により、５００〜５０００Åの厚さに形成する。例えば、ドープトポリシリコン膜を形成する場合には、ＳｉＨ２とＰＨ３またはＳｉ２Ｈ６とＰＨ３ガスを用いることができる。一方、アンドープトポリシリコン膜を形成した場合には、後に行われるＬＤＤ領域形成用のイオン注入処理またはソース／ドレイン領域形成用のイオン注入処理の際に不純物を注入することにより、ドープトポリシリコン膜を形成する。
次いで、第１ポリシリコン膜１３上に、第１誘電体(ＩＰＤ；Inter Poly Dielectric)膜１４を形成する。この第１誘電体膜１４は、ＯＮＯ(Oxide/Nitride/Oxide)構造とする。
次いで、第１誘電体膜１４上に、ハードマスク用膜（第２絶縁膜）１５を形成する。このハードマスク用膜１５は、酸化膜、窒化膜、酸窒化膜またはこれらのうち少なくとも２つの膜が積層された積層膜によって構成する。
図３は、ハードマスク用膜上に、第１フォトレジストパターンが形成された段階における素子の構造を示す断面図である。ハードマスク用膜１５上にフォトレジスト(図示せず)を塗布した後、フォトマスク（図示せず）を用いた露光及び現像処理により、図３に示されているように、第１フォトレジストパターン１６を形成する。この第１フォトレジストパターン１６は、第２領域Ｂを覆うパターンとなっている。
次いで、第１フォトレジストパターン１６をマスクとして利用し、第１エッチング１７を実施することにより、第２領域Ｂを除く第１領域Ａ及び第３領域Ｃ上のハードマスク用膜１５を除去する。
図４は、ＥＥＰＲＯＭセル用フローティングゲートが形成された段階における素子の構造を示す断面図である。はじめに、アッシングなどのストリップ処理により、第１フォトレジストパターン１６（図３参照）を除去する。
次いで、第１領域Ａ及び第３領域Ｃ上のハードマスク用膜１５が除去された状態の全面にフォトレジスト（図示せず）を塗布した後、フォトマスク（図示せず）を用いた露光及び現像処理により、図４に示されているように、第２フォトレジストパターン１８を形成する。この第２フォトレジストパターン１８は、第３領域Ｃの全体を覆い、第２領域Ｂの一部を覆っている。
次いで、第２フォトレジストパターン１８をマスクとして利用し、第２エッチング１９を実施し、第２領域Ｂのハードマスク用膜１５、第１誘電体膜１４、第１ポリシリコン膜１３及びトンネル酸化膜１２を除去する。この処理により、第２領域Ｂの半導体基板１０上に、複数のＥＥＰＲＯＭセル用フローティングゲート２０（以下、第１フローティングゲート２０と記す）が形成される。
この第１フローティングゲート２０の形成方法には、２つの方法がある。第１の方法は、第２フォトレジストパターン１８をマスクとして用いたエッチングにより、ハードマスク用膜１５、第１誘電体膜１４、第１ポリシリコン膜１３及びトンネル酸化膜１２を除去する方法である。第２の方法は、第２フォトレジストパターン１８をマスクとして用いたエッチングにより、ハードマスク用膜１５及び第１誘電体膜１４だけを先に除去した後、第２フォトレジストパターン１８を除去し、形成されたハードマスク１５Ａをマスクとして用いたエッチングにより、第１ポリシリコン膜１３及びトンネル酸化膜１２を除去する方法である。なお、以下の説明においては、便宜的に、前者の第１の方法によるエッチングに続く処理を説明する。
図５は、第３フォトレジストパターンが形成された段階における素子の構造を示す断面図である。アッシングなどのストリップ処理により、図４に示した第２フォトレストパターン１８（図４参照）を除去する。
次いで、第２フォトレジストパターン１８除去後の全面にフォトレジスト（図示せず）を塗布した後、フォトマスク（図示せず）を用いた露光及び現像処理により、図５に示されているように、第３フォトレジストパターン２１を形成する。この第３フォトレジストパターン２１は、第１領域Ａ及び第２領域Ｂ全体を覆い、第２領域Ｂと第３領域Ｃの境界部に位置する素子分離膜１１を含む第３領域Ｃの上方、すなわち、図示していないが、第１誘電体膜１４をライン状に露出させたパターンとなっている。
次いで、第３フォトレジストパターン２１をマスクとして利用し、第３エッチング２２を実施することにより、第３領域Ｃにおける半導体基板１０上の一部の第１誘電体膜１４、第１ポリシリコン膜１３及びトンネル酸化膜１２をライン状に除去する。
図６は、第２誘電体膜が形成された段階における素子の構造を示す断面図である。ストリップ処理により、第３フォトレジストパターン２１（図５参照）を除去した後、段差を埋めるように、第２誘電体膜２３用膜（図示せず）を形成する。この第２誘電体膜２３用膜は、ＯＮＯ構造で形成することができる。
次いで、図６に示されているように、ドライエッチングにより、第１フローティングゲート２０の両側壁及び第３領域Ｃの半導体基板１０上に形成された層（第１誘電体膜１４、第１ポリシリコン膜１３及びトンネル酸化膜１２）の側壁に、第２誘電体膜２３を残留させる。ここで、第２誘電体膜２３は、第１フローティングゲート２０と第１コントロールゲート２６Ａ（図８参照）との間の誘電体膜として機能する。
次いで、第１領域Ａ及び第２領域Ｂの半導体基板１０上に、第１ゲート酸化膜２５Ａ及び第２ゲート酸化膜２５Ｂを形成する。この時、第１ゲート酸化膜２５Ａ及び第２ゲート酸化膜２５Ｂは、各領域の特性に応じて、相互に異なる厚さとすることができる。
例えば、第１酸化処理により、第１領域Ａ及び第２領域Ｂの半導体基板１０上に、第２ゲート酸化膜２５Ｂを形成する。次いで、マスクキング及びエッチングにより、第１領域Ａの第２ゲート酸化膜２５Ｂを除去した後、第２酸化処理により、第１領域Ａの半導体基板１０上に、第１ゲート酸化膜２５Ａを形成する。
ここで、第１ゲート酸化膜２５Ａは、ロジック素子の動作電圧に応じた厚さ、好ましくは１５〜２００Åの厚さに形成する。一方、第２ゲート酸化膜２５Ｂは、ＥＥＰＲＯＭセルのプログラム及び消去動作電圧に耐えることができる厚さ、好ましくは５０〜５００Åの厚さに形成する。
図７は、全面にコントロールゲート用及びゲート電極用のポリシリコン膜が形成された段階における素子の構造を示す断面図である。図７に示されているように、第２誘電体膜２３が形成された構造物の全面に、上部の段差に沿うように、コントロールゲート及びゲート電極用ポリシリコン膜２６（以下、第２ポリシリコン膜２６と記す）を形成する。この第２ポリシリコン膜２６は、第１ポリシリコン膜１３と同様に、ドープトポリシリコン膜またはアンドープトポリシリコン膜であり、ＬＰＣＶＤ法により５００〜５０００Åの厚さに形成する。
図８は、ロジック素子のゲート電極及び第１コントロールゲートが形成された段階における素子の構造を示す断面図である。第２ポリシリコン膜２６上にフォトレジスト（図示せず）を塗布した後、フォトマスク（図示せず）を用いた露光及び現像処理により、第４フォトレジストパターン２７を形成する。
次いで、図８に示されているように、第４フォトレジストパターン２７をマスクとして利用し、第４エッチング２８を実施することにより、第１領域Ａの半導体基板１０上にロジック素子のゲート電極２９を形成し、第２領域Ｂの第２誘電体膜２３の両側壁に、それぞれ第１コントロールゲート２６Ａを形成する。この第１コントロールゲート２６Ａは、第２ゲート絶縁膜２５Ｂにより、半導体基板１０と電気的に分離されている。
図９は、第２フローティングゲートが形成された段階における素子の構造を示す断面図である。図８に示した段階に続いて、ストリップ処理により、第４フォトレジストパターン２７（図８参照）を除去する。
次いで、フォトレジスト（図示せず）を塗布した後、フォトマスクを用いた露光及び現像処理により、図９に示されているように、第５フォトレジストパターン３０を形成する。この第５フォトレジストパターン３０は、第１領域Ａ及び第２領域Ｂの全体を覆い、第３領域Ｃのうち所定の領域に開口部を備えている。
次いで、第５フォトレジストパターン３０をマスクとして利用して、第５エッチング３１を実施し、第３領域Ｃの半導体基板１０上に複数の第２コントロールゲート２６Ｂ及び第２フローティングゲート３２を形成する。なお、それぞれの第２コントロールゲート２６Ｂと第２フローティングゲート３２との間には、第１誘電体膜１４が介在している。この第１誘電体膜１４は、フラッシュメモリセルの誘電体膜として機能する。
図１０は、低濃度接合領域が形成された段階における素子の構造を示す断面図である。図９に示した段階に続いて、ストリップ処理により、第５フォトレジストパターン３０（図９参照）を除去する。
次いで、図１０に示されているように、第５フォトレジストパターン３０が除去された構造物上に、低濃度のイオン注入処理３３を実施することにより、第１領域Ａ、第２領域Ｂ及び第３領域Ｃの半導体基板１０に、それぞれ低濃度接合領域３４Ａ、３４Ｂ、３４Ｃを形成する。
ここで、低濃度接合領域３４Ａ〜３４Ｃは、Ｎ型またはＰ型の接合型のいずれかである。Ｎ型の領域を形成する場合には、不純物元素として、Ｖ族元素の砒素、燐及びアンチモンのうち、いずれか１つを用いる。一方、Ｐ型の場合には、不純物元素として、III族元素又はその化合物のボロン、フッ化ボロン（ＢＦ２）、アルミニウム及びインジウムのうち、いずれか１つを用いる。
図１１は、第１領域にロジック素子、第２領域にＥＥＰＲＯＭセル、第３領域にフラッシュメモリセルが形成された段階における素子の構造を示す断面図である。図１０に示した段階に続いて、ゲート電極２９、第１コントロールゲート２６Ａ及び第２コントロールゲート２６Ｂが形成された構造物全面の段差に沿って、絶縁膜（第３絶縁膜、図示せず）を形成する。この絶縁膜は、酸化膜、窒化膜または酸窒化膜によって形成する。
次いで、図１１に示されているように、ドライエッチングにより、第１領域Ａのゲート電極２９及び第２領域Ｂの第１コントロールゲート２６Ａの両側壁に、それぞれ上記絶縁膜で構成されたスペーサ３５を形成する。これと同時に、第３領域Ｃの半導体基板１０上に形成された構造物（第２コントロールゲート２６Ｂ、第１誘電体膜１４及び第２フローティングゲート３２）の両側壁にスペーサ３５を形成する。
次いで、スペーサ３５をマスクとして利用し、ソース／ドレイン形成用の高濃度のイオン注入処理を実施し、スペーサ３５の両側に露出している第１〜第３領域Ａ〜Ｃの半導体基板１０に、それぞれ高濃度接合領域３６Ａ〜３６Ｃを形成する。これにより、第１〜第３ソース／ドレイン領域３７Ａ〜３７Ｃが形成される。ここで、第１〜第３ソース／ドレイン領域３７Ａ〜３７Ｃは、Ｎ型またはＰ型である。
上述の製造方法により、第１領域Ａにはロジック素子、第２領域ＢにはＥＥＰＲＯＭセル、第３領域Ｃにはフラッシュメモリセルが形成される。
上記のように、本発明の好ましい実施の形態に係る製造方法によれば、第１ポリシリコン膜１３が、ＥＥＰＲＯＭセルのフローティングゲート（第１フローティングゲート２０）として機能すると共に、フラッシュメモリセルのフローティングゲート（第２フローティングゲート３２）としても機能する。また、第２ポリシリコン膜２６が、ロジック素子のゲート電極２９、ＥＥＰＲＯＭセルのコントロールゲート（第１コントロールゲート２６Ａ）として機能すると共に、フラッシュメモリセルのコントロールゲート（第２コントロールゲート２６Ｂ）としても機能する。
したがって、１つのチップにＥＥＰＲＯＭセル及びフラッシュメモリセルを同時に形成することができるだけでなく、１つのチップにロジック素子、ＥＥＰＲＯＭセル及びフラッシュメモリセルを同時に形成することもできる。
なお、本発明に係る半導体素子の製造方法は、上記実施の形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、半導体基板にトンネル酸化膜が形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、半導体基板に、第１ポリシリコン膜、第１誘電体膜及びハードマスク用膜が形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、ハードマスク用膜上に、第１フォトレジストパターンが形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、ＥＥＰＲＯＭセル用フローティングゲートが形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、第３フォトレジストパターンが形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、第２誘電体膜が形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、全面にコントロールゲート用及びゲート電極用のポリシリコン膜が形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、ロジック素子のゲート電極及び第１コントロールゲートが形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、第２フローティングゲートが形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、低濃度接合領域が形成された段階における素子の構造を示す断面図である。 本発明の好ましい実施の形態に係る半導体素子の製造方法を説明するための図であり、第１領域にロジック素子、第２領域にＥＥＰＲＯＭセル、第３領域にフラッシュメモリセルが形成された段階における素子の構造を示す断面図である。
符号の説明
Ａ 周辺回路領域（第１領域）
Ｂ ＥＥＰＲＯＭ領域（第２領域）
Ｃ フラッシュメモリ領域（第３領域）
１０ 半導体基板
１１ 素子分離膜
１２ トンネル酸化膜（第１絶縁膜）
１３ 第１ポリシリコン膜
１４ 第１誘電体膜
１５ ハードマスク用膜（第２絶縁膜）
１５Ａ ハードマスク
１６ 第１フォトレジストパターン
１７、１９、２２、２８、３１ エッチング
１８ 第２フォトレジストパターン
２０ 第１フローティングゲート
２１ 第３フォトレジストパターン
２３ 第２誘電体膜
２５Ａ 第１ゲート酸化膜
２５Ｂ 第２ゲート酸化膜
２６ 第２ポリシリコン膜
２６Ａ 第１コントロールゲート
２６Ｂ 第２コントロールゲート
２７ 第４フォトレジストパターン
２９ ゲート電極
３０ 第５フォトレジストパターン
３２ 第２フローティングゲート
３３ ＬＤＤイオン注入処理
３４Ａ〜３４Ｃ 第１〜第３低濃度接合領域
３５ スペーサ
３６Ａ〜３６Ｃ 第１〜第３高濃度接合領域
３７Ａ〜３７Ｃ 第１〜第３ソース／ドレイン領域

Claims (20)

  1. ロジック素子用のトランジスタが形成される第１領域、ＥＥＰＲＯＭセルが形成される第２領域及びフラッシュメモリセルが形成される第３領域としての３つの領域に、素子分離膜により画定された半導体基板を提供するステップと、
    前記第１〜前記第３領域の前記半導体基板上に、トンネル酸化膜としての第１絶縁膜、第１ポリシリコン膜及び第１誘電体膜を形成するステップと、
    該第１誘電体膜、前記第１ポリシリコン膜及び前記第１絶縁膜の所定の領域をエッチングにより除去することにより、前記第１領域における前記半導体基板を露出させると共に、前記第２領域に第１フローティングゲートを形成するステップと、
    前記第１フローティングゲートの両側壁及び前記第３領域における前記第１絶縁膜、前記第１ポリシリコン膜及び前記第１誘電体膜の側壁に、第２誘電体膜を形成するステップと、
    前記第１領域及び前記第１フローティングゲートの両側における前記半導体基板の露出部にゲート酸化膜を形成するステップと、
    前記第２誘電体膜を含む構造物の全面に、第２ポリシリコン膜を形成するステップと、
    該第２ポリシリコン膜及び前記ゲート酸化膜をエッチングすることにより、前記第１領域にゲート電極を形成し、前記第２領域における前記第２誘電体膜の両側壁に、第１コントロールゲートを形成するステップと、
    前記第３領域における前記第２ポリシリコン膜、前記第２誘電体膜、前記第１ポリシリコン膜及び前記第１絶縁膜をエッチングすることにより、第２フローティングゲート及び第２コントロールゲートを形成するステップと、
    を含むことを特徴とする半導体素子の製造方法。
  2. 前記第２フローティングゲート及び前記第２コントロールゲートを形成した後、
    前記ゲート電極、前記第１コントロールゲート及び前記第２コントロールゲートの両側における前記半導体基板の露出部にイオン注入することにより、それぞれソース／ドレイン領域を形成するステップと
    を含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  3. 前記第１絶縁膜が、
    窒素を含む酸窒化膜であることを特徴とする請求項１に記載の半導体素子の製造方法。
  4. 前記第１絶縁膜を、
    ５０〜２００Åの厚さに形成することを特徴とする請求項３に記載の半導体素子の製造方法。
  5. 前記第１ポリシリコン膜を、
    ５００〜５０００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  6. 前記第１誘電体膜が、
    酸化膜／窒化膜／酸化膜で構成されたＯＮＯ(Oxide/Nitride/Oxide)構造であることを特徴する請求項１に記載の半導体素子の製造方法。
  7. 前記第１誘電体膜の形成後、該第１誘電体膜上にハードマスク用膜としての第２絶縁膜を形成するステップを、さらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  8. 前記第２絶縁膜を、
    酸化膜、窒化膜、酸窒化膜及びそれらの積層膜のうちの少なくとも１つで構成することを特徴とする請求項７に記載の半導体素子の製造方法。
  9. 前記第１フローティングゲートを形成するステップが、
    マスクを用いて、前記第２絶縁膜及び前記第１誘電体膜をエッチングするステップと、
    前記マスクを除去するステップと、
    前記エッチングにより形成されたハードマスクを利用してエッチングを実施することにより、前記第１ポリシリコン膜及び前記第１絶縁膜を除去するステップと
    を含むことを特徴とする請求項７に記載の半導体素子の製造方法。
  10. 前記第２誘電体膜が、
    酸化膜／窒化膜／酸化膜で構成されたＯＮＯ(Oxide/Nitride/Oxide)構造であることを特徴とする請求項１に記載の半導体素子の製造方法。
  11. 前記ゲート酸化膜を、
    前記第１領域より前記第２領域の方を厚く形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  12. 前記第１領域における前記ゲート酸化膜を、
    １５〜２００Åの厚さに形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
  13. 前記第２領域における前記ゲート酸化膜を、
    ５０〜５００Åの厚さに形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
  14. 前記ゲート酸化膜のうち、前記第２領域に形成されるゲート酸化膜を、
    前記第１コントロールゲートと前記半導体基板との間に形成することを特徴とする請求項１１に記載の半導体素子の製造方法。
  15. 前記第２ポリシリコン膜を、
    ５００〜５０００Åの厚さに形成することを特徴とする請求項１に記載の半導体素子の製造方法。
  16. 前記第２コントロールゲートの形成後、前記ゲート電極、前記第１コントロールゲート、前記第２フローティングゲート及び前記第２コントロールゲートの両側壁に、スペーサを形成するステップを、さらに含むことを特徴とする請求項１に記載の半導体素子の製造方法。
  17. 前記ソース／ドレイン領域を形成するステップが、
    ＬＤＤ(Lightly Doped Drain)構造を形成する低濃度イオン注入処理を実施することにより、前記第１領域〜前記第３領域に低濃度接合領域を形成するステップと、
    前記ゲート電極、前記第１コントロールゲート及び前記第２コントロールゲートが形成された構造物全面の段差に沿うように、第３絶縁膜を形成するステップと、
    前記ゲート電極、前記第１コントロールゲート、前記第２フローティングゲート及び前記第２コントロールゲートの両側壁にスペーサを形成するステップと、
    前記スペーサをマスクとして利用し、ソース/ドレイン形成用の高濃度のイオン注入処理を実施することにより、前記第１領域〜前記第３領域における前記スペーサの両側における前記半導体基板の露出部に、高濃度接合領域を形成するステップと
    をさらに含むことを特徴とする請求項２に記載の半導体素子の製造方法。
  18. Ｎ型の前記低濃度接合領域を形成する場合に、Ｖ族元素として、砒素、燐及びアンチモンのうち、いずれか１つの元素のイオンを用いることを特徴とする請求項１７に記載の半導体素子の製造方法。
  19. Ｐ型の前記低濃度接合領域を形成する場合に、III族元素又はその化合物として、ボロン、フッ化ボロン（ＢＦ２）、アルミニウム及びインジウムのうち、いずれか１つのイオンを用いることを特徴とする請求項１７に記載の半導体素子の製造方法。
  20. 前記第３絶縁膜が、
    酸化膜、窒化膜及び酸窒化膜のうちのいずれか１つであることを特徴とする請求項１７に記載の半導体素子の製造方法。
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