KR101098440B1 - 반도체 소자 제조방법 - Google Patents
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Abstract
Description
Claims (8)
- 로직 소자용 트랜지스터가 형성될 제1 영역, EEPROM 셀이 형성될 제2 영역 및 플래시 메모리 셀이 형성될 제3 영역으로 정의된 기판을 제공하는 단계;상기 제1 내지 제3 영역의 상기 기판 상에 터널 산화막, 제1 폴리 실리콘막 및 제1 유전체막을 증착하는 단계;상기 제3 영역의 상기 제1 폴리 실리콘막 두께가 상기 제2 영역의 상기 제1 폴리 실리콘막 두께보다 얇도록 상기 제1 및 제3 영역의 상기 제1 유전체막 및 상기 제1 폴리 실리콘막을 일정 두께 식각하는 단계;상기 제1 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 선택적으로 식각하여 상기 제1 영역의 상기 기판을 노출시키는 동시에 상기 제2 영역에 제1 플로팅 게이트를 형성하는 단계;상기 제1 플로팅 게이트의 양측벽과 상기 제3 영역에 증착된 상기 제1 폴리 실리콘막 상에 제2 유전체막을 형성하는 단계;상기 제1 영역 및 상기 제1 플로팅 게이트의 양측으로 노출된 상기 기판 상에 게이트 산화막을 형성하는 단계;상기 제2 유전체막을 포함하는 전체 구조 상부에 제2 폴리 실리콘막을 증착하는 단계;상기 제2 폴리 실리콘막 및 상기 게이트 산화막을 식각하여 상기 제1 영역에 게이트 전극을 형성하고, 상기 제2 영역의 상기 제2 유전체막의 양측벽에 제1 컨트 롤 게이트를 형성하는 단계;상기 제3 영역의 상기 제2 폴리 실리콘막, 상기 제2 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 식각하여 제2 플로팅 게이트 및 제2 컨트롤 게이트를 형성하는 단계; 및상기 제2 플로팅 게이트 및 제2 컨트롤 게이트를 형성한 후, 상기 게이트 전극, 상기 제1 컨트롤 게이트 및 상기 제2 컨트롤 게이트로 노출된 상기 기판에 각각 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자 제조방법.
- 제 1 항에 있어서,상기 제1 유전체막 증착 후, 상기 제1 유전체막 상에 하드 마스크를 증착하는 단계를 더 포함하는 반도체 소자 제조방법.
- 제 2 항에 있어서,상기 하드 마스크는 산화막, 질화막 및 산화질화막 중 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성하는 반도체 소자 제조방법.
- 제 2 항 또는 제 3 항에 있어서, 상기 제1 플로팅 게이트를 형성하는 단계는,마스크를 이용하여 상기 하드 마스크와 상기 제1 유전체막을 식각하는 단계;상기 마스크를 제거하는 단계; 및식각된 상기 하드 마스크를 식각 마스크로 이용한 식각공정을 실시하여 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 식각하는 단계를 포함하는 반도체 소자 제조방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 게이트 산화막은 상기 제1 영역보다 상기 제2 영역에서 더 두껍게 형성하는 반도체 소자 제조방법.
- 제 5 항에 있어서,상기 게이트 산화막 중 상기 제2 영역에 형성된 게이트 산화막은 상기 제1 컨트롤 게이트와 상기 기판 사이에 형성하는 반도체 소자 제조방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제1 및 제2 유전체막은 산화막/질화막/산화막 구조로 형성하는 반도체 소자 제조방법.
- 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,상기 제2 컨트롤 게이트 형성 후, 상기 게이트 전극, 상기 제1 컨트롤 게이트, 상기 제2 플로팅 게이트 및 상기 제2 컨트롤 게이트의 양측벽에 각각 스페이서를 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
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