KR101098440B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

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Abstract

본 발명은 로직 소자용 저전압 트랜지스터, EEPROM 셀 및 플래시 메모리 셀을 하나의 칩 내에 안정적으로 구현할 수 있는 반도체 소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 로직 소자용 트랜지스터가 형성될 제1 영역, EEPROM 셀이 형성될 제2 영역 및 플래시 메모리 셀이 형성될 제3 영역으로 정의된 기판을 제공하는 단계와, 상기 제1 내지 제3 영역의 상기 기판 상에 터널 산화막, 제1 폴리 실리콘막 및 제1 유전체막을 증착하는 단계와, 상기 제3 영역의 상기 제1 폴리 실리콘막 두께가 상기 제2 영역의 상기 제1 폴리 실리콘막 두께보다 얇도록 상기 제1 및 제3 영역의 상기 제1 유전체막 및 상기 제1 폴리 실리콘막을 일정 두께 식각하는 단계와, 상기 제1 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 선택적으로 식각하여 상기 제1 영역의 상기 기판을 노출시키는 동시에 상기 제2 영역에 제1 플로팅 게이트를 형성하는 단계와, 상기 제1 플로팅 게이트의 양측벽과 상기 제3 영역에 증착된 상기 제1 폴리 실리콘막 상에 제2 유전체막을 형성하는 단계와, 상기 제1 영역 및 상기 제1 플로팅 게이트의 양측으로 노출된 상기 기판 상에 게이트 산화막을 형성하는 단계와, 상기 제2 유전체막을 포함하는 전체 구조 상부에 제2 폴리 실리콘막을 증착하는 단계와, 상기 제2 폴리 실리콘막 및 상기 게이트 산화막을 식각하여 상기 제1 영역에 게이트 전극을 형성하고, 상기 제2 영역의 상기 제2 유전체막의 양측벽에 제1 컨트롤 게이트를 형성하는 단계와, 상기 제3 영역의 상기 제2 폴리 실리콘막, 상기 제2 유전체막, 상기 제1 폴리 실리 콘막 및 상기 터널 산화막을 식각하여 제2 플로팅 게이트 및 제2 컨트롤 게이트를 형성하는 단계와, 상기 제2 플로팅 게이트 및 제2 컨트롤 게이트를 형성한 후, 상기 게이트 전극, 상기 제1 컨트롤 게이트 및 상기 제2 컨트롤 게이트로 노출된 상기 기판에 각각 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
EEPROM 셀, 플래시 메모리 셀, 동시 제조, SOC, MCU.

Description

반도체 소자 제조방법{METHOD FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1 내지 도 11은 본 발명의 바람직한 실시예에 따른 반도체 소자 제조방법을 도시한 공정단면도.
〈도면의 주요 부분에 대한 부호의 설명〉
A : 주변회로 영역 B : EEPROM 영역
C: 플래시 영역 10 : 반도체 기판
11 : 소자분리막 12 : 터널 산화막
13 : 제1 폴리 실리콘막 14 : 제1 유전체막
15 : 하드마스크층 16 : 제1 포토레지스트 패턴
17, 19, 22, 28, 31 : 식각공정
18 : 제2 포토레지스트 패턴 21 : 제3 포토레지스트 패턴
20 : 제1 플로팅 게이트 23 : 제2 유전체막
25a : 제1 게이트 산화막 25b : 제2 게이트 산화막
26 : 제2 폴리 실리콘막 27 : 제4 포토레지스트 패턴
29 : 게이트 전극 26a : 제1 컨트롤 게이트
30 : 제5 포토레지스트 패턴 32 : 제2 플로팅 게이트
26b : 제2 컨트롤 게이트 33 : LDD 이온주입 공정
34a 내지 34c : 제1 내지 제3 저농도 접합영역
35 : 스페이서
36a 내지 36c : 제1 내지 제3 고농도 접합영역
37a 내지 37c : 제1 내지 제3 소오스/드레인 영역
본 발명은 반도체 소자 제조방법에 관한 것으로, 특히 로직(logic) 소자용 트랜지스터, EEPROM(Electrical Erasable Programmable Read Only Memory) 셀과 플래시(FLASH) 메모리 셀을 하나의 칩 내에 구현하기 위한 SOC(System On Chip)용 반도체 소자 제조방법에 관한 것이다.
최근에는, 신분증, 신용카드 및 전자화폐 등과 같이 여러 기능을 한 장의 카드에 담을 수 있는 스마트 카드의 사용이 점차 확대되고 있다. 스마트 카드는 보통 사용자 정보 및 거래 정보 등을 저장하는 동시에 그 목적에 맞는 프로그램을 내장하고 있다. 이에 따라, 스마트 카드에는 사용자 정보 및 거래 정보를 기록/저장(write/store)하기 위한 비휘발성 메모리 소자들과 소정의 프로그램을 코딩(coding)하기 위함 마스크 롬(mask ROM) 소자 들이 하나의 칩 형태로 내장되어 있 다. 예컨대, 스마트 카드와 같은 IC 카드의 경우에는, 시스템(system) 메모리로 마스크 롬을 사용하고, 응용 메모리로 비휘발성 메모리 소자인 EEPROM 소자를 사용하고 있다.
마스크 롬은 반도체 메모리 소자로서, 전원이 없어도 일단 셀에 한번 프로그램(program)된 정보를 계속해서 보존한다. 이러한 마스크 롬에는 사용자의 고유정보 등과 같이 비밀을 요하는 중요 정보들이 저장되는 바, 해킹(hacking)에 대한 안전성이 보장되어야 한다. 이러한 마스크 롬을 프로그램시키는 방법은 제조공정 중에 코딩하고자 하는 셀의 채널영역에 선택적으로 불순물을 주입하여 그 셀의 문턱전압을 변화시키는 것이다. 이러한 코딩 셀의 트랜지스터를 디플리션(depletion) 트랜지스터라 한다. 이러한 마스크롬 셀은 디플리션 트랜지스터, 코딩되지 않은 트랜지스터 및 그 사이에 이 들을 분리시키는 필드영역(예컨대, 소자 분리막)으로 구성된다.
이러한 마스크 롬은 간단한 공정만으로 로직 소자, EEPROM(Electrically Erasable Programmable Read-Only Memory) 공정과 호환성이 좋고, 메모리의 높은 신뢰성을 가진다는 장점이 있다. 그러나, 고객의 주문을 받고 그 정보를 마스크 롬에 기록하여 공정을 진행해야 하므로, 고객의 주문에서 제품의 전달까지 오랜 시간이 걸리게 된다. 또한, 한번 코딩한 칩은 다른 고객에게는 판매할 수가 없어 제품의 재고 관리의 어려움 등이 발생하게 된다. 이러한 문제점을 해결하기 위하여 웨이퍼의 공정을 완료한 후에도 코딩이 자유로운 플래시 메모리 셀을 적용한 스마트 카드용 롬이 제안되었다.
이와 같이, 플래시 메모리 셀을 이용하여 마스크 롬을 구현하는 경우에는 플래시 메모리 셀 블럭(block) 중 일부 블럭을 EEPROM 메모리 셀 처럼 동작을 시켜야 한다. 예컨대, 플래시 메모리 셀 블럭 중 일부 블럭을 EEPROM 셀처럼 동작시키기 위해서는 EEPROM 셀에서와 같이 바이트(byte) 단위로 소거 동작을 수행해야만 한다. 그러나, 플래시 메모리 셀은 그 특성상 섹터(sector) 단위로 소거 동작을 수행할 수 밖에 없다. 따라서, 플래시 메모리 셀을 EEPROM 셀에서와 같이 바이트 단위로 소거 동작을 수행시키기 위해서는 섹터를 다시 소정 크기로 작게 분할하여 사용하여야만 하는데, 이 경우 소자 동작을 위한 주변회로가 복잡해져 플래시 메모리 셀과 EEPROM 셀 각각 독립적인 동작 특성이 요구되는 제품에는 적용하기 어려운 단점이 있다.
이러한 연유로, EEPROM 셀을 이용하여 마스크 롬을 구현하는 방법이 제안되었다. 그러나, EEPROM 셀은 크기가 기존의 마스크 롬에 비해 훨씬 크기 때문에 원하는 용량을 내장하기가 어려울 뿐만 아니라, 전체적으로 칩의 크기가 증가하는 단점이 있다. 따라서, 이러한 방법은 높은 메모리 집적도가 요구되는 제품에는 적용하기가 어렵다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 로직 소자용 저전압 트랜지스터, EEPROM 셀 및 플래시 메모리 셀을 하나의 칩 내에 안정적으로 구현할 수 있는 반도체 소자 제조방법을 제공하는데 그 목적이 있다.
상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 로직 소자용 트랜지스터가 형성될 제1 영역, EEPROM 셀이 형성될 제2 영역 및 플래시 메모리 셀이 형성될 제3 영역으로 정의된 기판을 제공하는 단계와, 상기 제1 내지 제3 영역의 상기 기판 상에 터널 산화막, 제1 폴리 실리콘막 및 제1 유전체막을 증착하는 단계와, 상기 제3 영역의 상기 제1 폴리 실리콘막 두께가 상기 제2 영역의 상기 제1 폴리 실리콘막 두께보다 얇도록 상기 제1 및 제3 영역의 상기 제1 유전체막 및 상기 제1 폴리 실리콘막을 일정 두께 식각하는 단계와, 상기 제1 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 선택적으로 식각하여 상기 제1 영역의 상기 기판을 노출시키는 동시에 상기 제2 영역에 제1 플로팅 게이트를 형성하는 단계와, 상기 제1 플로팅 게이트의 양측벽과 상기 제3 영역에 증착된 상기 제1 폴리 실리콘막 상에 제2 유전체막을 형성하는 단계와, 상기 제1 영역 및 상기 제1 플로팅 게이트의 양측으로 노출된 상기 기판 상에 게이트 산화막을 형성하는 단계와, 상기 제2 유전체막을 포함하는 전체 구조 상부에 제2 폴리 실리콘막을 증착하는 단계와, 상기 제2 폴리 실리콘막 및 상기 게이트 산화막을 식각하여 상기 제1 영역에 게이트 전극을 형성하고, 상기 제2 영역의 상기 제2 유전체막의 양측벽에 제1 컨트롤 게이트를 형성하는 단계와, 상기 제3 영역의 상기 제2 폴리 실리콘막, 상기 제2 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 식각하여 제2 플로팅 게이 트 및 제2 컨트롤 게이트를 형성하는 단계와, 상기 제2 플로팅 게이트 및 제2 컨트롤 게이트를 형성한 후, 상기 게이트 전극, 상기 제1 컨트롤 게이트 및 상기 제2 컨트롤 게이트로 노출된 상기 기판에 각각 소오스/드레인 영역을 형성하는 단계를 포함하는 반도체 소자 제조방법을 제공한다.
본 발명에 있어서, 상기 제1 유전체막 증착 후 상기 제1 유전체막 상에 하드 마스크를 증착하는 단계를 더 포함할 수 있는데, 여기서 상기 하드 마스크는 산화막, 질화막, 산화질화막 또는 이들이 적층된 적층막으로 형성한다.
또한, 본 발명에 있어서, 상기 게이트 산화막 중 상기 제2 영역에 형성된 게이트 산화막은 상기 제1 컨트롤 게이트와 상기 기판 사이에 형성하고, 상기 제1 및 제2 유전체막은 산화막/질화막/산화막 구조로 형성한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다. 또한, 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이며, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나, 또는 그들 사이에 제3의 층이 개재될 수도 있다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분은 동일한 구성요소들을 나타낸다.
도 1 내지 도 11은 본 발명의 실시예에 따른 반도체 소자 제조방법을 설명하 기 위하여 도시한 공정단면도들이다.
먼저, 도 1에 도시된 바와 같이, 로직소자가 형성될 주변회로영역(A; 이하, 제1 영역이라 함), EEPROM 셀이 형성될 EEPROM 영역(B; 이하, 제2 영역이라 함) 및 플래시 메모리 셀이 형성될 플래시 영역(C; 이하, 제3 영역이라 함)으로 정의된 반도체 기판(10)을 제공한다.
이어서, 제1 영역(A), 제2 영역(B) 및 제3 영역(C)을 각각 격리시키기 위해 복수의 소자분리막(11)을 형성한다. 이때, 소자분리막(11)은 LOCOS(LOCal Oxidation of Silicon) 공정 또는 변경된(Modified) LOCOS 공정을 통해 형성된다. 이 외에, 서브 쿼터(Sub-quarter) 마이크론(micron)급 반도체 소자와 같이 고집적화가 요구되는 소자에서는 STI(Shallow Trench Isolation) 공정을 통해 형성하는 것이 바람직하다.
이어서, 소정의 스크린 산화막(screen oxide, 미도시)을 형성한 후, 이 스크린 산화막을 마스크로 이용한 웰 이온주입 공정을 실시하여 제1 영역(A), 제2 영역(B) 및 제3 영역(C)의 기판(10) 내에 각각 웰 영역(미도시)을 형성한다. 이때, 스크린 산화막은 웰 영역을 형성하기 위한 확산(Diffusion)공정(또는, 이온주입공정)시 노출된 기판(10)의 상부 표면이 손상되는 것을 방지한다.
이어서, 산화공정을 실시하여 반도체 기판(10) 상에 터널 산화막(12)을 형성한다. 이때, 산화공정은 습식산화 또는 건식산화공정을 실시할 수 있다. 바람직하게는 열산화(Thermal Oxidation) 공정으로 형성한다.
특히, 터널 산화막(12)은 메모리 소자의 동작시 쉽게 열화되지 않도록 하기 위해 질소 성분이 함유된 산화 질화막으로 형성할 수도 있다. 또한, 터널 산화막(12)은 격자의 결함이 없어야 하고 두께의 균일성이 높아야 하므로, 바람직하게는 50 내지 200Å의 두께로 형성한다.
이어서, 도 2에 도시된 바와 같이, 터널 산화막(12) 상에 플로팅 게이트용 폴리 실리콘막(13; 이하, 제1 폴리 실리콘막이라 함)을 증착한다. 이때, 제1 폴리 실리콘막(13)은 도프드(doped) 또는 언도프드(undoped) 폴리 실리콘막을 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성한다. 바람직하게는, 500 내지 5000Å의 두께로 형성한다.
예컨대, 도프드 폴리 실리콘막의 경우에는 SiH2와 PH3 또는 Si2H6와 PH3 가스를 이용하여 형성한다. 반면, 언도프드 폴리 실리콘막의 경우에는 후속으로 진행되는 LDD 이온주입 공정 또는 소오스/드레인 이온주입 공정시 불순물을 첨가하여 폴리 실리콘막을 도핑시킨다.
이어서, 제1 폴리 실리콘막(13) 상에 제1 유전체막(IPD로 형성; Inter Poly Dielectric, 14)을 증착한다. 이때, 제1 유전체막(14)은 ONO(Oxide/Nitride/Oxide) 구조로 형성한다.
이어서, 제1 유전체막(14) 상에 하드 마스크(hard mask, 15)를 형성한다. 이때, 하드 마스크(15)는 산화막, 질화막 및 산화질화막 중 어느 하나의 단일막으로 형성하거나 이들이 적층된 적층막으로 형성한다.
이어서, 도 3에 도시된 바와 같이, 하드 마스크(15) 상에 포토레지스트(미도 시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제1 포토레지스트 패턴(16)을 형성한다. 이때, 제1 포토레지스트 패턴(16)은 제1 및 제3 영역(A, C)을 오픈시키는 구조로 형성한다.
이어서, 제1 포토레지스트 패턴(16)을 마스크로 이용한 식각공정(17)을 실시하여 제2 영역(B)을 제외한 제1 및 제3 영역(A, C)의 하드 마스크(15)를 식각한다. 이와 함께, 식각공정(17)을 통해 제1 및 제3 영역(A, C)의 제1 폴리 실리콘막(13) 또한 일정 두께(H) 식각한다.
통상 EEPROM 셀에서는 셀 특성상 플로팅 게이트용 폴리 실리콘막의 두께가 두꺼울수록 커플링비(Coupling ratio)가 증가하여 소자 마진(margin)이 증가되기 때문에 제1 폴리 실리콘막(13)의 두께가 두꺼울 수록 유리하다. 반면, 플래시 메모리 셀에서는 플로팅 게이트 및 컨트롤 게이트 형성을 위해 후속으로 진행되는 마스크 및 식각공정시 플로팅 게이트용 폴리 실리콘막의 두께가 두꺼울 수록 포토레지스트의 두께가 두꺼워져야 하므로 최소 선폭 구현에 있어 어려움이 있다.
따라서, 본 발명의 실시예에서는 제3 영역(C)의 제1 폴리 실리콘막(13)을 미리 일정 두께(H) 감소시켜 마스크 및 식각공정시 필요한 포토레지스트의 두께를 감소시킴에 따라, 최소 선폭을 구현하여 메모리 셀 면적을 감소시킬 수 있다.
결국, 제2 영역(B)을 제외한 제1 및 제3 영역(A, C)의 제1 폴리 실리콘막(13)만을 일정 두께(H) 식각하는 이유는 EEPROM 셀이 형성되는 제2 영역(B)에서는 제1 폴리 실리콘막(13)의 두께가 두꺼울수록 유리하지만 플래시 메모리 셀이 형성될 제3 영역(C)에서는 제1 폴리 실리콘막(13)의 두께가 두꺼울수록 불리하기 때문 이다.
이어서, 도 4에 도시된 바와 같이, 스트립(Strip) 공정을 실시하여 제1 포토레지스트 패턴(16; 도 3 참조)을 제거한다.
이어서, 제1 및 제3 영역(A, C)의 하드 마스크(15)가 제거된 결과물 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제2 포토레지스트 패턴(18)을 형성한다. 이때, 제2 포토레지스트 패턴(18)은 제3 영역(C) 전체를 덮고, 제2 영역(B)의 일부분을 오픈시킨다.
이어서, 제2 포토레지스트 패턴(18)을 마스크로 이용한 식각공정(19)을 실시하여 제1 영역(A)의 하드 마스크(15), 제1 유전체막(14), 제1 폴리 실리콘막(13) 및 터널 산화막(12)을 순차적으로 식각한다. 이로써, 제2 영역(B)의 기판(10) 상에는 복수의 EEPROM 셀용 플로팅 게이트(20; 이하, 제1 플로팅 게이트라 함)가 형성된다.
한편, 제1 플로팅 게이트(20)는 두가지 방법으로 형성될수 있다. 예컨대, 제1 방법은, 제2 포토레지스트 패턴(18)을 마스크로 이용한 식각공정을 실시하여 하드 마스크(15), 제1 유전체막(14), 제1 폴리 실리콘막(13) 및 터널 산화막(12)을 순차적으로 식각하는 과정으로 이루어진다. 제2 방법은, 제2 포토레지스트 패턴(18)을 마스크로 이용한 식각공정을 실시하여 하드 마스크(15)와 제1 유전체막(14)만을 먼저 식각한 후 제2 포토레지스트 패턴(18)을 제거하고, 식각된 하드 마스크(15)를 식각 마스크로 이용한 식각공정을 실시하여 제1 폴리 실리콘막(13) 및 터널 산화막(12)을 식각하는 과정으로 이루어진다.
이하에서는, 설명의 편의를 위해 상기 제1 방법을 이용한 경우에 대한 후속공정만을 설명하기로 한다.
이어서, 도 5에 도시된 바와 같이, 스트립 공정을 실시하여 제2 포토레스트 패턴(18; 도 4 참조)을 제거한다.
이어서, 제2 포토레지스트 패턴(18)이 제거된 결과물 전면에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하여 제3 포토레지스트 패턴(21)을 형성한다. 이때, 제3 포토레지스트 패턴(21)은 제1 및 제2 영역(A, B) 전체를 덮고, 제3 영역(C)의 일부를 라인(Line) 형태로 덮게 된다.
이어서, 제3 포토레지스트 패턴(21)을 마스크로 이용한 식각공정(22)을 실시하여 노출된 제3 영역(C) 일부의 기판(10) 상에 형성된 제1 폴리 실리콘막(13) 및 터널 산화막(12)을 라인 형태로 순차적으로 식각한다.
이어서, 도 6에 도시된 바와 같이, 스트립 공정을 실시하여 제3 포토레지스트 패턴(21; 도 5 참조)을 제거한다.
이어서, 제3 포토레지스트 패턴(21)이 제거된 전체 구조 상부의 단차를 따라 제2 유전체막(23)을 증착한다. 이때, 제2 유전체막(23)은 제1 유전체막과 동일하게 ONO 구조로 형성할 수 있다.
이어서, 건식식각공정을 실시하여 제1 플로팅 게이트(20)의 양측벽에 제2 유전체막(23)을 잔류시키고, 제3 영역(C)의 기판(10) 상에 형성된 전체 구조물을 둘러싸도록 제2 유전체막(23)을 잔류시킨다. 여기서, 제2 유전체막(23)은 제1 플로팅 게이트(20)와 후속공정을 통해 형성될 컨트롤 게이트와의 유전체막으로 기능한다.
이어서, 제1 영역(A) 및 제2 영역(B)의 기판(10) 상에 제1 게이트 산화막(25a) 및 제2 게이트 산화막(25b)을 형성한다. 이때, 제1 게이트 산화막(25a) 및 제2 게이트 산화막(25b)은 각 영역의 특성에 따라 서로 다른 두께로 형성할수 있다.
예컨대, 제1 산화공정을 실시하여 제1 영역(A) 및 제2 영역(B)의 기판(10) 상에 제2 게이트 산화막(25b)을 형성한다. 이어서, 마스크 공정 및 식각공정을 실시하여 제1 영역(A)의 제2 게이트 산화막(25b)을 제거한 후, 제2 산화공정을 실시하여 제1 영역(A)의 기판(10) 상에 제1 게이트 산화막(25a)을 형성한다.
여기서, 제1 게이트 산화막(25a)은 로직소자의 동작 전압에 맞는 두께로, 바람직하게는 15 내지 200Å의 두께로 형성한다. 한편, 제2 게이트 산화막(25b)은 EEPROM 셀의 프로그램 및 소거 동작 전압에도 견딜 수 있는 두께로, 바람직하게는 50 내지 500Å의 두께로 형성한다.
이어서, 도 7에 도시된 바와 같이, 제2 유전체막(23)이 형성된 전체 구조 상부의 단차를 따라 컨트롤 게이트 및 게이트 전극용 폴리 실리콘막(24; 이하, 제2 폴리 실리콘막이라 함)을 증착한다. 이때, 제2 폴리 실리콘막(26)은 제1 폴리 실리콘막(13)과 같이 도프드(doped) 또는 언도프드(undoped) 폴리 실리콘막을 이용하여 LPCVD 방식으로 증착한다. 바람직하게는, 500 내지 5000Å의 두께로 형성한다.
이어서, 도 8에 도시된 바와 같이, 제2 폴리 실리콘막(26) 상에 포토레지스트(미도시)를 도포한 후, 포토마스크(미도시)를 이용한 노광 및 현상공정을 실시하 여 제4 포토레지스트 패턴(27)을 형성한다.
이어서, 제4 포토레지스트 패턴(27)을 마스크로 이용한 식각공정(28)을 실시하여 제1 영역(A)의 기판(10) 상에 로직소자의 게이트 전극(29)을 형성하고, 제2 영역(B)의 제2 유전체막(23)의 양측벽에 각각 제1 컨트롤 게이트(26a)를 형성한다. 이때, 제1 컨트롤 게이트(26a)는 제2 게이트 절연막(25b)을 통해 기판(10)과 전기적으로 분리된다.
이어서, 도 9에 도시된 바와 같이, 스트립 공정을 실시하여 제4 포토레지스트 패턴(27; 도 8 참조)을 제거한다.
이어서, 미도시된 포토레지스트를 도포한 후, 포토마스크를 이용한 노광 및현상공정을 실시하여 제5 포토레지스트 패턴(30)을 형성한다. 이때, 제5 포토레지스트 패턴(30)은 제1 및 제2 영역(A, B) 전체를 덮고, 제3 영역(C)의 일부 영역을 오픈시키는 구조로 형성한다.
이어서, 제5 포토레지스트 패턴(30)을 마스크로 이용한 식각공정(31)을 실시하여 제3 영역(C)의 기판(10) 상에 복수의 제2 컨트롤 게이트(26b) 및 제2 플로팅 게이트(32)를 형성한다. 이때, 각 제2 컨트롤 게이트(26b) 및 제2 플로팅 게이트(32)의 사이에는 제2 유전체막(23)이 개재된다. 여기서, 제2 유전체막(23)은 제2 플로팅 게이트(32)와 제2 컨트롤 게이트(26b) 사이에 개재되어 플래시 셀의 유전체막으로 기능한다.
이어서, 도 10에 도시된 바와 같이, 스트립 공정을 실시하여 제5 포토레지스트 패턴(30; 도 9 참조)을 제거한다.
이어서, 제5 포토레지스트 패턴(30)이 제거된 결과물 상에 저농도 LDD(Lightly Doped Drain) 이온주입 공정(33)을 실시하여 제1 영역(A), 제2 영역(B) 및 제3 영역(C)의 기판(10) 내에 저농도 접합영역(34a 내지 34c)을 형성한다.
여기서, 저농도 접합영역(34a 내지 34c)은 N형 또는 P형으로 형성한다. N형으로 형성하는 경우에는, 5족 물질로 아세닉(Asenic), 인(Phosphorus) 및 인듐(Indium) 중 어느 하나의 불순물 이온을 사용한다. 한편, P형으로 형성하는 경우에는, 3족 물질로 보론(Boron), BF2 및 안티몬(Antimony) 중 어느 하나의 불순물 이온을 사용한다.
이어서, 도 11에 도시된 바와 같이, 게이트 전극(29), 제1 컨트롤 게이트(26a) 및 제2 컨트롤 게이트(26b)가 형성된 전체 구조 상부의 단차를 따라 절연막(미도시)을 증착한다. 이때, 절연막은 산화막이나 질화막 또는 이들의 혼합물로 형성한다.
이어서, 건식식각 공정을 실시하여 제1 영역(A)의 게이트 전극(29) 및 제2 영역(B)의 제1 컨트롤 게이트(26a)의 양측벽에 각각 스페이서(35)를 형성한다. 이와 동시에, 제3 영역(C)의 기판(10) 상에 형성된 전체 구조물의 양측벽에 스페이서(35)를 형성한다.
이어서, 스페이서(35)를 마스크로 이용한 고농도의 소오스/드레인 이온주입 공정을 실시하여 스페이서(35)의 양측으로 노출된 제1 내지 제3 영역(A 내지 C)의 기판(10) 내에 각각 고농도 접합영역(36a 내지 36c)을 형성한다. 이로써, 제1 내지 제3 소오스/드레인 영역(37a 내지 37c)이 형성된다. 여기서, 제1 내지 제3 소오스/드레인 영역(37a 내지 37c)은 N형 또는 P형으로 형성한다.
상기와 같은 제조방법을 통해 제1 영역(A)에는 로직 소자가 형성되고 제2 영역(B)에는 EEPROM 셀이 형성되는 동시에 제3 영역(C)에는 플래시 메모리 셀이 형성된다.
즉, 본 발명의 바람직한 실시예에 따르면, 제1 폴리 실리콘막(13)이 EEPROM 셀의 플로팅 게이트로 기능하는 동시에 플래시 메모리 셀의 플로팅 게이트로도 기능한다. 또한, 제2 폴리 실리콘막(26)이 로직소자의 게이트 전극으로 기능하고 EEPROM 셀의 컨트롤 게이트로 기능하는 동시에 플래시 메모리 셀의 컨트롤 게이트로도 기능한다.
따라서, 하나의 칩에 EEPROM 셀 및 플래시 메모리 셀을 동시에 형성할 수 있을 뿐만 아니라, 하나의 칩에 로직 소자, EEPROM 셀 및 플래시 메모리 셀을 동시에 형성할 수도 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 제1 폴리 실리콘막을 이용하 여 EEPROM 셀 및 플래시 메모리 셀의 플로팅 게이트를 형성하고, 제2 폴리 실리콘막을 이용하여 로직 소자의 게이트 전극, EEPROM 셀 및 플래시 메모리 셀의 컨트롤 게이트를 형성함으로써, 하나의 칩 내에 로직 소자, EEPROM 셀 및 플래시 메모리 셀을 안정적으로 형성할 수 있다.
또한, EEPROM 셀 및 플래시 메모리 셀의 특성에 적합한 소거동작을 독립적으로 모두 실행할 수 있어, 하나의 칩 내에서 EEPROM 셀 및 플래시 메모리 셀 각각의 성능을 최상으로 유지할 수 있다.
또한, 본 발명에 의하면, 플래시 메모리 셀의 플로팅 게이트용 폴리 실리콘막을 미리 일정 두께 감소시켜 메모리 셀 면적을 감소시킬 수 있다.
결국, 나아가서는 CPU, IC 카드 및 스마트 카드 등의 제품에서 다양하게 응용할 수 있다. 특히, 스마트 카드의 마스크 롬을 플래시 메모리로 대치하여 개발기간을 최소화할 수 있을 뿐만 아니라, 마스크 롬의 가장 큰 문제점인 재고 부담을 감소시킬 수 있다.

Claims (8)

  1. 로직 소자용 트랜지스터가 형성될 제1 영역, EEPROM 셀이 형성될 제2 영역 및 플래시 메모리 셀이 형성될 제3 영역으로 정의된 기판을 제공하는 단계;
    상기 제1 내지 제3 영역의 상기 기판 상에 터널 산화막, 제1 폴리 실리콘막 및 제1 유전체막을 증착하는 단계;
    상기 제3 영역의 상기 제1 폴리 실리콘막 두께가 상기 제2 영역의 상기 제1 폴리 실리콘막 두께보다 얇도록 상기 제1 및 제3 영역의 상기 제1 유전체막 및 상기 제1 폴리 실리콘막을 일정 두께 식각하는 단계;
    상기 제1 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 선택적으로 식각하여 상기 제1 영역의 상기 기판을 노출시키는 동시에 상기 제2 영역에 제1 플로팅 게이트를 형성하는 단계;
    상기 제1 플로팅 게이트의 양측벽과 상기 제3 영역에 증착된 상기 제1 폴리 실리콘막 상에 제2 유전체막을 형성하는 단계;
    상기 제1 영역 및 상기 제1 플로팅 게이트의 양측으로 노출된 상기 기판 상에 게이트 산화막을 형성하는 단계;
    상기 제2 유전체막을 포함하는 전체 구조 상부에 제2 폴리 실리콘막을 증착하는 단계;
    상기 제2 폴리 실리콘막 및 상기 게이트 산화막을 식각하여 상기 제1 영역에 게이트 전극을 형성하고, 상기 제2 영역의 상기 제2 유전체막의 양측벽에 제1 컨트 롤 게이트를 형성하는 단계;
    상기 제3 영역의 상기 제2 폴리 실리콘막, 상기 제2 유전체막, 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 식각하여 제2 플로팅 게이트 및 제2 컨트롤 게이트를 형성하는 단계; 및
    상기 제2 플로팅 게이트 및 제2 컨트롤 게이트를 형성한 후, 상기 게이트 전극, 상기 제1 컨트롤 게이트 및 상기 제2 컨트롤 게이트로 노출된 상기 기판에 각각 소오스/드레인 영역을 형성하는 단계
    를 포함하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서,
    상기 제1 유전체막 증착 후, 상기 제1 유전체막 상에 하드 마스크를 증착하는 단계를 더 포함하는 반도체 소자 제조방법.
  3. 제 2 항에 있어서,
    상기 하드 마스크는 산화막, 질화막 및 산화질화막 중 어느 하나의 단일막 또는 이들이 적층된 적층막으로 형성하는 반도체 소자 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서, 상기 제1 플로팅 게이트를 형성하는 단계는,
    마스크를 이용하여 상기 하드 마스크와 상기 제1 유전체막을 식각하는 단계;
    상기 마스크를 제거하는 단계; 및
    식각된 상기 하드 마스크를 식각 마스크로 이용한 식각공정을 실시하여 상기 제1 폴리 실리콘막 및 상기 터널 산화막을 식각하는 단계
    를 포함하는 반도체 소자 제조방법.
  5. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 게이트 산화막은 상기 제1 영역보다 상기 제2 영역에서 더 두껍게 형성하는 반도체 소자 제조방법.
  6. 제 5 항에 있어서,
    상기 게이트 산화막 중 상기 제2 영역에 형성된 게이트 산화막은 상기 제1 컨트롤 게이트와 상기 기판 사이에 형성하는 반도체 소자 제조방법.
  7. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제1 및 제2 유전체막은 산화막/질화막/산화막 구조로 형성하는 반도체 소자 제조방법.
  8. 제 1 항 내지 제 3 항 중 어느 하나의 항에 있어서,
    상기 제2 컨트롤 게이트 형성 후, 상기 게이트 전극, 상기 제1 컨트롤 게이트, 상기 제2 플로팅 게이트 및 상기 제2 컨트롤 게이트의 양측벽에 각각 스페이서를 형성하는 단계를 더 포함하는 반도체 소자 제조방법.
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