KR101097983B1 - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

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KR101097983B1
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Abstract

본 발명은 제조단계를 감소시켜 공정을 단순화할 수 있는 플래쉬 메모리 셀을 적용한 스마트 카드(smart card)용 롬(Read Only Memory, ROM) 제조방법을 제공하기 위한 것으로, 이를 위해, 본 발명에서는 로직 소자가 형성될 제1 영역, 플래시 셀이 형성될 제2 영역 및 EEPROM 셀이 형성될 제3 영역으로 정의된 기판을 제공하는 단계와, 상기 제2 및 제3 영역의 상기 기판 상에 제1 게이트 절연막을 형성하는 단계와, 상기 제1 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 단계와, 상기 제1 및 제2 게이트 절연막 상에 제1 폴리 실리콘막을 증착하는 단계와, 상기 제3 영역을 제외한 상기 제1 폴리 실리콘막 상에 제1 유전체막을 형성하는 단계와, 상기 제1 유전체막을 포함하는 전체 구조 상부에 제2 폴리 실리콘막을 증착하는 단계와, 상기 제3 영역에 증착된 상기 제1 및 제2 폴리 실리콘막을 식각하여 제1 및 제2 플로팅 게이트를 형성하는 단계와, 상기 제1 및 제2 플로팅 게이트의 양측벽에 각각 제2 유전체막을 형성하는 단계와, 상기 제2 유전체막이 형성된 전체 구조 상부를 덮도록 제3 폴리 실리콘막을 증착하는 단계와, 상기 제3 폴리 실리콘막을 식각하여 상기 제2 유전체막의 양측벽에 각각 제1 및 제2 컨트롤 게이트를 형성하는 단계와, 상기 제1 및 제2 영역에 형성된 상기 제1 폴리 실리콘막, 상기 제1 유전체막 및 상기 제2 폴리 실리콘막을 식각하여 상기 제1 영역에는 제1 게이트 전극을 형성하고, 상기 제2 영역에는 순차적으로 제3 플로팅 게이트, 제3 유전체막 및 제3 컨트롤 게이트를 형성하는 단계를 포함하는 반 도체 소자의 제조방법을 제공한다.
스마트 카드, 롬, 마스크 롬, EEPROM, 플래시, 로직

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
도 1 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10 : 반도체 기판
11 : 소자 분리막
12, 15 : 게이트 절연막
13, 18, 23, 28, 30 : 포토 레지스트 패턴
16, 20, 27 : 폴리 실리콘막
17, 26 : 유전체막
162a, 162b : 플로팅 게이트(EEPROM 셀)
16b : 플로팅 게이트(플래시 셀)
16a : 게이트 전극
20a : 컨트롤 게이트(플래시 셀)
27a : 컨트롤 게이트(EEPROM 셀)
21 : 완충막
22 : 하드 마스크
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 플래쉬 메모리 셀을 적용한 스마트 카드(smart card)용 롬(Read Only Memory, ROM) 제조방법에 관한 것이다.
최근에는, 신분증, 신용카드 및 전자화폐 등과 같이 여러 기능을 한 장의 카드에 담을 수 있는 스마트 카드의 사용이 점차 확대되고 있다. 스마트 카드는 보통 사용자 정보 및 거래 정보 등을 저장하는 동시에 그 목적에 맞는 프로그램을 내장하고 있다. 이에 따라, 스마트 카드에는 사용자 정보 및 거래 정보를 기록/저장(write/store)하기 위한 비휘발성 메모리 소자들과 소정의 프로그램을 코딩(coding)하기 위함 마스크 롬(mask ROM) 소자 들이 하나의 칩 형태로 내장되어 있다.
마스크 롬은 반도체 메모리 소자로서, 전원이 없어도 일단 셀에 한번 프로그램(program)된 정보를 계속해서 보존한다. 이러한 마스크롬에는 사용자의 고유정보 등과 같이 비밀을 요하는 중요 정보들이 저장되는 바, 해킹(hacking)에 대한 안전 성이 보장되어야 한다. 이러한 마스크 롬을 프로그램시키는 방법은 제조공정 중에 코딩하고자 하는 셀의 채널영역에 선택적으로 불순물을 주입하여 그 셀의 문턱전압을 변화시키는 것이다. 이러한 코딩 셀의 트랜지스터를 디플리션(depletion) 트랜지스터라 한다. 이러한 마스크롬 셀은 디플리션 트랜지스터, 코딩되지 않은 트랜지스터 및 그 사이에 이 들을 분리시키는 필드영역(예컨대, 소자 분리막)으로 구성된다. 이러한 마스크 롬은 메모리 셀이 형성되어 있는 로직(logic) 소자에 내장되어 있다.
이러한 마스크 롬은 간단한 공정만으로 로직 소자, EEPROM(Electrically Erasable Programmable Read-Only Memory) 공정과 호환성이 좋고, 메모리의 높은 신뢰성을 가진다는 장점이 있다. 그러나, 고객의 주문을 받고 그 정보를 마스크 롬에 기록하여 공정을 진행해야 하므로, 고객의 주문에서 제품의 전달까지 오랜 시간이 걸리게 된다. 또한, 한번 코딩한 칩은 다른 고객에게는 판매할 수가 없어 제품의 재고관리의 어려움 등이 발생하게 된다. 이러한 문제점을 해결하기 위하여 웨이퍼의 공정을 완료한 후에도 코딩이 자유로운 플래시 메모리 셀을 적용한 스마트 카드용 롬이 제안되었다.
플래시 메모리 셀을 적용한 스마트 카드용 롬은 로직 소자, 플래시 메모리 셀 및 EEPROM 셀로 이루어진다. 보통, 로직 소자, 플래시 메모리 셀 및 EEPROM 셀은 서로 다른 두께로 게이트 전극을 형성하고 있다. 특히, EEPROM 셀의 경우에는 컨트롤 게이트가 플로팅 게이트의 측벽과 중첩되도록 형성된 구조를 갖기 때문에 커플링비(coupling ratio)를 증대시키기 위해서는 필수적으로 플로팅 게이트를 두 껍게 형성해야만 한다. 이에 따라, 종래에는 별도의 증착공정과 식각공정을 실시하여 EEPROM 셀의 플로팅 게이트와 플래시 메모리 셀의 플로팅 게이트, 그리고 로직 소자의 게이트 전극을 각각 형성하고 있다. 따라서, 제조단계가 증가되어 공정이 복잡해지는 문제가 발생하고 있다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 제조단계를 감소시켜 공정을 단순화할 수 있는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 로직 소자가 형성될 제1 영역, 플래시 셀이 형성될 제2 영역 및 EEPROM 셀이 형성될 제3 영역으로 정의된 기판을 제공하는 단계와, 상기 제2 및 제3 영역의 상기 기판 상에 제1 게이트 절연막을 형성하는 단계와, 상기 제1 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 단계와, 상기 제1 및 제2 게이트 절연막 상에 제1 폴리 실리콘막을 증착하는 단계와, 상기 제3 영역을 제외한 상기 제1 폴리 실리콘막 상에 제1 유전체막을 형성하는 단계와, 상기 제1 유전체막을 포함하는 전체 구조 상부에 제2 폴리 실리콘막을 증착하는 단계와, 상기 제3 영역에 증착된 상기 제1 및 제2 폴리 실리콘막을 식각하여 제1 및 제2 플로팅 게이트를 형성하 는 단계와, 상기 제1 및 제2 플로팅 게이트의 양측벽에 각각 제2 유전체막을 형성하는 단계와, 상기 제2 유전체막이 형성된 전체 구조 상부를 덮도록 제3 폴리 실리콘막을 증착하는 단계와, 상기 제3 폴리 실리콘막을 식각하여 상기 제2 유전체막의 양측벽에 각각 제1 및 제2 컨트롤 게이트를 형성하는 단계와, 상기 제1 및 제2 영역에 형성된 상기 제1 폴리 실리콘막, 상기 제1 유전체막 및 상기 제2 폴리 실리콘막을 식각하여 상기 제1 영역에는 제1 게이트 전극을 형성하고, 상기 제2 영역에는 순차적으로 제3 플로팅 게이트, 제3 유전체막 및 제3 컨트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조방법을 제공한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예
도 1 내지 도 14는 본 발명의 바람직한 실시예에 따른 반도체 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다. 여기서, 도시된 'A'는 로직 소자가 형성되는 영역이고, 'B'는 플래시 메모리 셀이 형성되는 영역이며, 'C'는 EEPROM 셀이 형성되는 영역이다. 한편, 플래시 메모리 셀은 ETOX(EEPROM Tunnel Oxide)형으로 한다.
도 1에 도시된 바와 같이, STI(Shallow Trench Isolation) 공정을 통해 액티브 영역(200)과 필드 영역을 정의하기 위한 소자 분리막(11)이 형성된 반도체 기판(110)을 제공한다. 또한, 소자 분리막(11)에 의해 로직 영역(A)(이하, 제1 영역이 라 함), 플래시 메모리 셀 영역(B)(이하, 제2 영역이라 함)과, EEPROM 영역(C)(이하, 제3 영역이라 함)이 정의된다. 이러한 소자 분리막(11)은 절연막으로 형성한다. 바람직하게는 매립 특성이 좋은 HDP(High Density Plasma) 산화막으로 형성한다.
한편, 소자 분리막(11)을 형성하기 전에 웰(well) 이온주입공정 및 문턱전압 조절용 이온주입공정을 실시하거나, 소자 분리막(11)이 형성된 후 실시할 수도 있다.
이어서, 제1 내지 제3 영역(A, B, C)의 전 영역에 산화공정 및/또는 증착공정을 실시하여 게이트 절연막(12)(이하, 제1 게이트 절연막이라 함)을 형성한다. 산화공정으로 형성하는 경우 습식방식 또는 건식방식으로 실시한다. 여기서, 제1 게이트 절연막(12)은 플래시 메모리 셀의 터널 산화막과 EEPROM 셀의 게이트 절연막으로 기능한다. 이러한 제1 게이트 절연막(12)은 산화막 또는 질화막으로 형성한다.
이어서, 도 2에 도시된 바와 같이, 제1 게이트 절연막(12) 상에 포토 레지스트(photoresist)를 도포한 후 포토 마스크(photo mask)를 이용한 노광 및 현상공정을 순차적으로 실시하여 제1 영역(A)이 오픈된 포토 레지스트 패턴(13)을 형성한다.
이어서, 포토 레지스트 패턴(13)을 이용한 식각공정(14)을 실시하여 노출된 제1 영역(A)의 제1 게이트 절연막(12)을 식각한다. 이로써, 제1 영역(A)의 기판(10)은 노출된다.
이어서, 도 3에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(13)을 제거한다.
이어서, 산화공정을 실시하여 노출된 제1 영역(A)의 기판(10) 상에 저전압용 게이트 절연막(15)(이하, 제2 게이트 절연막이라 함)을 형성한다. 이때, 산화공정은 마스크없이 기판(10)의 전면에 걸쳐 실시된다. 이로 인하여 제1 게이트 절연막(12)의 두께가 증가한다. 결국, 제1 게이트 절연막(12)은 제2 게이트 절연막(15)보다 두껍게 형성되게 된다. 전술한 바와 같이, 플래시 셀의 터널 산화막 및 EEPROM 셀의 게이트 절연막으로 사용되는 제1 게이트 절연막(12)은 저전압 트랜지스터로 이루어진 로직 소자의 게이트 절연막보다 두껍게 형성되어야 한다. 이는, 플래시 셀 및 EEPROM 셀의 경우 데이터 유지(retension) 특성을 확보하기 위함이다.
이어서, 도 4에 도시된 바와 같이, 제2 게이트 절연막(15)이 형성된 전체 구조 상부에 플래시 셀의 플로팅 게이트용 폴리 실리콘막(16)(이하, 제1 폴리 실리콘막이라 함)을 형성한다. 이때, 제1 폴리 실리콘막(16)은 도프트(doped) 또는 언도프트(undoped) 실리콘막으로 형성한다. 예컨대, 언도프트의 경우 SiH4 또는 Si2H 6를 이용하고, 도프트의 경우 SiH4와 PH3 또는 Si2H6와 PH3를 이용하여 LPCVD(Low Presure Chemical Vapor Deposition) 방식으로 형성한다.
이어서, 도 5에 도시된 바와 같이, 제1 폴리 실리콘막(16) 상에 플래시 셀용 유전체막(17)(이하, 제1 유전체막이라 함)을 형성한다. 이때, 제1 유전체막(17)은 산화막/질화막/산화막(17a 내지 17c)의 적층 구조로 형성한다. 산화막(17a)은 산화 공정으로 형성하고, 산화막(17c)은 산화공정 및/또는 증착공정으로 형성한다. 또한, 질화막(17b)은 CVD(Chemical Vapor Depostion) 또는 ALD(Atomic Layer Deposition) 방식으로 형성한다.
이어서, 도 6에 도시된 바와 같이, 제1 유전체막(17) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 제3 영역(C)이 오픈된 포토 레지스트 패턴(18)을 형성한다.
이어서, 포토 레지스트 패턴918)을 이용한 식각공정(19)을 실시하여 제3 영역(C)의 유전체막(17)을 식각한다. 이로써, 제3 영역(C)에는 제1 폴리 실리콘막(16)이 노출된다.
이어서, 도 7에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(18)을 제거한다.
이어서, 포토 레지스트 패턴(18)이 제거된 전체 구조 상부에 플래시 셀의 컨트롤 게이트용 폴리 실리콘막(20)(이하, 제2 폴리 실리콘막이라 함)을 증착한다. 이때, 제2 폴리 실리콘막(20)은 제1 폴리 실리콘막(16)과 마찬 가지로, 도프트의 경우 SiH4와 PH3 또는 Si2H6와 PH3를 이용하여 LPCVD(Low Presure Chemical Vapor Deposition) 방식으로 형성한다. 단, 그 두께는 설계에 따라 적절히 조정될 수 있다.
한편, 전술한 바와 같이, 제2 폴리 실리콘막(20)은 제2 영역(B)에서 플래시 셀의 컨트롤 게이트로 기능하지만, 제3 영역(C)에서는 제1 폴리 실리콘막(16)과 함 께 EEPROM 셀의 플로팅 게이트로 기능하게 된다.
이어서, 제2 폴리 실리콘막(20) 상에 산화막/질화막(21a, 21b)으로 완충막(21)을 형성한다. 여기서, 완충막(21)은 후속 공정을 통해 증착될 질화막 계열의 하드 마스크(22) 증착공정시 가해지는 스트레스(stress)로부터 제2 폴리 실리콘막(20)이 손상되는 것을 방지하는 기능을 수행한다.
이어서, 완충막(21) 상에 질화막 계열의 물질로 하드 마스크(22)를 증착한다. 이때, 하드 마스크(22)는 LPCVD 방식으로 증착한다.
이하, 설명의 편의를 위해 제3 영역(C)에 형성된 제1 및 제2 폴리 실리콘막(16, 20)을 하나로 도시하여 '162'로 표시하고, 이를 제3 폴리 실리콘막으로 명칭한다.
이어서, 도 8에 도시된 바와 같이, 하드 마스크(22) 상에 포토 레지스트를 도포한 후 포토 마스크를 이용한 노광 및 현상공정을 순차적으로 실시하여 제3 영역(C)의 일부 영역이 오픈된 포토 레지스트 패턴(23)을 형성한다.
이어서, 포토 레지스트 패턴(23)을 이용한 식각공정(24)을 실시하여 제3 영역(C)에 형성된 하드 마스크(22) 및 완충막(21)을 식각한다. 이로써, 제3 폴리 실리콘막(162)의 일부가 노출된다. 여기서, 제3 폴리 실리콘막(162)의 노출되는 영역은 두 부분으로서, 이는 EEPROM 셀이 두개의 트랜지스터로 이루어진 바, 이를 동시에 정의하기 위함이다.
이어서, 도 9에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(23)을 제거한다.
이어서, 도 8에서 식각되어 정의된 하드 마스크(22)를 식각 마스크로 이용한 식각공정(25)을 실시하여 제3 폴리 실리콘막(162)을 식각한다. 이로써, 제3 영역(C)에는 두개의 EEPROM 셀의 플로팅 게이트(162a, 162b)가 일정 간격을 두고 이격되어 정의된다.
이어서, 도 10에 도시된 바와 같이, 플로팅 게이트(162a, 162b)의 양측벽에 산화막/질화막/산화막(26a 내지 26c)으로 이루어진 유전체막(26)(이하, 제2 유전체막이라 함)을 형성한다. 이때, 제2 유전체막(26)은 산화공정 및 증착공정과 식각공정을 통해 형성한다. 여기서, 제2 유전체막(26)은 EEPROM 셀의 유전체막으로 기능한다.
이어서, 제2 유전체막(26)이 형성된 전체 구조 상부를 덮도록 플래시 셀 및 EEPROM 셀의 컨트롤 게이트용 폴리 실리콘막(27)(이하, 제4 폴리 실리콘막이라 함)을 증착한다. 이때, 제4 폴리 실리콘막(27)은 제1 폴리 실리콘막(16)과 마찬 가지로, 도프트의 경우 SiH4와 PH3 또는 Si2H6와 PH3를 이용하여 LPCVD(Low Presure Chemical Vapor Deposition) 방식으로 형성한다. 단, 그 두께는 설계에 따라 적절히 조정될 수 있다.
이어서, 도 11에 도시된 바와 같이, 블랭켓(blanket) 또는 에치백(etch back) 방식으로 식각공정을 실시하여 제2 유전체막(26)의 양측벽에 컨트롤 게이트(27a)를 형성한다. 이로써, EEPROM 셀의 게이트 전극이 완성된다.
한편, 상기 식각공정에 의해 제1 및 제2 영역(A, B)에 형성된 하드 마스크 (22)는 노출된다.
이어서, 도 12에 도시된 바와 같이, 마스크 공정을 실시하여 제1 영역(A)과 제2 영역(B)의 일부가 노출된 포토 레지스트 패턴(28)을 형성한다.
이어서, 포토 레지스트 패턴(28)을 이용한 식각공정(29)을 실시하여 하드 마스크(22), 완충막(21), 제2 폴리 실리콘막(20) 및 제1 유전체막(17)을 순차적으로 식각한다. 이로써, 제1 폴리 실리콘막(16)이 노출되고, 플래시 셀의 컨트롤 게이트(20a)가 정의된다.
이어서, 도 13에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(28)을 제거한다.
이어서, 마스크 공정을 실시하여 제2 영역(B)의 전체와 제1 영역(A)의 일부가 노출된 포토 레지스트 패턴(30)을 형성한다.
이어서, 포토 레지스트 패턴(30)을 이용한 식각공정(31)을 실시하여 제1 폴리 실리콘막(16)을 식각한다. 이로써, 제1 영역(A)에는 로직 소자의 게이트 전극(16a)이 정의되고, 제2 영역(B)에는 플래시 셀의 플로팅 게이트(16b)가 정의된다.
한편, 식각공정(31)시 제2 영역(B)에 형성된 하드 마스크(22)는 식각 마스크로 기능한다.
이어서, 도 14에 도시된 바와 같이, 스트립 공정을 실시하여 포토 레지스트 패턴(30)을 제거한다. 이로써, 동도면에 도시된 프로파일을 갖도록, 제1 영역(A)에는 로직 소자(저전압용 트랜지스터)의 게이트 전극(16a)이 완성되고, 제2 영역(B)에는 플래시 셀의 게이트 전극이 완성되며, 제3 영역(C)에는 EEPROM 셀의 게이트 전극이 완성된다.
이후에 진행되는 LDD(Lightly Doped Drain) 이온주입공정, DDD(Doubled Diffused Drain) 이온주입공정, 소오스/드레인 이온주입공정은 일반적인 공정과 동일하게 실시함에 따라 여기서는 설명의 편의를 위해 그에 대한 설명은 생략하기로 한다.
본 발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 플래시 셀의 플로팅 게이트용 제1 폴리 실리콘막과 컨트롤 게이트용 제2 폴리 실리콘막을 순차적으로 증착한 후 식각하고, 식각된 제1 및 제2 폴리 실리콘막을 식각하여 EEPROM 셀의 플로팅 게이트로 형성함으로써 EEPROM 셀의 플로팅 게이트의 두께를 유지하면서 제조단계를 감소시켜 공정을 단순화할 수 있다.
더욱이, 본 발명에 의하면, 높은 메모리 밀도를 갖는 ETOX형 플래시 셀을 이용하여 EEPROM 셀과 함께 스마트 카트용 롬을 제작함으로써 칩의 크기를 감소시킬 수 있다.

Claims (6)

  1. 로직 소자가 형성될 제1 영역, 플래시 셀이 형성될 제2 영역 및 EEPROM 셀이 형성될 제3 영역으로 정의된 기판을 제공하는 단계;
    상기 제2 및 제3 영역의 상기 기판 상에 제1 게이트 절연막을 형성하는 단계;
    상기 제1 영역의 상기 기판 상에 상기 제1 게이트 절연막보다 얇은 제2 게이트 절연막을 형성하는 단계;
    상기 제1 및 제2 게이트 절연막 상에 제1 폴리 실리콘막을 증착하는 단계;
    상기 제3 영역을 제외한 상기 제1 폴리 실리콘막 상에 제1 유전체막을 형성하는 단계;
    상기 제1 유전체막을 포함하는 전체 구조 상부에 제2 폴리 실리콘막을 증착하는 단계;
    상기 제3 영역에 증착된 상기 제1 및 제2 폴리 실리콘막을 식각하여 제1 및 제2 플로팅 게이트를 형성하는 단계;
    상기 제1 및 제2 플로팅 게이트의 양측벽에 각각 제2 유전체막을 형성하는 단계;
    상기 제2 유전체막이 형성된 전체 구조 상부를 덮도록 제3 폴리 실리콘막을 증착하는 단계;
    상기 제3 폴리 실리콘막을 식각하여 상기 제2 유전체막의 양측벽에 각각 제1 및 제2 컨트롤 게이트를 형성하는 단계; 및
    상기 제1 및 제2 영역에 형성된 상기 제1 폴리 실리콘막, 상기 제1 유전체막 및 상기 제2 폴리 실리콘막을 식각하여 상기 제1 영역에는 제1 게이트 전극을 형성하고, 상기 제2 영역에는 순차적으로 제3 플로팅 게이트, 제3 유전체막 및 제3 컨트롤 게이트를 형성하는 단계;
    를 포함하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 폴리 실리콘막을 증착한 후, 상기 제2 폴리 실리콘막 상에 완충막과 하드 마스크를 순차적으로 증착하는 단계를 더 포함하는 반도체 소자의 제조방법.
  3. 제 2 항에 있어서,
    상기 제1 및 제2 플로팅 게이트는 제1 식각공정을 통해 상기 하드 마스크와 상기 완충막을 순차적으로 식각한 후 식각된 상기 하드 마스크를 식각 마스크로 이용한 제2 식각공정을 통해 형성하는 반도체 소자의 제조방법.
  4. 제 2 항 또는 제 3 항에 있어서,
    상기 제1 및 제2 컨트롤 게이트를 형성하는 단계는 상기 제1 영역 및 상기 제2 영역에 증착된 상기 하드 마스크가 노출될 때까지 실시하는 반도체 소자의 제조방법.
  5. 제 2 항에 있어서,
    상기 제3 플로팅 게이트는 상기 제2 영역에 형성된 하드 마스크를 식각 마스크로 이용한 식각공정을 실시하여 형성하는 반도체 소자의 제조방법.
  6. 제 2 항에 있어서,
    상기 완충막은 산화막 또는 질화막으로 형성하고, 상기 하드 마스크는 질화막으로 형성하는 반도체 소자의 제조방법.
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