JPH10335501A - 半導体集積回路装置およびその製造方法 - Google Patents
半導体集積回路装置およびその製造方法Info
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- JPH10335501A JPH10335501A JP9147930A JP14793097A JPH10335501A JP H10335501 A JPH10335501 A JP H10335501A JP 9147930 A JP9147930 A JP 9147930A JP 14793097 A JP14793097 A JP 14793097A JP H10335501 A JPH10335501 A JP H10335501A
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Landscapes
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- Non-Volatile Memory (AREA)
Abstract
(57)【要約】
【課題】 ２層ゲートＭＯＳトランジスタ構造のメモリ
セルを有する半導体集積回路装置において、浮遊ゲート
と制御ゲートとの間の層間膜を薄膜化させることなく、
浮遊ゲートと制御ゲートとの間の容量を増大させる。 【解決手段】 浮遊ゲート４ｆｇ上に層間膜４Ｌｉを介
して制御ゲート４ｃｇを設けてなる２層ゲートＭＯＳ・
ＦＥＴ構造のメモリセル４を有する半導体集積回路装置
において、浮遊ゲート４ｆｇを下部浮遊ゲート部４ｆｇ
1 と、その上に積み重ねられた上部浮遊ゲート部４ｆｇ
2 とで構成し、下部浮遊ゲート部４ｆｇ1の側面に設け
られたサイドウォール６の高さを、下部浮遊ゲート部４
ｆｇ1 の上面よりも高くして、上部浮遊ゲート部４ｆｇ
2 の上面に窪みが形成される構造とした。
セルを有する半導体集積回路装置において、浮遊ゲート
と制御ゲートとの間の層間膜を薄膜化させることなく、
浮遊ゲートと制御ゲートとの間の容量を増大させる。 【解決手段】 浮遊ゲート４ｆｇ上に層間膜４Ｌｉを介
して制御ゲート４ｃｇを設けてなる２層ゲートＭＯＳ・
ＦＥＴ構造のメモリセル４を有する半導体集積回路装置
において、浮遊ゲート４ｆｇを下部浮遊ゲート部４ｆｇ
1 と、その上に積み重ねられた上部浮遊ゲート部４ｆｇ
2 とで構成し、下部浮遊ゲート部４ｆｇ1の側面に設け
られたサイドウォール６の高さを、下部浮遊ゲート部４
ｆｇ1 の上面よりも高くして、上部浮遊ゲート部４ｆｇ
2 の上面に窪みが形成される構造とした。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置およびその製造技術に関し、特に、２層ゲートのＭＩ
Ｓ・ＦＥＴ（Metal Insulator Semiconductor Field Ef
fect Transistor)構造の不揮発性メモリセルを備えた一
括消去型不揮発性メモリを有する半導体集積回路装置お
よびその製造方法に適用して有効な技術に関するもので
ある。
置およびその製造技術に関し、特に、２層ゲートのＭＩ
Ｓ・ＦＥＴ（Metal Insulator Semiconductor Field Ef
fect Transistor)構造の不揮発性メモリセルを備えた一
括消去型不揮発性メモリを有する半導体集積回路装置お
よびその製造方法に適用して有効な技術に関するもので
ある。
【０００２】
【従来の技術】電気的に書き込み・消去可能な不揮発性
メモリは、例えば配線基板上に組み込んだままでも情報
の書き換えが可能であり、使用し易いことからメモリを
必要とする種々の製品に幅広く使用されている。
メモリは、例えば配線基板上に組み込んだままでも情報
の書き換えが可能であり、使用し易いことからメモリを
必要とする種々の製品に幅広く使用されている。
【０００３】特に、電気的一括消去型ＥＥＰＲＯＭ（El
ectrically Erasable ProgrammableROM；以下、フラッ
シュメモリ（ＥＥＰＲＯＭ）ともいう）は、メモリセル
のサイズを、ＤＲＡＭ（Dynamic Random Access Memor
y）よりも小さくすることができることからメモリカー
ドや磁気ディスクの代替用途の期待も大きい。
ectrically Erasable ProgrammableROM；以下、フラッ
シュメモリ（ＥＥＰＲＯＭ）ともいう）は、メモリセル
のサイズを、ＤＲＡＭ（Dynamic Random Access Memor
y）よりも小さくすることができることからメモリカー
ドや磁気ディスクの代替用途の期待も大きい。
【０００４】このフラッシュメモリ（ＥＥＰＲＯＭ）
は、半導体チップに形成された全てのメモリセルのデー
タを一括して電気的に消去するか、又は半導体チップに
形成された複数のメモリセルのうち、あるひとまとまり
のメモリセル群のデータを一括して電気的に消去する機
能を持つ不揮発性メモリである。
は、半導体チップに形成された全てのメモリセルのデー
タを一括して電気的に消去するか、又は半導体チップに
形成された複数のメモリセルのうち、あるひとまとまり
のメモリセル群のデータを一括して電気的に消去する機
能を持つ不揮発性メモリである。
【０００５】このフラッシュメモリ（ＥＥＰＲＯＭ）の
中でも１ビット／１ＭＯＳ・ＦＥＴ構造のものは、１ビ
ット／２ＭＯＳ・ＦＥＴ構造のものに比べて集積度を高
くできることから需要が急増している。
中でも１ビット／１ＭＯＳ・ＦＥＴ構造のものは、１ビ
ット／２ＭＯＳ・ＦＥＴ構造のものに比べて集積度を高
くできることから需要が急増している。
【０００６】１ビット／１ＭＯＳ・ＦＥＴ構造は、１個
のメモリセルが、例えば１個の２層ゲートＭＯＳ・ＦＥ
Ｔ構造で構成されている。その２層ゲートＭＯＳ・ＦＥ
Ｔは、半導体基板上にトンネル絶縁膜を介して浮遊ゲー
トを設け、その上に層間用の絶縁膜を介して制御ゲート
を積み重ねて構成されている。そして、この浮遊ゲート
に電子を注入したり、そこから電子を放出させることに
よって“１（Ｈｉｇｈ）”または“０（Ｌｏｗ）”レベ
ルのデータを記憶する構造になっている。
のメモリセルが、例えば１個の２層ゲートＭＯＳ・ＦＥ
Ｔ構造で構成されている。その２層ゲートＭＯＳ・ＦＥ
Ｔは、半導体基板上にトンネル絶縁膜を介して浮遊ゲー
トを設け、その上に層間用の絶縁膜を介して制御ゲート
を積み重ねて構成されている。そして、この浮遊ゲート
に電子を注入したり、そこから電子を放出させることに
よって“１（Ｈｉｇｈ）”または“０（Ｌｏｗ）”レベ
ルのデータを記憶する構造になっている。
【０００７】この電子の注入は、チャネル・ホットエレ
クトロン注入もしくはＦＮトンネリングによるエレクト
ロン注入によって行う。この電子の注入を書き込みとす
る場合と、反対に電子の注入を消去とする場合とがある
が、いずれの場合も、通常、書き込みはバイト単位で行
い、消去はチップ単位またはブロック単位で行う。
クトロン注入もしくはＦＮトンネリングによるエレクト
ロン注入によって行う。この電子の注入を書き込みとす
る場合と、反対に電子の注入を消去とする場合とがある
が、いずれの場合も、通常、書き込みはバイト単位で行
い、消去はチップ単位またはブロック単位で行う。
【０００８】なお、電気的一括消去型ＥＥＰＲＯＭに関
しては、例えば特開平７−１７６７０５号公報に記載さ
れている。
しては、例えば特開平７−１７６７０５号公報に記載さ
れている。
【０００９】
【発明が解決しようとする課題】ところで、２層ゲート
ＭＯＳ・ＦＥＴ構造のメモリセルにおいては、浮遊ゲー
トの電位が、トンネル絶縁膜で形成される容量と層間膜
で形成される容量との結合比により決定される。
ＭＯＳ・ＦＥＴ構造のメモリセルにおいては、浮遊ゲー
トの電位が、トンネル絶縁膜で形成される容量と層間膜
で形成される容量との結合比により決定される。
【００１０】例えば浮遊ゲートと基板との間のトンネル
絶縁膜で形成される容量をＣ１、浮遊ゲートと制御ゲー
トとの間の層間膜で形成される容量をＣ２とし、制御ゲ
ートの電位をＶＣＧ、基板の電位を０Ｖとすると浮遊ゲ
ートの電位は（Ｃ２／（Ｃ１＋Ｃ２））×ＶＣＧで表わ
される。
絶縁膜で形成される容量をＣ１、浮遊ゲートと制御ゲー
トとの間の層間膜で形成される容量をＣ２とし、制御ゲ
ートの電位をＶＣＧ、基板の電位を０Ｖとすると浮遊ゲ
ートの電位は（Ｃ２／（Ｃ１＋Ｃ２））×ＶＣＧで表わ
される。
【００１１】すなわち、浮遊ゲートと制御ゲートとの間
の容量Ｃ２が大きければ大きいほど、小さい制御ゲート
電位ＶＣＧでメモリセルを動作させることが可能とな
る。したがって、浮遊ゲートと制御ゲートとの間の容量
は大きい方が良い。
の容量Ｃ２が大きければ大きいほど、小さい制御ゲート
電位ＶＣＧでメモリセルを動作させることが可能とな
る。したがって、浮遊ゲートと制御ゲートとの間の容量
は大きい方が良い。
【００１２】この浮遊ゲートと制御ゲートとの間の容量
を増大させるには、層間膜を薄く形成することが考えら
れるが、層間膜の厚さを薄くするのは層間膜の耐圧確保
等の観点から形成プロセス上の負担が多くなり困難であ
る。
を増大させるには、層間膜を薄く形成することが考えら
れるが、層間膜の厚さを薄くするのは層間膜の耐圧確保
等の観点から形成プロセス上の負担が多くなり困難であ
る。
【００１３】また、浮遊ゲートの面積を大きくすること
も考えられるが、浮遊ゲートの面積をただ単に大きくす
るとメモリセルの面積が増大してしまい半導体チップの
小形化や素子集積度の向上に逆行する。
も考えられるが、浮遊ゲートの面積をただ単に大きくす
るとメモリセルの面積が増大してしまい半導体チップの
小形化や素子集積度の向上に逆行する。
【００１４】すなわち、２層ゲートＭＯＳ・ＦＥＴ構造
のメモリセルを有する半導体集積回路装置においては、
層間膜を薄膜化することなく、また、メモリセルの面積
を増大させることなく、浮遊ゲートと制御ゲートとの間
の容量を増大させる新たな工夫が必要であるという課題
がある。
のメモリセルを有する半導体集積回路装置においては、
層間膜を薄膜化することなく、また、メモリセルの面積
を増大させることなく、浮遊ゲートと制御ゲートとの間
の容量を増大させる新たな工夫が必要であるという課題
がある。
【００１５】本発明の目的は、２層ゲートＭＯＳトラン
ジスタ構造のメモリセルを有する半導体集積回路装置に
おいて、浮遊ゲートと制御ゲートとの間の層間膜を薄膜
化させることなく、浮遊ゲートと制御ゲートとの間の容
量を増大させることのできる技術を提供することにあ
る。
ジスタ構造のメモリセルを有する半導体集積回路装置に
おいて、浮遊ゲートと制御ゲートとの間の層間膜を薄膜
化させることなく、浮遊ゲートと制御ゲートとの間の容
量を増大させることのできる技術を提供することにあ
る。
【００１６】本発明の他の目的は、２層ゲートＭＯＳト
ランジスタ構造のメモリセルを有する半導体集積回路装
置において、そのメモリセルの占有面積の増大を招くこ
となく、浮遊ゲートと制御ゲートとの間の容量を増大さ
せることのできる技術を提供することにある。
ランジスタ構造のメモリセルを有する半導体集積回路装
置において、そのメモリセルの占有面積の増大を招くこ
となく、浮遊ゲートと制御ゲートとの間の容量を増大さ
せることのできる技術を提供することにある。
【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１８】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【００１９】本発明の半導体集積回路装置は、半導体基
板上に形成されたトンネル絶縁膜と、その上層に形成さ
れた浮遊ゲートと、その上層に層間膜を介して形成され
た制御ゲートとにより構成される複数個の不揮発性メモ
リセルを備える半導体集積回路装置であって、前記浮遊
ゲートは、前記トンネル絶縁膜上に形成された第１の浮
遊ゲート部と、前記第１の浮遊ゲート部に一部が接触さ
れた状態で前記第１の浮遊ゲート部およびその側面に形
成された側壁絶縁膜を被覆するように設けられた第２の
浮遊ゲート部とからなり、前記第１の浮遊ゲート部の高
さと、前記側壁絶縁膜の高さとが異なる構造としたもの
である。
板上に形成されたトンネル絶縁膜と、その上層に形成さ
れた浮遊ゲートと、その上層に層間膜を介して形成され
た制御ゲートとにより構成される複数個の不揮発性メモ
リセルを備える半導体集積回路装置であって、前記浮遊
ゲートは、前記トンネル絶縁膜上に形成された第１の浮
遊ゲート部と、前記第１の浮遊ゲート部に一部が接触さ
れた状態で前記第１の浮遊ゲート部およびその側面に形
成された側壁絶縁膜を被覆するように設けられた第２の
浮遊ゲート部とからなり、前記第１の浮遊ゲート部の高
さと、前記側壁絶縁膜の高さとが異なる構造としたもの
である。
【００２０】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。
【００２１】（実施の形態１）図１は本発明の一実施の
形態である半導体集積回路装置の要部断面図、図２は図
１の半導体集積回路装置の書き込み動作および消去動作
を説明するための説明図、図３〜図１２は図１の半導体
集積回路装置の製造工程中における要部断面図である。
形態である半導体集積回路装置の要部断面図、図２は図
１の半導体集積回路装置の書き込み動作および消去動作
を説明するための説明図、図３〜図１２は図１の半導体
集積回路装置の製造工程中における要部断面図である。
【００２２】本実施の形態１においては、本発明を、例
えばＡＮＤ形のフラッシュメモリ（ＥＥＰＲＯＭ）に適
用した場合について説明する。
えばＡＮＤ形のフラッシュメモリ（ＥＥＰＲＯＭ）に適
用した場合について説明する。
【００２３】このフラッシュメモリ（ＥＥＰＲＯＭ）
は、半導体チップ上の全てのメモリセルのデータを一括
して電気的に消去するか、又は半導体チップ上における
あるひとまとまりのメモリセル群のデータを一括して電
気的に消去する機能を持っている。このフラッシュメモ
リ（ＥＥＰＲＯＭ）のメモリセルの断面構造を図１によ
って説明する。
は、半導体チップ上の全てのメモリセルのデータを一括
して電気的に消去するか、又は半導体チップ上における
あるひとまとまりのメモリセル群のデータを一括して電
気的に消去する機能を持っている。このフラッシュメモ
リ（ＥＥＰＲＯＭ）のメモリセルの断面構造を図１によ
って説明する。
【００２４】半導体基板１は、例えばｐ形のシリコン
（Ｓｉ）単結晶からなり、その上層部にはｐウエル２ｐ
およびｎウエルが選択的に形成されている。
（Ｓｉ）単結晶からなり、その上層部にはｐウエル２ｐ
およびｎウエルが選択的に形成されている。
【００２５】このｐウエル２ｐは、半導体基板１の上層
部においてメモリ素子領域Ｍおよび周辺回路領域のｎチ
ャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ；以下、ｎＭＯＳと略す）
領域に形成されている。このｐウエル２ｐには、例えば
ｐ形不純物のホウ素が含有されている。
部においてメモリ素子領域Ｍおよび周辺回路領域のｎチ
ャネル形のＭＯＳ・ＦＥＴ（Metal Oxide Semiconducto
r Field Effect Transistor ；以下、ｎＭＯＳと略す）
領域に形成されている。このｐウエル２ｐには、例えば
ｐ形不純物のホウ素が含有されている。
【００２６】一方、上記したｎウエルは、半導体基板１
の上層部において、周辺回路領域のｐチャネル形のＭＯ
Ｓ・ＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor ；以下、ｐＭＯＳと略す）領域に形成され
ている。このｎウエルには、例えばｎ形不純物のリン等
が含有されている。
の上層部において、周辺回路領域のｐチャネル形のＭＯ
Ｓ・ＦＥＴ（Metal Oxide Semiconductor Field Effect
Transistor ；以下、ｐＭＯＳと略す）領域に形成され
ている。このｎウエルには、例えばｎ形不純物のリン等
が含有されている。
【００２７】このような半導体基板１の上層部において
分離領域には、フィールド絶縁膜３が選択的に形成され
ている。このフィールド絶縁膜３は、例えば二酸化シリ
コン（ＳｉＯ2)からなる。
分離領域には、フィールド絶縁膜３が選択的に形成され
ている。このフィールド絶縁膜３は、例えば二酸化シリ
コン（ＳｉＯ2)からなる。
【００２８】なお、メモリ素子領域ＭおよびｎＭＯＳ領
域におけるフィールド絶縁膜３の下層にはチャネルスト
ッパ領域が形成されている。このチャネルストッパ領域
には、例えばｐ形不純物のホウ素等が含有されている。
域におけるフィールド絶縁膜３の下層にはチャネルスト
ッパ領域が形成されている。このチャネルストッパ領域
には、例えばｐ形不純物のホウ素等が含有されている。
【００２９】このフィールド絶縁膜３に囲まれたメモリ
セル領域、ｎＭＯＳ領域およびｐＭＯＳ領域には、それ
ぞれメモリセル（不揮発性メモリセル）４、ｎＭＯＳお
よびｐＭＯＳが形成されている。
セル領域、ｎＭＯＳ領域およびｐＭＯＳ領域には、それ
ぞれメモリセル（不揮発性メモリセル）４、ｎＭＯＳお
よびｐＭＯＳが形成されている。
【００３０】メモリセル４は、２層ゲート構造のＭＯＳ
・ＦＥＴを基本として、一対の半導体領域４ｄａ, ４ｄ
ｂと、トンネル絶縁膜４Ｔｉと、浮遊ゲート４ｆｇと、
層間膜４Ｌｉと、制御ゲート４ｃｇとを有している。
・ＦＥＴを基本として、一対の半導体領域４ｄａ, ４ｄ
ｂと、トンネル絶縁膜４Ｔｉと、浮遊ゲート４ｆｇと、
層間膜４Ｌｉと、制御ゲート４ｃｇとを有している。
【００３１】半導体領域４ｄａ, ４ｄｂは、ソース・ド
レイン領域用の半導体領域４ｄａ1,４ｄｂ1 と、配線領
域用の半導体領域４ｄａ2,４ｄｂ2 とを有している。
レイン領域用の半導体領域４ｄａ1,４ｄｂ1 と、配線領
域用の半導体領域４ｄａ2,４ｄｂ2 とを有している。
【００３２】ソース・ドレイン領域用の半導体領域４ｄ
ａ1,４ｄｂ1 は、例えばｎ形不純物のリンまたはヒ素
（Ａｓ）が含有されてなり、半導体基板１の上層部に互
いに離間した状態で形成されている。この半導体領域４
ｄａ1,４ｄｂ1 の間にメモリセル４のチャネル領域が形
成される。
ａ1,４ｄｂ1 は、例えばｎ形不純物のリンまたはヒ素
（Ａｓ）が含有されてなり、半導体基板１の上層部に互
いに離間した状態で形成されている。この半導体領域４
ｄａ1,４ｄｂ1 の間にメモリセル４のチャネル領域が形
成される。
【００３３】この半導体領域４ｄａ1,４ｄｂ1 の外側、
チャネル領域から離間する方向には、上記した配線領域
用の半導体領域４ｄａ2,４ｄｂ2 が形成されている。こ
の半導体領域４ｄａ2,４ｄｂ2 は、隣接するメモリセル
４のソース領域同士またはドレイン領域同士を電気的に
接続するための領域であり、例えばｎ形不純物のリンま
たはＡｓが導入されてなる。
チャネル領域から離間する方向には、上記した配線領域
用の半導体領域４ｄａ2,４ｄｂ2 が形成されている。こ
の半導体領域４ｄａ2,４ｄｂ2 は、隣接するメモリセル
４のソース領域同士またはドレイン領域同士を電気的に
接続するための領域であり、例えばｎ形不純物のリンま
たはＡｓが導入されてなる。
【００３４】この半導体領域４ｄａ, ４ｄｂ間のチャネ
ル領域上には、例えばＳｉＯ2 等からなるトンネル絶縁
膜４Ｔｉが形成されている。また、半導体領域４ｄａ,
４ｄｂ上には、例えばＳｉＯ2 等からなる薄いフィール
ド絶縁膜５が形成されている。
ル領域上には、例えばＳｉＯ2 等からなるトンネル絶縁
膜４Ｔｉが形成されている。また、半導体領域４ｄａ,
４ｄｂ上には、例えばＳｉＯ2 等からなる薄いフィール
ド絶縁膜５が形成されている。
【００３５】この薄いフィールド絶縁膜５は、分離用の
フィールド絶縁膜３よりも薄く形成されており、浮遊ゲ
ート４ｆｇの上部が半導体領域４ｄａ, ４ｄｂに電気的
に接続されてしまうのを防止する機能および浮遊ゲート
４ｆｇの上面の面積を増大させる機能等を有している。
フィールド絶縁膜３よりも薄く形成されており、浮遊ゲ
ート４ｆｇの上部が半導体領域４ｄａ, ４ｄｂに電気的
に接続されてしまうのを防止する機能および浮遊ゲート
４ｆｇの上面の面積を増大させる機能等を有している。
【００３６】浮遊ゲート４ｆｇは、下部浮遊ゲート部
（第１の浮遊ゲート部）４ｆｇ1 と、その上層の上部浮
遊ゲート部（第２の浮遊ゲート部）４ｆｇ2 とを有して
いる。この下部浮遊ゲート部４ｆｇ1 および上部浮遊ゲ
ート部４ｆｇ2 は、例えば低抵抗ポリシリコンからな
り、互いに電気的に接続されている。
（第１の浮遊ゲート部）４ｆｇ1 と、その上層の上部浮
遊ゲート部（第２の浮遊ゲート部）４ｆｇ2 とを有して
いる。この下部浮遊ゲート部４ｆｇ1 および上部浮遊ゲ
ート部４ｆｇ2 は、例えば低抵抗ポリシリコンからな
り、互いに電気的に接続されている。
【００３７】下部浮遊ゲート部４ｆｇ1 の側面にはサイ
ドウォール（側壁絶縁膜）６が形成されている。このサ
イドウォール６は、例えばＳｉＯ2 等からなり、本実施
の形態１においては、このサイドウォール６の高さが、
下部浮遊ゲート部４ｆｇ1 の上面高さよりも高く形成さ
れている。また、本実施の形態１においては、サイドウ
ォール６の断面形状が略円弧形状に形成されている。
ドウォール（側壁絶縁膜）６が形成されている。このサ
イドウォール６は、例えばＳｉＯ2 等からなり、本実施
の形態１においては、このサイドウォール６の高さが、
下部浮遊ゲート部４ｆｇ1 の上面高さよりも高く形成さ
れている。また、本実施の形態１においては、サイドウ
ォール６の断面形状が略円弧形状に形成されている。
【００３８】この下部浮遊ゲート部４ｆｇ1 の上面に
は、上部浮遊ゲート部４ｆｇ2 が接触されている。この
接触部分を通じて下部浮遊ゲート部４ｆｇ1 と上部浮遊
ゲート部４ｆｇ2 とが電気的に接続されている。
は、上部浮遊ゲート部４ｆｇ2 が接触されている。この
接触部分を通じて下部浮遊ゲート部４ｆｇ1 と上部浮遊
ゲート部４ｆｇ2 とが電気的に接続されている。
【００３９】この上部浮遊ゲート部４ｆｇ2 は、その幅
が下部浮遊ゲート部４ｆｇ1 の幅よりも広くなるように
形成されている。すなわち、上部浮遊ゲート部４ｆｇ2
のパターンは、サイドウォール６および薄いフィールド
絶縁膜５の上面を被覆するようにパターン形成されてい
る。これにより、浮遊ゲート４ｆｇの表面積を増大させ
ることができるので、制御ゲート４ｃｇとの間の容量を
増大させることが可能な構造となっている。
が下部浮遊ゲート部４ｆｇ1 の幅よりも広くなるように
形成されている。すなわち、上部浮遊ゲート部４ｆｇ2
のパターンは、サイドウォール６および薄いフィールド
絶縁膜５の上面を被覆するようにパターン形成されてい
る。これにより、浮遊ゲート４ｆｇの表面積を増大させ
ることができるので、制御ゲート４ｃｇとの間の容量を
増大させることが可能な構造となっている。
【００４０】特に、本実施の形態１においては、上記し
たようにサイドウォール６の高さを下部浮遊ゲート部４
ｆｇ1 の上面高さよりも高くしたことにより、上部浮遊
ゲート部４ｆｇ2 の上面に窪みが形成されている。
たようにサイドウォール６の高さを下部浮遊ゲート部４
ｆｇ1 の上面高さよりも高くしたことにより、上部浮遊
ゲート部４ｆｇ2 の上面に窪みが形成されている。
【００４１】このため、上部浮遊ゲート部４ｆｇ2 の上
面の面積を、メモリセル４の占有面積を増大させること
なく、上部浮遊ゲート部４ｆｇ2 の上面が平坦な場合よ
りも増大させることが可能となっている。
面の面積を、メモリセル４の占有面積を増大させること
なく、上部浮遊ゲート部４ｆｇ2 の上面が平坦な場合よ
りも増大させることが可能となっている。
【００４２】すなわち、チップサイズの増大を招くこと
もなく、また、困難な層間膜・薄膜化プロセス技術を導
入することもなく、浮遊ゲート４ｆｇと制御ゲート４ｃ
ｇとの間の容量を増大させることができ、浮遊ゲート４
ｆｇと制御ゲート４ｃｇとの容量結合比を改善すること
が可能となっている。
もなく、また、困難な層間膜・薄膜化プロセス技術を導
入することもなく、浮遊ゲート４ｆｇと制御ゲート４ｃ
ｇとの間の容量を増大させることができ、浮遊ゲート４
ｆｇと制御ゲート４ｃｇとの容量結合比を改善すること
が可能となっている。
【００４３】例えば浮遊ゲート４ｆｇと半導体基板１と
の間の容量をＣ１、浮遊ゲート４ｆｇと制御ゲート４ｃ
ｇとの間の容量をＣ２とし、制御ゲート４ｃｇの電位を
ＶＣＧ、半導体基板１の電位を０Ｖとすると浮遊ゲート
４ｆｇの電位ＶＦＧは（Ｃ２／（Ｃ１＋Ｃ２））×ＶＣ
Ｇと表すことができる。
の間の容量をＣ１、浮遊ゲート４ｆｇと制御ゲート４ｃ
ｇとの間の容量をＣ２とし、制御ゲート４ｃｇの電位を
ＶＣＧ、半導体基板１の電位を０Ｖとすると浮遊ゲート
４ｆｇの電位ＶＦＧは（Ｃ２／（Ｃ１＋Ｃ２））×ＶＣ
Ｇと表すことができる。
【００４４】したがって、浮遊ゲート４ｆｇと制御ゲー
ト４ｃｇとの間の容量Ｃ２が大きければ大きいほど、制
御ゲート４ｃｇの電位を有効に使用することが可能とな
る。すなわち、小さな制御ゲート電位ＶＣＧでメモリセ
ル４を動作させることが可能となる。
ト４ｃｇとの間の容量Ｃ２が大きければ大きいほど、制
御ゲート４ｃｇの電位を有効に使用することが可能とな
る。すなわち、小さな制御ゲート電位ＶＣＧでメモリセ
ル４を動作させることが可能となる。
【００４５】この浮遊ゲート４ｆｇ上には、層間膜４Ｌ
ｉを介して制御ゲート４ｃｇが形成されている。この層
間膜４Ｌｉは、例えばＳｉＯ2 膜、窒化シリコン膜、Ｓ
ｉＯ2 膜および窒化シリコン膜が下層から順に積み重ね
られて形成されている。
ｉを介して制御ゲート４ｃｇが形成されている。この層
間膜４Ｌｉは、例えばＳｉＯ2 膜、窒化シリコン膜、Ｓ
ｉＯ2 膜および窒化シリコン膜が下層から順に積み重ね
られて形成されている。
【００４６】制御ゲート４ｃｇは、ワード線の一部を構
成しており、例えば低抵抗ポリシリコン上にタングステ
ンシリサイド（ＷＳｉ2)またはモリブデンシリサイド
（ＭｏＳｉ2)等のようなシリサイド膜が堆積されて構成
されている。なお、制御ゲート４ｃ上には、シリサイド
膜の剥離を防止するため、例えばＳｉＯ2 等からなるキ
ャップ絶縁膜が形成されている。
成しており、例えば低抵抗ポリシリコン上にタングステ
ンシリサイド（ＷＳｉ2)またはモリブデンシリサイド
（ＭｏＳｉ2)等のようなシリサイド膜が堆積されて構成
されている。なお、制御ゲート４ｃ上には、シリサイド
膜の剥離を防止するため、例えばＳｉＯ2 等からなるキ
ャップ絶縁膜が形成されている。
【００４７】このような半導体基板１上には、例えばＳ
ｉＯ2 等からなる層間絶縁膜７が堆積されており、これ
によって制御ゲート４ｃｇが被覆されている。
ｉＯ2 等からなる層間絶縁膜７が堆積されており、これ
によって制御ゲート４ｃｇが被覆されている。
【００４８】次に、本実施の形態１の半導体集積回路装
置の動作を図２によって説明する。
置の動作を図２によって説明する。
【００４９】まず、データの書き込みに際しては、ソー
ス電極Ｓをオープンにした状態で、ドレイン電極に、例
えば４Ｖ程度、ゲート電極Ｇに、例えば−１０Ｖ程度、
ｐウエル２ｐに、例えば接地電圧（０Ｖ）を印加するこ
とにより、浮遊ゲート４ｆｇからエレクトロンをＦＮト
ンネリングによりドレイン領域に放出させてデータを書
き込む。
ス電極Ｓをオープンにした状態で、ドレイン電極に、例
えば４Ｖ程度、ゲート電極Ｇに、例えば−１０Ｖ程度、
ｐウエル２ｐに、例えば接地電圧（０Ｖ）を印加するこ
とにより、浮遊ゲート４ｆｇからエレクトロンをＦＮト
ンネリングによりドレイン領域に放出させてデータを書
き込む。
【００５０】一方、データの消去に際しては、メモリセ
ル４のドレイン電極Ｄおよびソース電極Ｓに、例えば−
1.５Ｖ、ゲート電極Ｇに、例えば１2.５Ｖ程度を印加す
ることにより、浮遊ゲート４ｆｇにエレクトロンを注入
してデータを消去する。
ル４のドレイン電極Ｄおよびソース電極Ｓに、例えば−
1.５Ｖ、ゲート電極Ｇに、例えば１2.５Ｖ程度を印加す
ることにより、浮遊ゲート４ｆｇにエレクトロンを注入
してデータを消去する。
【００５１】次に、本実施の形態１の半導体集積回路装
置の製造方法を図３〜図１２によって説明する。
置の製造方法を図３〜図１２によって説明する。
【００５２】図３は本実施の形態１の半導体集積回路装
置の製造工程中におけるメモリセル領域の断面図であ
る。半導体基板１は、例えばｐ形のＳｉ単結晶からな
り、その上層部にはｐウエル２ｐが形成されている。
置の製造工程中におけるメモリセル領域の断面図であ
る。半導体基板１は、例えばｐ形のＳｉ単結晶からな
り、その上層部にはｐウエル２ｐが形成されている。
【００５３】このｐウエル２ｐには、例えばｐ形不純物
のホウ素等が導入されている。このｐウエル２ｐの上層
部には、例えばＳｉＯ2 等からなるフィールド絶縁膜３
がＬＯＣＯＳ酸化法等によって形成されている。
のホウ素等が導入されている。このｐウエル２ｐの上層
部には、例えばＳｉＯ2 等からなるフィールド絶縁膜３
がＬＯＣＯＳ酸化法等によって形成されている。
【００５４】このフィールド絶縁膜３に囲まれた領域に
おいて半導体基板１の上面には、例えばＳｉＯ2 等から
なるトンネル絶縁膜４Ｔｉが形成されている。このよう
な半導体基板１上には、下部浮遊ゲート部４ｆｇ1(図１
参照）を形成するための導体膜８が形成されている。
おいて半導体基板１の上面には、例えばＳｉＯ2 等から
なるトンネル絶縁膜４Ｔｉが形成されている。このよう
な半導体基板１上には、下部浮遊ゲート部４ｆｇ1(図１
参照）を形成するための導体膜８が形成されている。
【００５５】この導体膜８は、例えば低抵抗ポリシリコ
ンからなり、その上面には、例えば窒化シリコン等から
なる絶縁膜９がＣＶＤ法等によって堆積されている。こ
の絶縁膜９は、下部浮遊ゲート部４ｆｇ1(図１参照）が
その後の工程において酸化されるのを抑制する機能を有
している。
ンからなり、その上面には、例えば窒化シリコン等から
なる絶縁膜９がＣＶＤ法等によって堆積されている。こ
の絶縁膜９は、下部浮遊ゲート部４ｆｇ1(図１参照）が
その後の工程において酸化されるのを抑制する機能を有
している。
【００５６】このような導体膜８および絶縁膜９をフォ
トリソグラフィ技術およびドライエッチング技術等によ
りパターニングすることにより、図４に示すように、ト
ンネル絶縁膜４Ｔｉ上に、下部浮遊ゲート部４ｆｇ1 を
形成するとともに、キャップ絶縁膜９ａを形成する。
トリソグラフィ技術およびドライエッチング技術等によ
りパターニングすることにより、図４に示すように、ト
ンネル絶縁膜４Ｔｉ上に、下部浮遊ゲート部４ｆｇ1 を
形成するとともに、キャップ絶縁膜９ａを形成する。
【００５７】続いて、この下部浮遊ゲート部４ｆｇ1 お
よびキャップ絶縁膜９ａをイオン注入マスクとして、半
導体基板１に対して、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入した後、半導体基板１
に対して熱処理を施すことにより、半導体基板１の上層
部において下部浮遊ゲート部４ｆｇ1 の両側にソース・
ドレイン用の半導体領域４ｄａ1,４ｄｂ1 を形成する。
よびキャップ絶縁膜９ａをイオン注入マスクとして、半
導体基板１に対して、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入した後、半導体基板１
に対して熱処理を施すことにより、半導体基板１の上層
部において下部浮遊ゲート部４ｆｇ1 の両側にソース・
ドレイン用の半導体領域４ｄａ1,４ｄｂ1 を形成する。
【００５８】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図５に示す
ように、下部浮遊ゲート部４ｆｇ1 およびキャップ絶縁
膜９ａの側面にサイドウォール６を形成する。
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図５に示す
ように、下部浮遊ゲート部４ｆｇ1 およびキャップ絶縁
膜９ａの側面にサイドウォール６を形成する。
【００５９】本実施の形態１においては、サイドウォー
ル６の高さが、下部浮遊ゲート部４ｆｇ1 の上面高さよ
りも高くなるように形成されている。また、サイドウォ
ール６の断面形状が略円弧形状に形成されている。
ル６の高さが、下部浮遊ゲート部４ｆｇ1 の上面高さよ
りも高くなるように形成されている。また、サイドウォ
ール６の断面形状が略円弧形状に形成されている。
【００６０】次いで、下部浮遊ゲート部４ｆｇ1 、キャ
ップ絶縁膜９ａおよびサイドウォール６をイオン注入マ
スクとして、半導体基板１に対して、例えばｎ形不純物
のリンまたはＡｓをイオン注入法等によって導入した
後、半導体基板１に対して熱処理を施すことにより、図
６に示すように、半導体基板１の上層部において下部浮
遊ゲート部４ｆｇ1 の両側に配線領域用の半導体領域４
ｄａ2,４ｄｂ2 を形成する。
ップ絶縁膜９ａおよびサイドウォール６をイオン注入マ
スクとして、半導体基板１に対して、例えばｎ形不純物
のリンまたはＡｓをイオン注入法等によって導入した
後、半導体基板１に対して熱処理を施すことにより、図
６に示すように、半導体基板１の上層部において下部浮
遊ゲート部４ｆｇ1 の両側に配線領域用の半導体領域４
ｄａ2,４ｄｂ2 を形成する。
【００６１】続いて、半導体基板１に対して熱酸化処理
を施すことにより、図７に示すように、半導体領域４ｄ
ａ, ４ｄｂ上に、例えばＳｉＯ2 等からなる薄いフィー
ルド絶縁膜５を形成する。
を施すことにより、図７に示すように、半導体領域４ｄ
ａ, ４ｄｂ上に、例えばＳｉＯ2 等からなる薄いフィー
ルド絶縁膜５を形成する。
【００６２】このフィールド絶縁膜５は、半導体領域４
ｄａ, ４ｄｂと上部浮遊ゲート部４ｆｇ2(図１参照）と
を電気的に分離するための機能および上部浮遊ゲート部
４ｆｇ2 の上面の面積を増大させる機能を有している。
なお、この熱酸化処理の際、サイドウォール６は、下部
浮遊ゲート部４ｆｇ1 の端部が酸化されるのを抑制する
役割を果たしている。
ｄａ, ４ｄｂと上部浮遊ゲート部４ｆｇ2(図１参照）と
を電気的に分離するための機能および上部浮遊ゲート部
４ｆｇ2 の上面の面積を増大させる機能を有している。
なお、この熱酸化処理の際、サイドウォール６は、下部
浮遊ゲート部４ｆｇ1 の端部が酸化されるのを抑制する
役割を果たしている。
【００６３】その後、キャップ絶縁膜９ａを熱リン酸等
により、図８に示すように除去した後、図９に示すよう
に、半導体基板１上に、例えば低抵抗ポリシリコンから
なる導体膜１０をＣＶＤ法等によって堆積する。
により、図８に示すように除去した後、図９に示すよう
に、半導体基板１上に、例えば低抵抗ポリシリコンから
なる導体膜１０をＣＶＤ法等によって堆積する。
【００６４】次いで、その導体膜１０をフォトリソグラ
フィ技術およびドライエッチング技術等によりパターニ
ングすることにより、図１０に示すように、上部浮遊ゲ
ート部４ｆｇ2 をパターン形成する。上部浮遊ゲート部
４ｆｇ2 は、下部浮遊ゲート部４ｆｇ1 、サイドウォー
ル６および薄いフィールド絶縁膜５の上面を覆うように
パターン形成されている。
フィ技術およびドライエッチング技術等によりパターニ
ングすることにより、図１０に示すように、上部浮遊ゲ
ート部４ｆｇ2 をパターン形成する。上部浮遊ゲート部
４ｆｇ2 は、下部浮遊ゲート部４ｆｇ1 、サイドウォー
ル６および薄いフィールド絶縁膜５の上面を覆うように
パターン形成されている。
【００６５】また、本実施の形態１においては、サイド
ウォール６の高さを下部浮遊ゲート部４ｆｇ1 の上面よ
りも高くしたことにより、上部浮遊ゲート部４ｆｇ2 の
上面中央には窪みが形成されている。これにより、上部
浮遊ゲート部４ｆｇ2 の上面の面積を、上部浮遊ゲート
部の上面が平坦な場合よりも増大させるこ可能となって
いる。
ウォール６の高さを下部浮遊ゲート部４ｆｇ1 の上面よ
りも高くしたことにより、上部浮遊ゲート部４ｆｇ2 の
上面中央には窪みが形成されている。これにより、上部
浮遊ゲート部４ｆｇ2 の上面の面積を、上部浮遊ゲート
部の上面が平坦な場合よりも増大させるこ可能となって
いる。
【００６６】続いて、図１１に示すように、半導体基板
１上に、例えばＳｉＯ2 ／窒化シリコン／ＳｉＯ2 ／窒
化シリコンをＣＶＤ法等によって下層から順に堆積する
ことにより、層間膜用の絶縁膜１１を形成する。
１上に、例えばＳｉＯ2 ／窒化シリコン／ＳｉＯ2 ／窒
化シリコンをＣＶＤ法等によって下層から順に堆積する
ことにより、層間膜用の絶縁膜１１を形成する。
【００６７】本実施の形態１においては、層間膜４Ｌｉ
（図１参照）を薄膜化しなくても浮遊ゲート４ｆｇと制
御ゲート４ｃｇ間の容量を確保することができるので、
この層間膜用の絶縁膜１１をさらに薄くしなくても現状
のプロセスで形成することができ、絶縁膜１１を薄くす
る場合に生じるプロセス上の負担を軽減することが可能
となっている。
（図１参照）を薄膜化しなくても浮遊ゲート４ｆｇと制
御ゲート４ｃｇ間の容量を確保することができるので、
この層間膜用の絶縁膜１１をさらに薄くしなくても現状
のプロセスで形成することができ、絶縁膜１１を薄くす
る場合に生じるプロセス上の負担を軽減することが可能
となっている。
【００６８】その後、図１２に示すように、絶縁膜１１
上に、例えば低抵抗ポリシリコン、タングステンシリサ
イド（ＷＳｉ2)およびＳｉＯ2 等をＣＶＤ法等によって
下層から順に堆積することにより、制御ゲート形成膜１
２を形成する。なお、このシリサイドは、例えばＷＳｉ
2 に限定されるものではなく種々変更可能であり、例え
ばＭｏＳｉ2 等でも良い。
上に、例えば低抵抗ポリシリコン、タングステンシリサ
イド（ＷＳｉ2)およびＳｉＯ2 等をＣＶＤ法等によって
下層から順に堆積することにより、制御ゲート形成膜１
２を形成する。なお、このシリサイドは、例えばＷＳｉ
2 に限定されるものではなく種々変更可能であり、例え
ばＭｏＳｉ2 等でも良い。
【００６９】次いで、その絶縁膜１１および制御ゲート
形成膜１２をフォトリソグラフィ技術およびドライエッ
チング技術等によってパターニングすることにより図１
に示した制御ゲート４ｆｃｇおよび層間膜４Ｌｉを形成
する。
形成膜１２をフォトリソグラフィ技術およびドライエッ
チング技術等によってパターニングすることにより図１
に示した制御ゲート４ｆｃｇおよび層間膜４Ｌｉを形成
する。
【００７０】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜７をＣＶＤ法等によって堆積す
ることにより、制御ゲート４ｃｇを被覆する。
2 等からなる層間絶縁膜７をＣＶＤ法等によって堆積す
ることにより、制御ゲート４ｃｇを被覆する。
【００７１】その後、通常の半導体集積回路装置の製造
プロセスによって配線層、表面保護膜およびその一部に
配線層の一部が露出するような開口部を形成した後、個
々の半導体チップに分割し、さらにダイボンド工程、ワ
イヤボンディング工程等を経て、個々の半導体チップを
パッケージに封止して半導体集積回路装置を製造する。
プロセスによって配線層、表面保護膜およびその一部に
配線層の一部が露出するような開口部を形成した後、個
々の半導体チップに分割し、さらにダイボンド工程、ワ
イヤボンディング工程等を経て、個々の半導体チップを
パッケージに封止して半導体集積回路装置を製造する。
【００７２】このような本実施の形態１によれば、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【００７３】(1).下部浮遊ゲート部４ｆｇ1 の側面のサ
イドウォール６の高さを下部浮遊ゲート部４ｆｇ1 の上
面の高さよりも高くしたことにより、上部浮遊ゲート部
４ｆｇ2 の上面の面積を増大させることができるので、
メモリセル４の占有面積を増大させることなく、また、
層間膜４Ｌｉを薄膜化させることなく、メモリセル４の
浮遊ゲート４ｆｇと制御ゲート４ｃｇとの全体容量を増
大させることができ、トンネル絶縁膜４Ｔｉと層間膜４
Ｌｉとの容量結合比を改善することが可能となる。
イドウォール６の高さを下部浮遊ゲート部４ｆｇ1 の上
面の高さよりも高くしたことにより、上部浮遊ゲート部
４ｆｇ2 の上面の面積を増大させることができるので、
メモリセル４の占有面積を増大させることなく、また、
層間膜４Ｌｉを薄膜化させることなく、メモリセル４の
浮遊ゲート４ｆｇと制御ゲート４ｃｇとの全体容量を増
大させることができ、トンネル絶縁膜４Ｔｉと層間膜４
Ｌｉとの容量結合比を改善することが可能となる。
【００７４】(2).上記(1) により、半導体チップのサイ
ズ増大を招くこともなく、また、困難な層間膜薄膜化プ
ロセスを導入することなく、メモリセル４の動作電圧を
低下させることが可能となる。
ズ増大を招くこともなく、また、困難な層間膜薄膜化プ
ロセスを導入することなく、メモリセル４の動作電圧を
低下させることが可能となる。
【００７５】(3).上記(2) により、メモリセル４のトン
ネル絶縁膜４Ｔｉに印加される電圧を下げることができ
るので、メモリセル４の信頼性を向上させることが可能
となる。
ネル絶縁膜４Ｔｉに印加される電圧を下げることができ
るので、メモリセル４の信頼性を向上させることが可能
となる。
【００７６】(4).上記(2) により、周辺回路に印加され
る電圧を下げることができるので、周辺回路の信頼性を
向上させることが可能となる。
る電圧を下げることができるので、周辺回路の信頼性を
向上させることが可能となる。
【００７７】(5).上記(1) により、浮遊ゲート４ｆｇと
制御ゲート４ｃｇとの間の電界の状態を安定化させるこ
とができるので、メモリセル４の不揮発性能を向上させ
ることが可能となる。
制御ゲート４ｃｇとの間の電界の状態を安定化させるこ
とができるので、メモリセル４の不揮発性能を向上させ
ることが可能となる。
【００７８】(6).上記した(1) 、(2) 、(4) および(5)
により、フラッシュメモリ（ＥＥＰＲＯＭ）全体の信頼
性および歩留りを向上させることが可能となる。
により、フラッシュメモリ（ＥＥＰＲＯＭ）全体の信頼
性および歩留りを向上させることが可能となる。
【００７９】(7).上記(1) により、層間膜４Ｌｉの形成
上の負担を軽減することが可能となる。
上の負担を軽減することが可能となる。
【００８０】(8).上記(1) により、層間膜４Ｌｉの耐圧
を確保することができるので、層間膜４Ｌｉの信頼性を
向上させることが可能となる。したがって、半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
を確保することができるので、層間膜４Ｌｉの信頼性を
向上させることが可能となる。したがって、半導体集積
回路装置の歩留りおよび信頼性を向上させることが可能
となる。
【００８１】（実施の形態２）図１３は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図１
４〜図２１は図１３の半導体集積回路装置の製造工程中
における要部断面図である。
施の形態である半導体集積回路装置の要部断面図、図１
４〜図２１は図１３の半導体集積回路装置の製造工程中
における要部断面図である。
【００８２】本実施の形態２においては、前記実施の形
態１と同様に、サイドウォール６の高さが第１浮遊ゲー
ト部４ｆｇ1 の上面よりも高く形成されており、これに
より第２浮遊ゲート部４ｆｇ2 の上面の面積が大きくな
る構造となっている。
態１と同様に、サイドウォール６の高さが第１浮遊ゲー
ト部４ｆｇ1 の上面よりも高く形成されており、これに
より第２浮遊ゲート部４ｆｇ2 の上面の面積が大きくな
る構造となっている。
【００８３】ただし、本実施の形態２においては、半導
体領域４ｄａ1,４ｄｂ1 上に薄いフィールド絶縁膜が形
成されていない。これは、薄いフィールド絶縁膜を設け
なくても第２浮遊ゲート部４ｆｇ2 の上面の面積を増大
させることができるからである。
体領域４ｄａ1,４ｄｂ1 上に薄いフィールド絶縁膜が形
成されていない。これは、薄いフィールド絶縁膜を設け
なくても第２浮遊ゲート部４ｆｇ2 の上面の面積を増大
させることができるからである。
【００８４】半導体基板１の上層には、半導体領域４ｄ
ａ1,４ｄｂ1 のみが形成されている。この場合、半導体
領域４ｄａ1,４ｄｂ1 は、ソース・ドレイン領域と、互
いに隣接するメモリセル４のソース同士およびドレイン
同士を電気的に接続する配線領域とを兼ねている。これ
は、本実施の形態２においては、薄いフィールド絶縁膜
を設けないので、ソース・ドレイン用の半導体領域４ｄ
ａ1,４ｄｂ1 の下層に新たに配線形成用の半導体領域を
設ける必要がないからである。
ａ1,４ｄｂ1 のみが形成されている。この場合、半導体
領域４ｄａ1,４ｄｂ1 は、ソース・ドレイン領域と、互
いに隣接するメモリセル４のソース同士およびドレイン
同士を電気的に接続する配線領域とを兼ねている。これ
は、本実施の形態２においては、薄いフィールド絶縁膜
を設けないので、ソース・ドレイン用の半導体領域４ｄ
ａ1,４ｄｂ1 の下層に新たに配線形成用の半導体領域を
設ける必要がないからである。
【００８５】また、分離用のフィールド絶縁膜３の端部
は、ほぼサイドウォール６の端部に接するように形成さ
れている。これは、第２浮遊ゲート部４ｆｇ2 が半導体
領域４ｄａ1,４ｄｂ1 に電気的に接続されてしまうのを
防止するためである。
は、ほぼサイドウォール６の端部に接するように形成さ
れている。これは、第２浮遊ゲート部４ｆｇ2 が半導体
領域４ｄａ1,４ｄｂ1 に電気的に接続されてしまうのを
防止するためである。
【００８６】さらに、第２浮遊ゲート部４ｆｇ2 は、そ
の端部が分離用のフィールド絶縁膜３の端部に重なる程
度の大きさになるようにパターン形成されている。
の端部が分離用のフィールド絶縁膜３の端部に重なる程
度の大きさになるようにパターン形成されている。
【００８７】このような本実施の形態２においては、薄
いフィールド絶縁膜を無くした分、メモリセル４の占有
面積を縮小することができるので、半導体チップのサイ
ズを縮小することが可能となっている。
いフィールド絶縁膜を無くした分、メモリセル４の占有
面積を縮小することができるので、半導体チップのサイ
ズを縮小することが可能となっている。
【００８８】次に、本実施の形態２の半導体集積回路装
置の製造方法を図１４〜図２１によって説明する。
置の製造方法を図１４〜図２１によって説明する。
【００８９】図１４は本実施の形態２の半導体集積回路
装置の製造工程中におけるメモリセル領域の断面図であ
る。半導体基板１は、例えばｐ形のＳｉ単結晶からな
り、その上層部にはｐウエル２ｐが形成されている。
装置の製造工程中におけるメモリセル領域の断面図であ
る。半導体基板１は、例えばｐ形のＳｉ単結晶からな
り、その上層部にはｐウエル２ｐが形成されている。
【００９０】このｐウエル２ｐには、例えばｐ形不純物
のホウ素等が導入されている。このｐウエル２ｐの上層
部には、例えばＳｉＯ2 等からなるフィールド絶縁膜３
がＬＯＣＯＳ酸化法等によって形成されている。
のホウ素等が導入されている。このｐウエル２ｐの上層
部には、例えばＳｉＯ2 等からなるフィールド絶縁膜３
がＬＯＣＯＳ酸化法等によって形成されている。
【００９１】このフィールド絶縁膜３に囲まれた領域に
おいて半導体基板１の上面には、例えばＳｉＯ2 等から
なるトンネル絶縁膜４Ｔｉが形成されている。このよう
な半導体基板１上には、第１浮遊ゲート部４ｆｇ1(図１
３参照）を形成するための導体膜８が形成されている。
おいて半導体基板１の上面には、例えばＳｉＯ2 等から
なるトンネル絶縁膜４Ｔｉが形成されている。このよう
な半導体基板１上には、第１浮遊ゲート部４ｆｇ1(図１
３参照）を形成するための導体膜８が形成されている。
【００９２】この導体膜８は、例えば低抵抗ポリシリコ
ンからなり、その上面には、例えば窒化シリコン等から
なる絶縁膜９がＣＶＤ法等によって堆積されている。こ
の絶縁膜９は、第１浮遊ゲート部４ｆｇ1(図１３参照）
がその後の工程において酸化されるのを抑制する機能を
有している。
ンからなり、その上面には、例えば窒化シリコン等から
なる絶縁膜９がＣＶＤ法等によって堆積されている。こ
の絶縁膜９は、第１浮遊ゲート部４ｆｇ1(図１３参照）
がその後の工程において酸化されるのを抑制する機能を
有している。
【００９３】このような導体膜８および絶縁膜９をフォ
トリソグラフィ技術およびドライエッチング技術等によ
りパターニングすることにより、図１５に示すように、
トンネル絶縁膜４Ｔｉ上に、第１浮遊ゲート部４ｆｇ1
を形成するとともに、キャップ絶縁膜９ａを形成する。
トリソグラフィ技術およびドライエッチング技術等によ
りパターニングすることにより、図１５に示すように、
トンネル絶縁膜４Ｔｉ上に、第１浮遊ゲート部４ｆｇ1
を形成するとともに、キャップ絶縁膜９ａを形成する。
【００９４】続いて、この第１浮遊ゲート部４ｆｇ1 お
よびキャップ絶縁膜９ａをイオン注入マスクとして、半
導体基板１に対して、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入した後、半導体基板１
に対して熱処理を施すことにより、半導体基板１の上層
部において第１浮遊ゲート部４ｆｇ1 の両側にソース・
ドレイン領域および配線領域用の半導体領域４ｄａ1,４
ｄｂ1 を形成する。
よびキャップ絶縁膜９ａをイオン注入マスクとして、半
導体基板１に対して、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入した後、半導体基板１
に対して熱処理を施すことにより、半導体基板１の上層
部において第１浮遊ゲート部４ｆｇ1 の両側にソース・
ドレイン領域および配線領域用の半導体領域４ｄａ1,４
ｄｂ1 を形成する。
【００９５】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図１６に示
すように、第１浮遊ゲート部４ｆｇ1 およびキャップ絶
縁膜９ａの側面にサイドウォール６を形成する。
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図１６に示
すように、第１浮遊ゲート部４ｆｇ1 およびキャップ絶
縁膜９ａの側面にサイドウォール６を形成する。
【００９６】本実施の形態２においても、サイドウォー
ル６の高さが、第１浮遊ゲート部４ｆｇ1 の上面高さよ
りも高くなるように形成されている。また、サイドウォ
ール６の断面形状は略円形状に形成されている。さら
に、サイドウォール６の幅方向端部はフィールド絶縁膜
３の端部に接している。
ル６の高さが、第１浮遊ゲート部４ｆｇ1 の上面高さよ
りも高くなるように形成されている。また、サイドウォ
ール６の断面形状は略円形状に形成されている。さら
に、サイドウォール６の幅方向端部はフィールド絶縁膜
３の端部に接している。
【００９７】次いで、キャップ絶縁膜９ａを熱リン酸等
により、図１７に示すように除去した後、図１８に示す
ように、半導体基板１上に、例えば低抵抗ポリシリコン
からなる導体膜１０をＣＶＤ法等によって堆積する。
により、図１７に示すように除去した後、図１８に示す
ように、半導体基板１上に、例えば低抵抗ポリシリコン
からなる導体膜１０をＣＶＤ法等によって堆積する。
【００９８】次いで、その導体膜１０をフォトリソグラ
フィ技術およびドライエッチング技術等によりパターニ
ングすることにより、図１９に示すように、第２浮遊ゲ
ート部４ｆｇ2 をパターン形成する。この第２浮遊ゲー
ト部４ｆｇ2 は、その端部がフィールド絶縁膜３の端部
上に形成される程度の大きさにパターン形成されてい
る。
フィ技術およびドライエッチング技術等によりパターニ
ングすることにより、図１９に示すように、第２浮遊ゲ
ート部４ｆｇ2 をパターン形成する。この第２浮遊ゲー
ト部４ｆｇ2 は、その端部がフィールド絶縁膜３の端部
上に形成される程度の大きさにパターン形成されてい
る。
【００９９】また、本実施の形態２においても、サイド
ウォール６の高さを第１浮遊ゲート部４ｆｇ1 の上面よ
りも高くしたことにより、第２浮遊ゲート部４ｆｇ2 の
上面中央には窪みが形成されている。これにより、第２
浮遊ゲート部４ｆｇ2 の上面の面積を、第２浮遊ゲート
部の上面が平坦な場合よりも増大させることが可能とな
っている。
ウォール６の高さを第１浮遊ゲート部４ｆｇ1 の上面よ
りも高くしたことにより、第２浮遊ゲート部４ｆｇ2 の
上面中央には窪みが形成されている。これにより、第２
浮遊ゲート部４ｆｇ2 の上面の面積を、第２浮遊ゲート
部の上面が平坦な場合よりも増大させることが可能とな
っている。
【０１００】続いて、図２０に示すように、半導体基板
１上に、例えばＳｉＯ2 ／窒化シリコン／ＳｉＯ2 ／窒
化シリコンをＣＶＤ法等によって下層から順に堆積する
ことにより、層間膜用の絶縁膜１１を形成する。
１上に、例えばＳｉＯ2 ／窒化シリコン／ＳｉＯ2 ／窒
化シリコンをＣＶＤ法等によって下層から順に堆積する
ことにより、層間膜用の絶縁膜１１を形成する。
【０１０１】その後、図２１に示すように、絶縁膜１１
上に、例えば低抵抗ポリシリコン、ＷＳｉ2 およびＳｉ
Ｏ2 等をＣＶＤ法等によって下層から順に堆積すること
により、制御ゲート形成膜１２を形成する。なお、この
シリサイドは、例えばＷＳｉ2 に限定されるものではな
く種々変更可能であり、例えばＭｏＳｉ2 等でも良い。
上に、例えば低抵抗ポリシリコン、ＷＳｉ2 およびＳｉ
Ｏ2 等をＣＶＤ法等によって下層から順に堆積すること
により、制御ゲート形成膜１２を形成する。なお、この
シリサイドは、例えばＷＳｉ2 に限定されるものではな
く種々変更可能であり、例えばＭｏＳｉ2 等でも良い。
【０１０２】次いで、その絶縁膜１１および制御ゲート
形成膜１２をフォトリソグラフィ技術およびドライエッ
チング技術等によってパターニングすることにより図１
３に示した制御ゲート４ｆｃｇおよび層間膜４Ｌｉを形
成する。
形成膜１２をフォトリソグラフィ技術およびドライエッ
チング技術等によってパターニングすることにより図１
３に示した制御ゲート４ｆｃｇおよび層間膜４Ｌｉを形
成する。
【０１０３】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜７をＣＶＤ法等によって堆積す
ることにより、制御ゲート４ｃｇを被覆する。
2 等からなる層間絶縁膜７をＣＶＤ法等によって堆積す
ることにより、制御ゲート４ｃｇを被覆する。
【０１０４】その後、通常の半導体集積回路装置の製造
プロセスによって配線層、表面保護膜およびその一部に
配線層の一部が露出するような開口部を形成した後、個
々の半導体チップに分割し、さらにダイボンド工程、ワ
イヤボンディング工程等を経て、個々の半導体チップを
パッケージに封止して半導体集積回路装置を製造する。
プロセスによって配線層、表面保護膜およびその一部に
配線層の一部が露出するような開口部を形成した後、個
々の半導体チップに分割し、さらにダイボンド工程、ワ
イヤボンディング工程等を経て、個々の半導体チップを
パッケージに封止して半導体集積回路装置を製造する。
【０１０５】このような本実施の形態２においては、前
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能となる。
記実施の形態１で得られた効果の他に以下の効果を得る
ことが可能となる。
【０１０６】(1).浮遊ゲート４ｆｇの両側の薄いフィー
ルド絶縁膜を無くした分、個々のメモリセル４の占有面
積を縮小することができるので、メモリ領域全体のサイ
ズを大幅に縮小することが可能となる。したがって、フ
ラッシュメモリ（ＥＥＰＲＯＭ）を有する半導体チップ
のサイズを縮小することが可能となる。
ルド絶縁膜を無くした分、個々のメモリセル４の占有面
積を縮小することができるので、メモリ領域全体のサイ
ズを大幅に縮小することが可能となる。したがって、フ
ラッシュメモリ（ＥＥＰＲＯＭ）を有する半導体チップ
のサイズを縮小することが可能となる。
【０１０７】(2).浮遊ゲート４ｆｇの両側の薄いフィー
ルド絶縁膜を無くし、かつ、半導体領域４ｄａ1,４ｄｂ
1 がソース・ドレイン領域および配線形成領域を兼ねる
ことにより、半導体集積回路装置の製造工程を前記実施
の形態１よりも少なくすることが可能となる。
ルド絶縁膜を無くし、かつ、半導体領域４ｄａ1,４ｄｂ
1 がソース・ドレイン領域および配線形成領域を兼ねる
ことにより、半導体集積回路装置の製造工程を前記実施
の形態１よりも少なくすることが可能となる。
【０１０８】(3).上記(2) により、半導体集積回路装置
の製造時間を短縮することが可能となる。
の製造時間を短縮することが可能となる。
【０１０９】(4).上記(2) により、半導体領域形成工程
および熱酸化処理工程等のような熱を伴う工程を削減す
ることができるので、半導体集積回路装置の歩留りおよ
び信頼性を向上させることが可能となる。
および熱酸化処理工程等のような熱を伴う工程を削減す
ることができるので、半導体集積回路装置の歩留りおよ
び信頼性を向上させることが可能となる。
【０１１０】（実施の形態３）図２２は本発明の他の実
施の形態である半導体集積回路装置の要部断面図、図２
３〜図３０は図２２の半導体集積回路装置の製造工程中
における要部断面図である。
施の形態である半導体集積回路装置の要部断面図、図２
３〜図３０は図２２の半導体集積回路装置の製造工程中
における要部断面図である。
【０１１１】本実施の形態３においては、図２２に示す
ように、第１浮遊ゲート部４ｆｇ1の厚さが前記実施の
形態１の場合よりも厚く形成され、かつ、サイドウォー
ル６の高さが第１浮遊ゲート部４ｆｇ1 の上面高さより
も低くなるように設定されている。これにより、第２浮
遊ゲート部４ｆｇ2 の上面の面積を増大させる構造とな
っている。
ように、第１浮遊ゲート部４ｆｇ1の厚さが前記実施の
形態１の場合よりも厚く形成され、かつ、サイドウォー
ル６の高さが第１浮遊ゲート部４ｆｇ1 の上面高さより
も低くなるように設定されている。これにより、第２浮
遊ゲート部４ｆｇ2 の上面の面積を増大させる構造とな
っている。
【０１１２】なお、サイドウォール６の断面形状は、前
記実施の形態１の場合と同じである。また、上部浮遊ゲ
ート部４ｆｇ2 は、下部浮遊ゲート部４ｆｇ1 の上面お
よび上部側面と接触され、その接触部を通じて電気的に
接続されている。
記実施の形態１の場合と同じである。また、上部浮遊ゲ
ート部４ｆｇ2 は、下部浮遊ゲート部４ｆｇ1 の上面お
よび上部側面と接触され、その接触部を通じて電気的に
接続されている。
【０１１３】次に、本実施の形態３の半導体集積回路装
置の製造方法を図２３〜図３０によって説明する。
置の製造方法を図２３〜図３０によって説明する。
【０１１４】図２３は本実施の形態３の半導体集積回路
装置の製造工程中におけるメモリセル形成領域の断面図
である。半導体基板１は、例えばｐ形のＳｉ単結晶から
なり、その上層部にはｐウエル２ｐが形成されている。
装置の製造工程中におけるメモリセル形成領域の断面図
である。半導体基板１は、例えばｐ形のＳｉ単結晶から
なり、その上層部にはｐウエル２ｐが形成されている。
【０１１５】このｐウエル２ｐには、例えばｐ形不純物
のホウ素等が導入されている。このｐウエル２ｐの上層
部には、例えばＳｉＯ2 等からなるフィールド絶縁膜３
がＬＯＣＯＳ酸化法等によって形成されている。
のホウ素等が導入されている。このｐウエル２ｐの上層
部には、例えばＳｉＯ2 等からなるフィールド絶縁膜３
がＬＯＣＯＳ酸化法等によって形成されている。
【０１１６】このフィールド絶縁膜３に囲まれた領域に
おいて半導体基板１の上面には、例えばＳｉＯ2 等から
なるトンネル絶縁膜４Ｔｉが形成されている。このよう
な半導体基板１上には、第１浮遊ゲート部４ｆｇ1(図２
２参照）を形成するための導体膜８が形成されている。
おいて半導体基板１の上面には、例えばＳｉＯ2 等から
なるトンネル絶縁膜４Ｔｉが形成されている。このよう
な半導体基板１上には、第１浮遊ゲート部４ｆｇ1(図２
２参照）を形成するための導体膜８が形成されている。
【０１１７】この導体膜８は、例えば低抵抗ポリシリコ
ンからなり、前記実施の形態１の場合よりも厚く形成さ
れている。この導体膜８の上面には、例えば窒化シリコ
ン等からなる絶縁膜９がＣＶＤ法等によって堆積されて
いる。この絶縁膜９は、第１浮遊ゲート部４ｆｇ1(図２
２参照）がその後の工程において酸化されるのを抑制す
る機能を有している。
ンからなり、前記実施の形態１の場合よりも厚く形成さ
れている。この導体膜８の上面には、例えば窒化シリコ
ン等からなる絶縁膜９がＣＶＤ法等によって堆積されて
いる。この絶縁膜９は、第１浮遊ゲート部４ｆｇ1(図２
２参照）がその後の工程において酸化されるのを抑制す
る機能を有している。
【０１１８】このような導体膜８および絶縁膜９をフォ
トリソグラフィ技術およびドライエッチング技術等によ
りパターニングすることにより、図２４に示すように、
トンネル絶縁膜４Ｔｉ上に、第１浮遊ゲート部４ｆｇ1
を形成するとともに、キャップ絶縁膜９ａを形成する。
トリソグラフィ技術およびドライエッチング技術等によ
りパターニングすることにより、図２４に示すように、
トンネル絶縁膜４Ｔｉ上に、第１浮遊ゲート部４ｆｇ1
を形成するとともに、キャップ絶縁膜９ａを形成する。
【０１１９】続いて、この第１浮遊ゲート部４ｆｇ1 お
よびキャップ絶縁膜９ａをイオン注入マスクとして、半
導体基板１に対して、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入した後、半導体基板１
に対して熱処理を施すことにより、半導体基板１の上層
部において第１浮遊ゲート部４ｆｇ1 の両側にソース・
ドレイン用の半導体領域４ｄａ1,４ｄｂ1 を形成する。
よびキャップ絶縁膜９ａをイオン注入マスクとして、半
導体基板１に対して、例えばｎ形不純物のリンまたはＡ
ｓをイオン注入法等によって導入した後、半導体基板１
に対して熱処理を施すことにより、半導体基板１の上層
部において第１浮遊ゲート部４ｆｇ1 の両側にソース・
ドレイン用の半導体領域４ｄａ1,４ｄｂ1 を形成する。
【０１２０】その後、半導体基板１上に、例えばＳｉＯ
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図２５に示
すように、第１浮遊ゲート部４ｆｇ1 およびキャップ絶
縁膜９ａの側面にサイドウォール６を形成する。本実施
の形態３においては、サイドウォール６の高さが、第１
浮遊ゲート部４ｆｇ1 の上面高さよりも低くなるように
形成されている。また、その断面形状は略円弧形状に形
成されている。
2 等からなる絶縁膜をＣＶＤ法等によって堆積した後、
その絶縁膜をエッチバックすることにより、図２５に示
すように、第１浮遊ゲート部４ｆｇ1 およびキャップ絶
縁膜９ａの側面にサイドウォール６を形成する。本実施
の形態３においては、サイドウォール６の高さが、第１
浮遊ゲート部４ｆｇ1 の上面高さよりも低くなるように
形成されている。また、その断面形状は略円弧形状に形
成されている。
【０１２１】次いで、第１浮遊ゲート部４ｆｇ1 、キャ
ップ絶縁膜９ａおよびサイドウォール６をイオン注入マ
スクとして、半導体基板１に対して、例えばｎ形不純物
のリンまたはＡｓをイオン注入法等によって導入した
後、半導体基板１に対して熱処理を施すことにより、半
導体基板１の上層部において第１浮遊ゲート部４ｆｇ1
の両側に配線領域用の半導体領域４ｄａ2,４ｄｂ2 を形
成する。
ップ絶縁膜９ａおよびサイドウォール６をイオン注入マ
スクとして、半導体基板１に対して、例えばｎ形不純物
のリンまたはＡｓをイオン注入法等によって導入した
後、半導体基板１に対して熱処理を施すことにより、半
導体基板１の上層部において第１浮遊ゲート部４ｆｇ1
の両側に配線領域用の半導体領域４ｄａ2,４ｄｂ2 を形
成する。
【０１２２】続いて、半導体基板１に対して熱酸化処理
を施すことにより、図２６に示すように、半導体領域４
ｄａ, ４ｄｂ上に、例えばＳｉＯ2 等からなる薄いフィ
ールド絶縁膜５を形成する。このフィールド絶縁膜５
は、半導体領域４ｄａ, ４ｄｂと第２浮遊ゲート部４ｆ
ｇ2(図２２参照）とを電気的に分離するための機能およ
び第２浮遊ゲート部４ｆｇ2 の上面の面積を増大させる
機能を有している。なお、この熱酸化処理の際、サイド
ウォール６は、第１浮遊ゲート部４ｆｇ1 の端部が酸化
されるのを抑制する役割を果たしている。
を施すことにより、図２６に示すように、半導体領域４
ｄａ, ４ｄｂ上に、例えばＳｉＯ2 等からなる薄いフィ
ールド絶縁膜５を形成する。このフィールド絶縁膜５
は、半導体領域４ｄａ, ４ｄｂと第２浮遊ゲート部４ｆ
ｇ2(図２２参照）とを電気的に分離するための機能およ
び第２浮遊ゲート部４ｆｇ2 の上面の面積を増大させる
機能を有している。なお、この熱酸化処理の際、サイド
ウォール６は、第１浮遊ゲート部４ｆｇ1 の端部が酸化
されるのを抑制する役割を果たしている。
【０１２３】その後、キャップ絶縁膜９ａを熱リン酸等
により、図２７に示すように除去した後、図２８に示す
ように、半導体基板１上に、例えば低抵抗ポリシリコン
からなる導体膜１０をＣＶＤ法等によって堆積する。
により、図２７に示すように除去した後、図２８に示す
ように、半導体基板１上に、例えば低抵抗ポリシリコン
からなる導体膜１０をＣＶＤ法等によって堆積する。
【０１２４】次いで、その導体膜１０をフォトリソグラ
フィ技術およびドライエッチング技術等によりパターニ
ングすることにより、図２９に示すように、第２浮遊ゲ
ート部４ｆｇ2 をパターン形成する。第２浮遊ゲート部
４ｆｇ2 は、第１浮遊ゲート部４ｆｇ1 、サイドウォー
ル６および薄いフィールド絶縁膜５の上面を覆うように
パターン形成されている。
フィ技術およびドライエッチング技術等によりパターニ
ングすることにより、図２９に示すように、第２浮遊ゲ
ート部４ｆｇ2 をパターン形成する。第２浮遊ゲート部
４ｆｇ2 は、第１浮遊ゲート部４ｆｇ1 、サイドウォー
ル６および薄いフィールド絶縁膜５の上面を覆うように
パターン形成されている。
【０１２５】また、本実施の形態３においては、サイド
ウォール６の高さを第１浮遊ゲート部４ｆｇ1 の上面よ
りも低くしたことにより、第２浮遊ゲート部４ｆｇ2 の
上面の面積を増大させることが可能となっている。
ウォール６の高さを第１浮遊ゲート部４ｆｇ1 の上面よ
りも低くしたことにより、第２浮遊ゲート部４ｆｇ2 の
上面の面積を増大させることが可能となっている。
【０１２６】続いて、図３０に示すように、半導体基板
１上に、例えばＳｉＯ2 ／窒化シリコン／ＳｉＯ2 ／窒
化シリコンをＣＶＤ法等によって下層から順に堆積する
ことにより、層間膜用の絶縁膜１１を形成する。
１上に、例えばＳｉＯ2 ／窒化シリコン／ＳｉＯ2 ／窒
化シリコンをＣＶＤ法等によって下層から順に堆積する
ことにより、層間膜用の絶縁膜１１を形成する。
【０１２７】その後、絶縁膜１１上に、例えば低抵抗ポ
リシリコン、ＷＳｉ2 およびＳｉＯ2 等をＣＶＤ法等に
よって下層から順に堆積することにより、制御ゲート形
成膜を形成する。なお、このシリサイドは、例えばＷＳ
ｉ2 に限定されるものではなく種々変更可能であり、例
えばＭｏＳｉ2 等でも良い。
リシリコン、ＷＳｉ2 およびＳｉＯ2 等をＣＶＤ法等に
よって下層から順に堆積することにより、制御ゲート形
成膜を形成する。なお、このシリサイドは、例えばＷＳ
ｉ2 に限定されるものではなく種々変更可能であり、例
えばＭｏＳｉ2 等でも良い。
【０１２８】次いで、その絶縁膜１１および制御ゲート
形成膜をフォトリソグラフィ技術およびドライエッチン
グ技術等によってパターニングすることにより図２２に
示した制御ゲート４ｆｃｇおよび層間膜４Ｌｉを形成す
る。
形成膜をフォトリソグラフィ技術およびドライエッチン
グ技術等によってパターニングすることにより図２２に
示した制御ゲート４ｆｃｇおよび層間膜４Ｌｉを形成す
る。
【０１２９】続いて、半導体基板１上に、例えばＳｉＯ
2 等からなる層間絶縁膜７をＣＶＤ法等によって堆積す
ることにより、制御ゲート４ｃｇを被覆する。
2 等からなる層間絶縁膜７をＣＶＤ法等によって堆積す
ることにより、制御ゲート４ｃｇを被覆する。
【０１３０】その後、通常の半導体集積回路装置の製造
プロセスによって配線層、表面保護膜およびその一部に
配線層の一部が露出するような開口部を形成した後、個
々の半導体チップに分割し、さらにダイボンド工程、ワ
イヤボンディング工程等を経て、個々の半導体チップを
パッケージに封止して半導体集積回路装置を製造する。
プロセスによって配線層、表面保護膜およびその一部に
配線層の一部が露出するような開口部を形成した後、個
々の半導体チップに分割し、さらにダイボンド工程、ワ
イヤボンディング工程等を経て、個々の半導体チップを
パッケージに封止して半導体集積回路装置を製造する。
【０１３１】このような本実施の形態３によれば、第１
浮遊ゲート部４ｆｇ1 の上面高さを前期実施の形態１の
場合よりも高くし、かつ、その高さよりもサイドウォー
ル６の高さを低くしたことにより、第２浮遊ゲート部４
ｆｇ2 の表面の面積を増大させることができるので、前
期実施の形態１と同様の効果を得ることが可能となる。
浮遊ゲート部４ｆｇ1 の上面高さを前期実施の形態１の
場合よりも高くし、かつ、その高さよりもサイドウォー
ル６の高さを低くしたことにより、第２浮遊ゲート部４
ｆｇ2 の表面の面積を増大させることができるので、前
期実施の形態１と同様の効果を得ることが可能となる。
【０１３２】（実施の形態４）図３１は本発明の他の実
施の形態である半導体集積回路装置の平面図である。
施の形態である半導体集積回路装置の平面図である。
【０１３３】本実施の形態４においては、本発明を、前
記実施の形態１〜３のいずれかのフラッシュメモリ（Ｅ
ＥＰＲＯＭ）を半導体チップに有するワンチップのマイ
クロコンピュータ（以下、単にワンチップマイコンとい
う）に適用した場合を説明する。このワンチップマイコ
ン１３の平面図を図３１に示す。
記実施の形態１〜３のいずれかのフラッシュメモリ（Ｅ
ＥＰＲＯＭ）を半導体チップに有するワンチップのマイ
クロコンピュータ（以下、単にワンチップマイコンとい
う）に適用した場合を説明する。このワンチップマイコ
ン１３の平面図を図３１に示す。
【０１３４】ワンチップマイコン１３は、１つの半導体
チップ１Ｃ内に、中央演算処理部ＣＰＵ（Cemtral Proc
essor Unit）を中心として、メモリＭと、割込みコント
ローラＩＮＴＣ（Interrupt Controller）と、入出力ポ
ートＩ／Ｏと、タイマＴと、アナログ・デジタル変換器
Ａ／Ｄ等のような各種の周辺回路等とを有している。
チップ１Ｃ内に、中央演算処理部ＣＰＵ（Cemtral Proc
essor Unit）を中心として、メモリＭと、割込みコント
ローラＩＮＴＣ（Interrupt Controller）と、入出力ポ
ートＩ／Ｏと、タイマＴと、アナログ・デジタル変換器
Ａ／Ｄ等のような各種の周辺回路等とを有している。
【０１３５】ワンチップマイコン１３の中央演算処理部
ＣＰＵは、演算処理を行い、かつ、ワンチップマイコン
１３の全体の動作を制御する回路である。メモリＭは、
プログラムを記憶する回路であり、前記実施の形態１〜
３のいずれかのフラッシュメモリ（ＥＥＰＲＯＭ）等が
用いられている。
ＣＰＵは、演算処理を行い、かつ、ワンチップマイコン
１３の全体の動作を制御する回路である。メモリＭは、
プログラムを記憶する回路であり、前記実施の形態１〜
３のいずれかのフラッシュメモリ（ＥＥＰＲＯＭ）等が
用いられている。
【０１３６】割込みコントローラＩＮＴＣは、プログラ
ムの実行途中で他のプログラムを実行する回路である。
入出力ポートＩ／Ｏは、外部の周辺機器との接続を行
い、データの読み込みおよび演算結果等の外部への伝達
等を行う回路である。
ムの実行途中で他のプログラムを実行する回路である。
入出力ポートＩ／Ｏは、外部の周辺機器との接続を行
い、データの読み込みおよび演算結果等の外部への伝達
等を行う回路である。
【０１３７】タイマＴは、各動作の同期を取るためのタ
イミング信号を発生したり、時間経過を測定したりする
ための回路である。アナログ・デジタル変換器Ａ／Ｄ
は、アナログ信号とデジタル信号との変換を行う回路で
ある。
イミング信号を発生したり、時間経過を測定したりする
ための回路である。アナログ・デジタル変換器Ａ／Ｄ
は、アナログ信号とデジタル信号との変換を行う回路で
ある。
【０１３８】このような本実施の形態４によれば、前記
実施の形態１で得られた効果を得ることが可能となる。
特に、メモリＭの占有面積を小さくできるので、半導体
チップのサイズの小形化を推進することができる。ま
た、半導体チップ内に配置可能な集積回路素子の集積度
を向上させることができるので、ワンチップマイコンの
性能向上を推進することが可能となる。
実施の形態１で得られた効果を得ることが可能となる。
特に、メモリＭの占有面積を小さくできるので、半導体
チップのサイズの小形化を推進することができる。ま
た、半導体チップ内に配置可能な集積回路素子の集積度
を向上させることができるので、ワンチップマイコンの
性能向上を推進することが可能となる。
【０１３９】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。
【０１４０】例えば前記実施の形態１〜４においては、
サイドウォールの断面形状を略円弧形状とした場合につ
いて説明したが、これに限定されるものではなく、例え
ば図３２に示すように、サイドウォール６の断面形状を
略長方形としても良い。このようにすることにより、第
２浮遊ゲート部４ｆｇ2 の上面の面積を前期実施の形態
１〜３の場合よりも増大させることができる。
サイドウォールの断面形状を略円弧形状とした場合につ
いて説明したが、これに限定されるものではなく、例え
ば図３２に示すように、サイドウォール６の断面形状を
略長方形としても良い。このようにすることにより、第
２浮遊ゲート部４ｆｇ2 の上面の面積を前期実施の形態
１〜３の場合よりも増大させることができる。
【０１４１】また、前記実施の形態１〜４においては、
ＡＮＤ形のフラッシュメモリ（ＥＥＰＲＯＭ）に適用し
た場合について説明したが、これに限定されるものでは
なく種々変更可能であり、例えばＮＡＮＤ形、ＮＯＲ形
またはＮＯＲ形のビット線をメインとサブとに階層化し
た、いわゆるＤＩＮＯＲ形のフラッシュメモリ（ＥＥＰ
ＲＯＭ）に適用しても良い。
ＡＮＤ形のフラッシュメモリ（ＥＥＰＲＯＭ）に適用し
た場合について説明したが、これに限定されるものでは
なく種々変更可能であり、例えばＮＡＮＤ形、ＮＯＲ形
またはＮＯＲ形のビット線をメインとサブとに階層化し
た、いわゆるＤＩＮＯＲ形のフラッシュメモリ（ＥＥＰ
ＲＯＭ）に適用しても良い。
【０１４２】また、前記実施の形態１〜３においては、
制御ゲートを低抵抗ポリシリコン膜とシリサイド膜との
積層構造とした場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えば制御ゲー
トを白金の単体膜で形成しても良い。
制御ゲートを低抵抗ポリシリコン膜とシリサイド膜との
積層構造とした場合について説明したが、これに限定さ
れるものではなく種々変更可能であり、例えば制御ゲー
トを白金の単体膜で形成しても良い。
【０１４３】また、前記実施の形態３においては、浮遊
ゲートの両側に薄いフィールド絶縁膜を設けた場合につ
いて説明したが、前記実施の形態３の場合も前記実施の
形態２と同様に薄いフィールド絶縁膜を無くした構造と
することもできる。この場合、前記実施の形態２と同様
にメモリセルサイズを縮小することが可能となる。
ゲートの両側に薄いフィールド絶縁膜を設けた場合につ
いて説明したが、前記実施の形態３の場合も前記実施の
形態２と同様に薄いフィールド絶縁膜を無くした構造と
することもできる。この場合、前記実施の形態２と同様
にメモリセルサイズを縮小することが可能となる。
【０１４４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるフラッ
シュメモリ（ＥＥＰＲＯＭ）に適用した場合について説
明したが、それに限定されるものではなく、例えば通常
の２層ゲートＭＯＳ・ＦＥＴ構造のＥＥＰＲＯＭまたは
紫外線によりプラグラム内容を消去する二層ゲートＭＯ
Ｓ・ＦＥＴ構造のＥＰＲＯＭ（Erasable Programmable
ROM)等に適用できる。
なされた発明をその背景となった利用分野であるフラッ
シュメモリ（ＥＥＰＲＯＭ）に適用した場合について説
明したが、それに限定されるものではなく、例えば通常
の２層ゲートＭＯＳ・ＦＥＴ構造のＥＥＰＲＯＭまたは
紫外線によりプラグラム内容を消去する二層ゲートＭＯ
Ｓ・ＦＥＴ構造のＥＰＲＯＭ（Erasable Programmable
ROM)等に適用できる。
【０１４５】
【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。
【０１４６】(1).本発明の半導体集積回路装置によれ
ば、第１の浮遊ゲート部の高さと、その側面の側壁絶縁
膜の高さとが異なる構造としたことにより、第２の浮遊
ゲート部における層間膜形成面の面積を第１の浮遊ゲー
ト部と側壁絶縁膜との高さの違いによる段差により増大
させることができるので、不揮発性メモリセル自体の面
積を増やしたり、層間膜を薄膜化したりすることなく、
不揮発性メモリセルの浮遊ゲートと制御ゲートとの全体
容量を増大させることができ、トンネル絶縁膜と層間膜
とで形成される容量結合比を改善することが可能とな
る。
ば、第１の浮遊ゲート部の高さと、その側面の側壁絶縁
膜の高さとが異なる構造としたことにより、第２の浮遊
ゲート部における層間膜形成面の面積を第１の浮遊ゲー
ト部と側壁絶縁膜との高さの違いによる段差により増大
させることができるので、不揮発性メモリセル自体の面
積を増やしたり、層間膜を薄膜化したりすることなく、
不揮発性メモリセルの浮遊ゲートと制御ゲートとの全体
容量を増大させることができ、トンネル絶縁膜と層間膜
とで形成される容量結合比を改善することが可能とな
る。
【０１４７】(2).上記(1) により、不揮発性メモリセル
自体の面積を増やしたり、層間膜を薄膜化したりするこ
となく、不揮発性メモリセルを有する半導体集積回路装
置の動作電圧を低下させることが可能となる。
自体の面積を増やしたり、層間膜を薄膜化したりするこ
となく、不揮発性メモリセルを有する半導体集積回路装
置の動作電圧を低下させることが可能となる。
【０１４８】(3).上記(2) により、半導体集積回路装置
のトンネル絶縁膜や周辺回路に印加される電圧を下げる
ことができるので、不揮発性メモリセルおよび周辺回路
素子の劣化や破壊を抑制することができる。したがっ
て、不揮発性メモリセルを有する半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。
のトンネル絶縁膜や周辺回路に印加される電圧を下げる
ことができるので、不揮発性メモリセルおよび周辺回路
素子の劣化や破壊を抑制することができる。したがっ
て、不揮発性メモリセルを有する半導体集積回路装置の
歩留りおよび信頼性を向上させることが可能となる。
【０１４９】(4).上記(1) により、不揮発性メモリセル
の層間膜を薄くする必要がないので、厚めに形成するこ
とができる。また、その層間膜の形成プロセス上の負担
を軽減することができるので、層間膜の膜質を向上させ
ることが可能となる。このため、層間膜の耐圧を確保す
ることができるので、層間膜の信頼性を向上させること
ができる。したがって、不揮発性メモリセルを有する半
導体集積回路装置の歩留りおよび信頼性を向上させるこ
とが可能となる。
の層間膜を薄くする必要がないので、厚めに形成するこ
とができる。また、その層間膜の形成プロセス上の負担
を軽減することができるので、層間膜の膜質を向上させ
ることが可能となる。このため、層間膜の耐圧を確保す
ることができるので、層間膜の信頼性を向上させること
ができる。したがって、不揮発性メモリセルを有する半
導体集積回路装置の歩留りおよび信頼性を向上させるこ
とが可能となる。
【図１】本発明の一実施の形態である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図２】図１の半導体集積回路装置の動作を説明するた
めの説明図である。
めの説明図である。
【図３】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図４】図１の半導体集積回路装置の図３に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図５】図１の半導体集積回路装置の図４に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図６】図１の半導体集積回路装置の図５に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図７】図１の半導体集積回路装置の図６に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図８】図１の半導体集積回路装置の図７に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図９】図１の半導体集積回路装置の図８に続く製造工
程中における要部断面図である。
程中における要部断面図である。
【図１０】図１の半導体集積回路装置の図９に続く製造
工程中における要部断面図である。
工程中における要部断面図である。
【図１１】図１の半導体集積回路装置の図１０に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１２】図１の半導体集積回路装置の図１１に続く製
造工程中における要部断面図である。
造工程中における要部断面図である。
【図１３】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図１４】図１３の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図１５】図１３の半導体集積回路装置の図１４に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１６】図１３の半導体集積回路装置の図１５に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１７】図１３の半導体集積回路装置の図１６に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１８】図１３の半導体集積回路装置の図１７に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図１９】図１３の半導体集積回路装置の図１８に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２０】図１３の半導体集積回路装置の図１９に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２１】図１３の半導体集積回路装置の図２０に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２２】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
【図２３】図２２の半導体集積回路装置の製造工程中に
おける要部断面図である。
おける要部断面図である。
【図２４】図２２の半導体集積回路装置の図２３に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２５】図２２の半導体集積回路装置の図２４に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２６】図２２の半導体集積回路装置の図２５に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２７】図２２の半導体集積回路装置の図２６に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２８】図２２の半導体集積回路装置の図２７に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図２９】図２２の半導体集積回路装置の図２８に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図３０】図２２の半導体集積回路装置の図２９に続く
製造工程中における要部断面図である。
製造工程中における要部断面図である。
【図３１】本発明の他の実施の形態である半導体集積回
路装置の平面図である。
路装置の平面図である。
【図３２】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。
路装置の要部断面図である。
１ 半導体基板 ２ｐ ｐウエル ３ フィールド絶縁膜 ４ メモリセル（不揮発性メモリセル） ４ｄａ 半導体領域 ４ｄａ1,４ｄａ2 半導体領域 ４ｄｂ 半導体領域 ４ｄｂ1,４ｄｂ2 半導体領域 ４Ｔｉ トンネル絶縁膜 ４ｆｇ 浮遊ゲート ４ｆｇ1 下部浮遊ゲート部（第１の浮遊ゲート部） ４ｆｇ2 上部浮遊ゲート部（第２の浮遊ゲート部） ４Ｌｉ 層間膜 ４ｃｇ 制御ゲート ５ 薄いフィールド絶縁膜 ６ サイドウォール（側壁絶縁膜） ７ 層間絶縁膜 ８ 導体膜 ９ 絶縁膜 ９ａ キャップ絶縁膜 １０ 導体膜 １１ 絶縁膜 １２ 制御ゲート形成膜 １３ ワンチップのマイクロコンピュータ（半導体集積
回路装置） Ｓ ソース電極 Ｄ ドレイン電極 Ｇ ゲート電極 ＣＰＵ 中央演算処理部 ＩＮＴＣ 割込みコントローラ Ａ／Ｄ アナログ・デジタル変換器 Ｉ／Ｏ 入出力ポート Ｍ メモリ Ｔ タイマ
回路装置） Ｓ ソース電極 Ｄ ドレイン電極 Ｇ ゲート電極 ＣＰＵ 中央演算処理部 ＩＮＴＣ 割込みコントローラ Ａ／Ｄ アナログ・デジタル変換器 Ｉ／Ｏ 入出力ポート Ｍ メモリ Ｔ タイマ
Claims (8)
- 【請求項１】 半導体基板上に形成されたトンネル絶縁
膜と、その上層に形成された浮遊ゲートと、その上層に
層間膜を介して形成された制御ゲートとにより構成され
る複数個の不揮発性メモリセルを備える半導体集積回路
装置であって、 前記浮遊ゲートは、前記トンネル絶縁膜上に形成された
第１の浮遊ゲート部と、前記第１の浮遊ゲート部に一部
が接触された状態で前記第１の浮遊ゲート部およびその
側面に形成された側壁絶縁膜を被覆するように設けられ
た第２の浮遊ゲート部とからなり、 前記第１の浮遊ゲート部の高さと、前記側壁絶縁膜の高
さとが異なる構造としたことを特徴とする半導体集積回
路装置。 - 【請求項２】 請求項１記載の半導体集積回路装置にお
いて、前記第１の浮遊ゲート部の高さを、前記側壁絶縁
膜の高さよりも低くしたことを特徴とする半導体集積回
路装置。 - 【請求項３】 請求項１記載の半導体集積回路装置にお
いて、前記第１の浮遊ゲート部の高さを、前記側壁絶縁
膜の高さよりも高くしたことを特徴とする半導体集積回
路装置。 - 【請求項４】 請求項１、２または３記載の半導体集積
回路装置において、前記複数の不揮発性メモリセルの回
路構成が、ＡＮＤ形、ＮＯＲ形、ＮＡＮＤ形またはＤＩ
ＮＯＲ形であることを特徴とする半導体集積回路装置。 - 【請求項５】 請求項１、２、３または４記載の半導体
集積回路装置において、前記半導体基板上の複数個の不
揮発性メモリセルで構成される不揮発性メモリセル群の
データを一括して消去する機能を有することを特徴とす
る半導体集積回路装置。 - 【請求項６】 請求項１、２、３、４または５記載の半
導体集積回路装置において、前記半導体基板上に中央演
算処理部を有するマイクロコンピュータを構成したこと
を特徴とする半導体集積回路装置。 - 【請求項７】 半導体基板上に形成されたトンネル絶縁
膜と、その上層に形成された浮遊ゲートと、その上層に
層間膜を介して形成された制御ゲートとにより構成され
る複数個の不揮発性メモリセルを備える半導体集積回路
装置の製造方法であって、 前記半導体基板上に前記トンネル絶縁膜を形成する工程
と、 前記トンネル絶縁膜上に第１の浮遊ゲート部形成用の導
体膜を堆積する工程と、 前記導体膜上に絶縁膜を堆積する工程と、 前記導体膜および絶縁膜をパターニングすることによ
り、第１の浮遊ゲート部およびキャップ絶縁膜を形成す
る工程と、 前記第１の浮遊ゲート部およびキャップ絶縁膜を形成し
た後、前記半導体基板上に絶縁膜を堆積した後、その絶
縁膜をエッチバックすることにより、前記第１の浮遊ゲ
ート部および前記キャップ絶縁膜の側面に、前記第１の
浮遊ゲート部の上面高さよりも高い側壁絶縁膜を形成す
る工程と、 前記側壁絶縁膜を形成した後、前記キャップ絶縁膜を除
去する工程と、 前記キャップ絶縁膜を除去した後、前記半導体基板上に
第２の浮遊ゲート部形成用の導体膜を堆積する工程と、 前記第２の浮遊ゲート部形成用の導体膜をパターニング
することにより、前記浮遊ゲートを形成する工程と、 前記浮遊ゲート上に前記層間膜を形成した後、その層間
膜上に前記制御ゲート形成用の導体膜を堆積する工程
と、 前記制御ゲート形成用の導体膜および層間膜をパターニ
ングする工程とを有することを特徴とする半導体集積回
路装置の製造方法。 - 【請求項８】 半導体基板上に形成されたトンネル絶縁
膜と、その上層に形成された浮遊ゲートと、その上層に
層間膜を介して形成された制御ゲートとにより構成され
る複数個の不揮発性メモリセルを備える半導体集積回路
装置の製造方法であって、 前記半導体基板上に前記トンネル絶縁膜を形成する工程
と、 前記トンネル絶縁膜上に第１の浮遊ゲート部形成用の導
体膜を堆積する工程と、 前記導体膜上に絶縁膜を堆積する工程と、 前記導体膜および絶縁膜をパターニングすることによ
り、第１の浮遊ゲート部およびキャップ絶縁膜を形成す
る工程と、 前記第１の浮遊ゲート部およびキャップ絶縁膜を形成し
た後、前記半導体基板上に絶縁膜を堆積した後、その絶
縁膜をエッチバックすることにより、前記第１の浮遊ゲ
ート部の側面に、その第１の浮遊ゲート部の高さよりも
低く形成された側壁絶縁膜を形成する工程と、 前記側壁絶縁膜を形成した後、前記キャップ絶縁膜を除
去する工程と、 前記キャップ絶縁膜を除去した後、前記半導体基板上に
第２の浮遊ゲート部形成用の導体膜を堆積する工程と、 前記第２の浮遊ゲート部形成用の導体膜をパターニング
することにより、前記浮遊ゲートを形成する工程と、 前記浮遊ゲート上に前記層間膜を形成した後、その層間
膜上に前記制御ゲート形成用の導体膜を堆積する工程
と、 前記制御ゲート形成用の導体膜および層間膜をパターニ
ングする工程とを有することを特徴とする半導体集積回
路装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147930A JPH10335501A (ja) | 1997-06-05 | 1997-06-05 | 半導体集積回路装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9147930A JPH10335501A (ja) | 1997-06-05 | 1997-06-05 | 半導体集積回路装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335501A true JPH10335501A (ja) | 1998-12-18 |
Family
ID=15441295
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9147930A Pending JPH10335501A (ja) | 1997-06-05 | 1997-06-05 | 半導体集積回路装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10335501A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313966A (ja) * | 2001-04-16 | 2002-10-25 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子とその製造方法 |
| KR100943482B1 (ko) | 2002-12-30 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 플래시메모리 셀을 갖는 반도체소자의 제조방법 |
-
1997
- 1997-06-05 JP JP9147930A patent/JPH10335501A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002313966A (ja) * | 2001-04-16 | 2002-10-25 | Yasuo Tarui | トランジスタ型強誘電体不揮発性記憶素子とその製造方法 |
| KR100943482B1 (ko) | 2002-12-30 | 2010-02-22 | 동부일렉트로닉스 주식회사 | 플래시메모리 셀을 갖는 반도체소자의 제조방법 |
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