JP3131872B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Non-Volatile Memory (AREA)
- Local Oxidation Of Silicon (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【0001】
【発明の属する技術分野】この発明は、半導体装置、特
に耐圧構造が異なるトランジスタを複数含む半導体装置
に関する。
に耐圧構造が異なるトランジスタを複数含む半導体装置
に関する。
【0002】
【従来の技術】周辺回路をCMOSで構成するEPRO
MやEEPROMなどにおいては、メモリセルにはnチ
ャネルMOSトランジスタが用いられるのが一般的であ
る。この場合電気的にデータの消去が行われないEPR
OMのメモリセルはメモリトランジスタ1個で構成され
るが、電気的にデータの消去が行われる高耐圧のEEP
ROMのメモリセルはメモリトランジスタと選択(ワー
ドともいう)トランジスタが結合された状態で使用さ
れ、いずれのトランジスタもnチャネルの高耐圧用トラ
ンジスタが必要である。
MやEEPROMなどにおいては、メモリセルにはnチ
ャネルMOSトランジスタが用いられるのが一般的であ
る。この場合電気的にデータの消去が行われないEPR
OMのメモリセルはメモリトランジスタ1個で構成され
るが、電気的にデータの消去が行われる高耐圧のEEP
ROMのメモリセルはメモリトランジスタと選択(ワー
ドともいう)トランジスタが結合された状態で使用さ
れ、いずれのトランジスタもnチャネルの高耐圧用トラ
ンジスタが必要である。
【0003】一方、CMOS回路のうちのpチャネルM
OS型の高耐圧用トランジスタは電圧変換回路用などと
して一部しか使用されないので、メモリセル用のnチャ
ネルの高耐圧用トランジスタほどの個数を必要としない
ものである。
OS型の高耐圧用トランジスタは電圧変換回路用などと
して一部しか使用されないので、メモリセル用のnチャ
ネルの高耐圧用トランジスタほどの個数を必要としない
ものである。
【0004】そして、とくにEEPROMの場合にはメ
モリセルはメモリトランジスタを形成するFAMOS型
のnチャネルトランジスタと選択用n型MOSトランジ
スタとがメモリトランジスタのドレインと選択用トラン
ジスタのソースとの共通n型拡散領域で結合された状態
で構成されている。また、上記FAMOS型nチャネル
トランジスタはデータが書き込まれるフローティングゲ
ートの外にコントロールゲートが設けられた多層ゲート
構造をもって形成されている。
モリセルはメモリトランジスタを形成するFAMOS型
のnチャネルトランジスタと選択用n型MOSトランジ
スタとがメモリトランジスタのドレインと選択用トラン
ジスタのソースとの共通n型拡散領域で結合された状態
で構成されている。また、上記FAMOS型nチャネル
トランジスタはデータが書き込まれるフローティングゲ
ートの外にコントロールゲートが設けられた多層ゲート
構造をもって形成されている。
【0005】以上のようなこの発明に関連する従来技術
を代表する文献として下記に示す刊行物がある。
を代表する文献として下記に示す刊行物がある。
【0006】刊行物1;特公昭58ー6237号公報 刊行物2;特開昭59ー151469号公報 刊行物3;特開昭61ー154078号公報 以上の文献のうち、刊行物1はFAMOS型の2層ゲー
ト構造で、電気的に書き換え可能な不揮発性半導体記憶
装置用のメモリセルに関するものであり、刊行物2は基
板上に形成した厚い絶縁膜や、基板を選択酸化して基板
の表面の一部を厚い絶縁膜にした部分の下に、ソース領
域及びドレイン領域のうち外部引き出し配線の接してい
る部分の不純物濃度よりも薄いオフセット領域を設けた
トランジスタ(以下これらを総称してLOCOS・オフ
セット型トランジスタと略す)による高耐圧用MOSF
ETにより良く適合する保護回路素子の新規な構造を開
示するものであり、刊行物3はマスクを利用するレジス
トパターンやゲート電極の端部に形成した側壁等を用い
て、いわゆるLDD構造のようにソース領域及びドレイ
ン領域に濃度差を持つ構成のうちのチャンネル領域に近
い濃度の薄い領域をオフセット領域として設けるトラン
ジスタ(以下これらを総称してマスクト・オフセット型
トランジスタと略す)の高耐圧用MOSFETに関して
開示されたものである。
ト構造で、電気的に書き換え可能な不揮発性半導体記憶
装置用のメモリセルに関するものであり、刊行物2は基
板上に形成した厚い絶縁膜や、基板を選択酸化して基板
の表面の一部を厚い絶縁膜にした部分の下に、ソース領
域及びドレイン領域のうち外部引き出し配線の接してい
る部分の不純物濃度よりも薄いオフセット領域を設けた
トランジスタ(以下これらを総称してLOCOS・オフ
セット型トランジスタと略す)による高耐圧用MOSF
ETにより良く適合する保護回路素子の新規な構造を開
示するものであり、刊行物3はマスクを利用するレジス
トパターンやゲート電極の端部に形成した側壁等を用い
て、いわゆるLDD構造のようにソース領域及びドレイ
ン領域に濃度差を持つ構成のうちのチャンネル領域に近
い濃度の薄い領域をオフセット領域として設けるトラン
ジスタ(以下これらを総称してマスクト・オフセット型
トランジスタと略す)の高耐圧用MOSFETに関して
開示されたものである。
【0007】
【発明が解決しようとする課題】上記のような従来の半
導体装置すなわち不揮発性メモリセルを有する半導体記
憶装置においては、pチャネル及びnチャネル・マスク
ト・オフセット型トランジスタとpチャネル及びnチャ
ネルLOCOS・オフセット型トランジスタの2つのタ
イプのトランジスタはそれぞれ個別に製造されて、pチ
ャネル及びnチャネルトランジスタとも全てがマスクト
・オフセット型トランジスタから構成されているか、ま
たは全てがLOCOS・オフセット型トランジスタから
構成されている半導体装置があった。
導体装置すなわち不揮発性メモリセルを有する半導体記
憶装置においては、pチャネル及びnチャネル・マスク
ト・オフセット型トランジスタとpチャネル及びnチャ
ネルLOCOS・オフセット型トランジスタの2つのタ
イプのトランジスタはそれぞれ個別に製造されて、pチ
ャネル及びnチャネルトランジスタとも全てがマスクト
・オフセット型トランジスタから構成されているか、ま
たは全てがLOCOS・オフセット型トランジスタから
構成されている半導体装置があった。
【0008】上記の2つのタイプのトランジスタの特徴
を挙げて説明すると、まず、マスクト・オフセット型ト
ランジスタは面積が小さく、微細化(高集積化)に有利
な反面、オフセット領域形成のためにマスクまたは特別
な工程を必要とし、かつ低濃度(例えばp− またはn
− )拡散領域を形成するための工程を必要とするなど
の不利な点を持っている。これに対してLOCOS・オ
フセット型トランジスタはオフセット領域上に厚い酸化
膜の部分を設ける必要があるため面積が大となり微細化
には不利ではあるが、低濃度(例えばp− またはn−
)領域を形成する場合専用のマスクやその製造工程が
不要となるなどの利点を有している。
を挙げて説明すると、まず、マスクト・オフセット型ト
ランジスタは面積が小さく、微細化(高集積化)に有利
な反面、オフセット領域形成のためにマスクまたは特別
な工程を必要とし、かつ低濃度(例えばp− またはn
− )拡散領域を形成するための工程を必要とするなど
の不利な点を持っている。これに対してLOCOS・オ
フセット型トランジスタはオフセット領域上に厚い酸化
膜の部分を設ける必要があるため面積が大となり微細化
には不利ではあるが、低濃度(例えばp− またはn−
)領域を形成する場合専用のマスクやその製造工程が
不要となるなどの利点を有している。
【0009】したがって、上記の長所・短所を考慮し
て、nチャネル・pチャネルの両方のトランジスタとも
に高耐圧を必要とする場合多数必要とするトランジスタ
をマスクト・オフセット型トランジスタとして、少数し
か必要とされないトランジスタをLOCOS・オフセッ
ト型トランジスタとして同一基板上に適宜配置して形成
する構造とその製造方法の開発が要望されていた。
て、nチャネル・pチャネルの両方のトランジスタとも
に高耐圧を必要とする場合多数必要とするトランジスタ
をマスクト・オフセット型トランジスタとして、少数し
か必要とされないトランジスタをLOCOS・オフセッ
ト型トランジスタとして同一基板上に適宜配置して形成
する構造とその製造方法の開発が要望されていた。
【0010】この発明は上記の問題点を解消するために
なされたもので、微細化、マスクの少数化などの製造工
程簡略化の面から総合して最適なCMOSタイプの半導
体記憶装置用のIC装置の構成とその製造方法を提供す
ることを目的とするものである。
なされたもので、微細化、マスクの少数化などの製造工
程簡略化の面から総合して最適なCMOSタイプの半導
体記憶装置用のIC装置の構成とその製造方法を提供す
ることを目的とするものである。
【0011】
【課題を解決するための手段】本発明の半導体装置は、
マスクト・オフセット型のトランジスタと、ゲート絶縁
膜の端部にLOCOS膜を有するLOCOS・オフセット型
のトランジスタと、前記LOCOS膜と同工程で形成さ
れた素子分離用LOCOS膜と、を有することを特徴と
する。さらに、前記マスクト・オフセット型のトランジ
スタと前記LOCOS・オフセット型のトランジスタと
が異なる導電型のトランジスタであることを特徴とす
る。さらに、前記マスクト・オフセット型のトランジス
タおよびLOCOS・オフセット型のトランジスタはそ
れぞれ複数個あって、前記マスクト・オフセット型のト
ランジスタの数が前記LOCOS・オフセット型のトラ
ンジスタの数よりも多いことを特徴とする。
マスクト・オフセット型のトランジスタと、ゲート絶縁
膜の端部にLOCOS膜を有するLOCOS・オフセット型
のトランジスタと、前記LOCOS膜と同工程で形成さ
れた素子分離用LOCOS膜と、を有することを特徴と
する。さらに、前記マスクト・オフセット型のトランジ
スタと前記LOCOS・オフセット型のトランジスタと
が異なる導電型のトランジスタであることを特徴とす
る。さらに、前記マスクト・オフセット型のトランジス
タおよびLOCOS・オフセット型のトランジスタはそ
れぞれ複数個あって、前記マスクト・オフセット型のト
ランジスタの数が前記LOCOS・オフセット型のトラ
ンジスタの数よりも多いことを特徴とする。
【0012】
【0013】
【作用】本発明では、LOCOS型オフセットトランジ
スタのLOCOS膜と素子分離用のLOCOS膜とを同
一の工程で形成するので、製造工程簡略化を考慮しつ
つ、耐圧構造の異なるマスクト・オフセット型のトラン
ジスタとLOCOS・オフセット型のトランジスタとを
同一の半導体基板に設けることができる。
スタのLOCOS膜と素子分離用のLOCOS膜とを同
一の工程で形成するので、製造工程簡略化を考慮しつ
つ、耐圧構造の異なるマスクト・オフセット型のトラン
ジスタとLOCOS・オフセット型のトランジスタとを
同一の半導体基板に設けることができる。
【0014】
実施例1;図1はこの発明の一実施例を示す高耐圧用C
MOSトランジスタの構成を説明する要部断面模式図で
ある。このCMOSトランジスタはnチャネル型のマス
クト・オフセットMOSトランジスタQn(以下Qnと
いう)とpチャネル型のLOCOS・オフセットMOS
トランジスタQp(以下Qpという)からなる高耐圧用
CMOSであり、QnpはLOCOSによる素子分離領
域である。
MOSトランジスタの構成を説明する要部断面模式図で
ある。このCMOSトランジスタはnチャネル型のマス
クト・オフセットMOSトランジスタQn(以下Qnと
いう)とpチャネル型のLOCOS・オフセットMOS
トランジスタQp(以下Qpという)からなる高耐圧用
CMOSであり、QnpはLOCOSによる素子分離領
域である。
【0015】Qpは第1導電形のp型半導体基板10上
に選択的に形成されたLOCOS酸化膜11と、その下
側に形成されたn+ 型チャネル・ストッパ領域12と
からなる素子分離領域に囲まれた第2導電型のnウエル
13の領域に形成される。また、14はゲート酸化膜で
あり、このゲート酸化膜14の周囲には小面積のLOC
OS酸化膜15が形成されており、このLOCOS酸化
膜15に連続するゲート酸化膜15の上部に多結晶シリ
コン層からなるゲート電極16が形成されている。さら
に、17はLOCOS酸化膜15の下に設けられたp−
型チャネル・ストッパ領域、18はソース/ドレイン
領域のp+ 型拡散層であり、この構成によって、p−
型チャネル・ストッパ領域17をオフセットとするL
OCOS・オフセット構造のQpが形成される。
に選択的に形成されたLOCOS酸化膜11と、その下
側に形成されたn+ 型チャネル・ストッパ領域12と
からなる素子分離領域に囲まれた第2導電型のnウエル
13の領域に形成される。また、14はゲート酸化膜で
あり、このゲート酸化膜14の周囲には小面積のLOC
OS酸化膜15が形成されており、このLOCOS酸化
膜15に連続するゲート酸化膜15の上部に多結晶シリ
コン層からなるゲート電極16が形成されている。さら
に、17はLOCOS酸化膜15の下に設けられたp−
型チャネル・ストッパ領域、18はソース/ドレイン
領域のp+ 型拡散層であり、この構成によって、p−
型チャネル・ストッパ領域17をオフセットとするL
OCOS・オフセット構造のQpが形成される。
【0016】一方、QnはLOCOS酸化膜11と、こ
のLOCOS酸化膜11の下側に設けたp− 型チャネ
ル・ストッパ領域19とによって形成される素子分離領
域内に形成される。すなわち、ゲート電極20はゲート
酸化膜14上に形成され、ゲート酸化膜14の下側には
n− 型オフセット領域21に接続して設けられたソー
ス/ドレイン領域のn+ 型拡散層22,22aとによ
ってマスクト・オフセット型のQnがQpと同一基板上
に構成されている。
のLOCOS酸化膜11の下側に設けたp− 型チャネ
ル・ストッパ領域19とによって形成される素子分離領
域内に形成される。すなわち、ゲート電極20はゲート
酸化膜14上に形成され、ゲート酸化膜14の下側には
n− 型オフセット領域21に接続して設けられたソー
ス/ドレイン領域のn+ 型拡散層22,22aとによ
ってマスクト・オフセット型のQnがQpと同一基板上
に構成されている。
【0017】また、23は酸化膜又はPSG(BPSG
を含む)膜による層間絶縁膜であり、24,24aはQ
nのソース/ドレイン領域引き出し用のAl配線膜、2
5,25aはQpのソース/ドレイン領域引き出し用の
Al配線膜である。
を含む)膜による層間絶縁膜であり、24,24aはQ
nのソース/ドレイン領域引き出し用のAl配線膜、2
5,25aはQpのソース/ドレイン領域引き出し用の
Al配線膜である。
【0018】以上が、この発明によるQpとQnとから
なる高耐圧用CMOSトランジスタの構成であるが、そ
の動作等については周知であるので、説明は省略する。
なる高耐圧用CMOSトランジスタの構成であるが、そ
の動作等については周知であるので、説明は省略する。
【0019】実施例2;図2(a),(b),(c)は
この発明の他の実施例を示す高耐圧nチャネルトランジ
スタをメモリセルに用いたEEPROM用のメモリセル
の部分のトランジスタの模式説明図である。このメモリ
セルはメモリトランジスタと選択用トランジスタとから
なり、図2(a)は平面模式図、図2(b)は(a)の
LーL’断面模式図、図2(c)は等価回路図である。
この発明の他の実施例を示す高耐圧nチャネルトランジ
スタをメモリセルに用いたEEPROM用のメモリセル
の部分のトランジスタの模式説明図である。このメモリ
セルはメモリトランジスタと選択用トランジスタとから
なり、図2(a)は平面模式図、図2(b)は(a)の
LーL’断面模式図、図2(c)は等価回路図である。
【0020】このように、本実施例の特徴としてメモリ
セルにnチャネルトランジスタを用いて、周辺回路にp
チャネルトランジスタとnチャネルトランジスタとを用
いる高耐圧用のEEPROMは、多数用いるnチャネル
トランジスタをマスクト・オフセット型とし、少数しか
用いないpチャネルトランジスタをLOCOS・オフセ
ット型とする。そして、以下にマスクト・オフセット型
のnチャネルトランジスタをメモリセルに用いた例を記
載する。
セルにnチャネルトランジスタを用いて、周辺回路にp
チャネルトランジスタとnチャネルトランジスタとを用
いる高耐圧用のEEPROMは、多数用いるnチャネル
トランジスタをマスクト・オフセット型とし、少数しか
用いないpチャネルトランジスタをLOCOS・オフセ
ット型とする。そして、以下にマスクト・オフセット型
のnチャネルトランジスタをメモリセルに用いた例を記
載する。
【0021】図2(c)の等価回路図において、ドレイ
ンA、ゲートB、ソース/ドレインCで示される部分は
nチャネルの選択用トランジスタ(Qwとする)であ
り、ソース/ドレインC、ソースD、フローティングゲ
ートG、コントロールゲートF及びソース/ドレインの
フィールド部Eで示される部分がFAMOS構造のメモ
リトランジスタ(Qmとする)であり、2つのトランジ
スタQwとQmは共通のソース/ドレインCで図のよう
に結合されて構成されている。図2(a),(b),
(c)に示した符号A〜G及びQw,Qmはそれぞれ
(a),(b),(c)各図間で対応するように同一符
号で示している。このメモリセルの他の特徴とする所は
後述するように多結晶シリコン1層タイプの高耐圧用E
EPROMのメモリ構造を有する所にある。
ンA、ゲートB、ソース/ドレインCで示される部分は
nチャネルの選択用トランジスタ(Qwとする)であ
り、ソース/ドレインC、ソースD、フローティングゲ
ートG、コントロールゲートF及びソース/ドレインの
フィールド部Eで示される部分がFAMOS構造のメモ
リトランジスタ(Qmとする)であり、2つのトランジ
スタQwとQmは共通のソース/ドレインCで図のよう
に結合されて構成されている。図2(a),(b),
(c)に示した符号A〜G及びQw,Qmはそれぞれ
(a),(b),(c)各図間で対応するように同一符
号で示している。このメモリセルの他の特徴とする所は
後述するように多結晶シリコン1層タイプの高耐圧用E
EPROMのメモリ構造を有する所にある。
【0022】以下、このメモリセルのトランジスタの構
成をおもに図2(b)の断面図によって説明する。
成をおもに図2(b)の断面図によって説明する。
【0023】111はp型半導体基板110上に形成さ
れたLOCOS酸化膜(フィールド酸化膜ともいう)で
あり、素子分離領域を形成しているが、このLOCOS
酸化膜111の下側には図示しないp型チャネルストッ
パ領域が形成されている。
れたLOCOS酸化膜(フィールド酸化膜ともいう)で
あり、素子分離領域を形成しているが、このLOCOS
酸化膜111の下側には図示しないp型チャネルストッ
パ領域が形成されている。
【0024】Qwはn+ 型拡散層のドレイン(A)1
22a、多結晶シリコン層のゲート電極(B)120、
n+ 型拡散層のソース(C)122からなり、n−
型のオフセット領域121とソース/ドレイン領域12
2,122aで形成されるnチャネルのオフセット型の
高耐圧トランジスタである。これは機能的には選択トラ
ンジスタ又はワードトランジスタと呼ばれている。
22a、多結晶シリコン層のゲート電極(B)120、
n+ 型拡散層のソース(C)122からなり、n−
型のオフセット領域121とソース/ドレイン領域12
2,122aで形成されるnチャネルのオフセット型の
高耐圧トランジスタである。これは機能的には選択トラ
ンジスタ又はワードトランジスタと呼ばれている。
【0025】QwにつづくQmの部分はn+ 型拡散層
のソース122b、ソース/ドレイン領域122、n−
型オフセット領域121、多結晶シリコン層のゲート
電極120aからなる片側オフセット型のnチャネル高
耐圧トランジスタである。このトランジスタQmはFA
MOS構造であり以下説明するフローティングゲート部
Gを含む構成で形成されるメモリトランジスタである。
のソース122b、ソース/ドレイン領域122、n−
型オフセット領域121、多結晶シリコン層のゲート
電極120aからなる片側オフセット型のnチャネル高
耐圧トランジスタである。このトランジスタQmはFA
MOS構造であり以下説明するフローティングゲート部
Gを含む構成で形成されるメモリトランジスタである。
【0026】Gで示した部分はフローティングゲートの
部分であり、Chはチャネル領域、Fはn+ 型拡散層
130が形成するコントロールゲートであり、Eはn+
型拡散層126が形成するトンネル領域である。この
構造は、従来の一般的なEEPROMのコントロールゲ
ートがフローティングゲート上に設けられる2層構造の
多結晶シリコン層で形成されているのに対して、多結晶
シリコン層1層の構成であり、コントロールゲートは基
板110に形成されたn+ 型拡散層130で形成した
ものである。なお、123は層間絶縁層、124,12
4aはそれぞれ中間絶縁層123を開口して形成したソ
ース/ドレイン領域122b,122a引き出し用のA
l配線層である。
部分であり、Chはチャネル領域、Fはn+ 型拡散層
130が形成するコントロールゲートであり、Eはn+
型拡散層126が形成するトンネル領域である。この
構造は、従来の一般的なEEPROMのコントロールゲ
ートがフローティングゲート上に設けられる2層構造の
多結晶シリコン層で形成されているのに対して、多結晶
シリコン層1層の構成であり、コントロールゲートは基
板110に形成されたn+ 型拡散層130で形成した
ものである。なお、123は層間絶縁層、124,12
4aはそれぞれ中間絶縁層123を開口して形成したソ
ース/ドレイン領域122b,122a引き出し用のA
l配線層である。
【0027】このように、メモリセルに用いるための多
数必要となるnチャネルトランジスタにマスクト・オフ
セット型トランジスタを用いて、周辺回路の一部にしか
用いない少数のpチャネルトランジスタに図1のQpの
ようなLOCOS・オフセット型トランジスタを用いる
ことにより、微細化と工程の簡略とを達成し、最適化さ
れたEEPROMを提供できる効果がある。
数必要となるnチャネルトランジスタにマスクト・オフ
セット型トランジスタを用いて、周辺回路の一部にしか
用いない少数のpチャネルトランジスタに図1のQpの
ようなLOCOS・オフセット型トランジスタを用いる
ことにより、微細化と工程の簡略とを達成し、最適化さ
れたEEPROMを提供できる効果がある。
【0028】以上の実施例の構成において、他の特徴で
ある多結晶1層タイプのメモリセルの基本的なメカニズ
ムを以下説明する。まず、データの書き込み/消去はト
ンネル領域126とコントロールゲート130間に10
数V〜20V程度の電圧を加えることにより、フローテ
ィングゲート120aとトンネル領域126間の薄いト
ンネル酸化膜127(厚さ100Å)に、10MV/c
m以上程度の電界をかける。そうすると、よく知られた
ファウラーノルドハイム(Fowler−Nordheim)トンネ
リングによって、トンネル酸化膜127を介してフロー
ティングゲート120aに電子の注入および放出を行
い、注入時は消去、放出時は書き込みが電気的に行われ
る。
ある多結晶1層タイプのメモリセルの基本的なメカニズ
ムを以下説明する。まず、データの書き込み/消去はト
ンネル領域126とコントロールゲート130間に10
数V〜20V程度の電圧を加えることにより、フローテ
ィングゲート120aとトンネル領域126間の薄いト
ンネル酸化膜127(厚さ100Å)に、10MV/c
m以上程度の電界をかける。そうすると、よく知られた
ファウラーノルドハイム(Fowler−Nordheim)トンネ
リングによって、トンネル酸化膜127を介してフロー
ティングゲート120aに電子の注入および放出を行
い、注入時は消去、放出時は書き込みが電気的に行われ
る。
【0029】すなわち、フローティングゲート120a
に電子が注入された場合はメモリトランジスタQmのし
きい値電圧は高くなり、逆に、電子が放出された場合は
しきい値電圧は下がる。したがって、電子の注入・放出
後のしきい値電圧の中間の電圧をコントロールゲートに
印加することにより、電子が注入されているとOFF、
電子が放出されているとONとなりメモリトランジスタ
のON・OFFの判別が可能となり、従来の2層ゲート
構造のFLOTOX(フローティングゲートトンネルオ
キサイド)と同様なEEPROMが達成される。
に電子が注入された場合はメモリトランジスタQmのし
きい値電圧は高くなり、逆に、電子が放出された場合は
しきい値電圧は下がる。したがって、電子の注入・放出
後のしきい値電圧の中間の電圧をコントロールゲートに
印加することにより、電子が注入されているとOFF、
電子が放出されているとONとなりメモリトランジスタ
のON・OFFの判別が可能となり、従来の2層ゲート
構造のFLOTOX(フローティングゲートトンネルオ
キサイド)と同様なEEPROMが達成される。
【0030】この場合、1層ゲート構造における利点は
多結晶シリコン層の層数低減によって段差が小さくなる
ことにあり、そのためステップカバレージが良くなるこ
とによるエレクトロマイグレーションなどの問題が減少
するので、集積度増大素子性能向上や歩留まりに対して
著しい効果を有するものである。
多結晶シリコン層の層数低減によって段差が小さくなる
ことにあり、そのためステップカバレージが良くなるこ
とによるエレクトロマイグレーションなどの問題が減少
するので、集積度増大素子性能向上や歩留まりに対して
著しい効果を有するものである。
【0031】実施例3;図3〜図5はこの発明のもう1
つの実施例を示す図1のような高耐圧用CMOSトラン
ジスタの製造方法を説明する製造工程図である。
つの実施例を示す図1のような高耐圧用CMOSトラン
ジスタの製造方法を説明する製造工程図である。
【0032】図3〜図5の模式断面による工程図順に、
工程と形成状態を説明する。なお、便宜上同一又は相当
部分の符号は図1の説明に用いたものと同一の符号を用
いた。
工程と形成状態を説明する。なお、便宜上同一又は相当
部分の符号は図1の説明に用いたものと同一の符号を用
いた。
【0033】(a)p型シリコン基板10上のnウエル
形成領域以外の部分に写真食刻法により1000℃のウ
エット酸化を行い厚さ約5000Åのシリコン酸化膜1
1aとnウエル部分に1000℃のドライ酸化による厚
さ約400Åのシリコン酸化膜14を形成したのち、シ
リコン酸化膜14を通して120keV,5×1012
cm−2の条件でP(リン)のイオン注入を行い、つい
で1160℃のO2 (酸素)を10%含むN2 (窒
素)雰囲気で13時間の処理を行いウエルのドライブイ
ンによるPの活性化を行った。
形成領域以外の部分に写真食刻法により1000℃のウ
エット酸化を行い厚さ約5000Åのシリコン酸化膜1
1aとnウエル部分に1000℃のドライ酸化による厚
さ約400Åのシリコン酸化膜14を形成したのち、シ
リコン酸化膜14を通して120keV,5×1012
cm−2の条件でP(リン)のイオン注入を行い、つい
で1160℃のO2 (酸素)を10%含むN2 (窒
素)雰囲気で13時間の処理を行いウエルのドライブイ
ンによるPの活性化を行った。
【0034】(b)前工程によりnウエル13を形成し
たのち、シリコン酸化膜11aと14を除去してから、
再び1000℃のドライ酸化により厚さ約400Åのシ
リコン酸化膜14を形成した。
たのち、シリコン酸化膜11aと14を除去してから、
再び1000℃のドライ酸化により厚さ約400Åのシ
リコン酸化膜14を形成した。
【0035】(C)全面にシリコン窒化膜を堆積したの
ち、写真食刻により素子形成領域にのみシリコン窒化膜
26を残し、さらにレジスト27を塗布し、写真食刻し
てp型ストッパ形成部分のレジスト開口を行ったのち、
35keV,3×1014cm−2の条件でB(ボロ
ン)のイオン注入を行い、ついでレジスト27を除去し
てから熱処理してpチャネル・ストッパ領域17,19
を形成した。
ち、写真食刻により素子形成領域にのみシリコン窒化膜
26を残し、さらにレジスト27を塗布し、写真食刻し
てp型ストッパ形成部分のレジスト開口を行ったのち、
35keV,3×1014cm−2の条件でB(ボロ
ン)のイオン注入を行い、ついでレジスト27を除去し
てから熱処理してpチャネル・ストッパ領域17,19
を形成した。
【0036】(d)レジスト27を塗布したのち、写真
食刻によりn型ストッパ部分の開口を行ったのち、80
keV,2×1013cmー2の条件でPのイオン注入
を行い、ついでレジスト27を除去したのち、熱処理を
行いn+型のチャネル・ストッパ領域12を形成した。
ついで、レジスト27を除去する。
食刻によりn型ストッパ部分の開口を行ったのち、80
keV,2×1013cmー2の条件でPのイオン注入
を行い、ついでレジスト27を除去したのち、熱処理を
行いn+型のチャネル・ストッパ領域12を形成した。
ついで、レジスト27を除去する。
【0037】(e)シリコン窒化膜26をマスクとし
て、950℃のウエット酸化により選択的なフィールド
酸化を行い厚さ約9000ÅのLOCOS酸化膜11及
び15を形成する。11は素子分離用、15はゲート電
極(この図に図示していない)のための高耐圧用のLO
COS酸化膜である。ついで、シリコン窒化膜26を除
去し、さらにシリコン酸化膜14も除去したのち110
0℃のドライ酸化により約600Å厚のゲート酸化膜1
4を形成する。さらに、レジストによる写真食刻により
NCD(nチャネル・ドープ)部分の開口を行ってPの
100keV,4×1011cm−2の条件でイオン注
入を行い、ついで写真食刻によりPCD(pチャネル・
ドープ)部分の開口を行い、Bの40keV,5×10
11cm−2の条件でのイオン注入を行い、デプレッシ
ョン形MOSの基礎領域を形成した(この部分は図示省
略)。
て、950℃のウエット酸化により選択的なフィールド
酸化を行い厚さ約9000ÅのLOCOS酸化膜11及
び15を形成する。11は素子分離用、15はゲート電
極(この図に図示していない)のための高耐圧用のLO
COS酸化膜である。ついで、シリコン窒化膜26を除
去し、さらにシリコン酸化膜14も除去したのち110
0℃のドライ酸化により約600Å厚のゲート酸化膜1
4を形成する。さらに、レジストによる写真食刻により
NCD(nチャネル・ドープ)部分の開口を行ってPの
100keV,4×1011cm−2の条件でイオン注
入を行い、ついで写真食刻によりPCD(pチャネル・
ドープ)部分の開口を行い、Bの40keV,5×10
11cm−2の条件でのイオン注入を行い、デプレッシ
ョン形MOSの基礎領域を形成した(この部分は図示省
略)。
【0038】(f)全面に約4000Åの厚さに多結晶
シリコン層を形成し、n+型になるようにP又はAs
(ヒ素)を拡散したのち、図示しないレジストを用いて
写真食刻により多結晶シリコンによるゲート電極16及
び20を形成する。ついで、830℃のウエット酸化に
よりゲート電極16及び20も覆うようにライト酸化膜
14aを形成する。
シリコン層を形成し、n+型になるようにP又はAs
(ヒ素)を拡散したのち、図示しないレジストを用いて
写真食刻により多結晶シリコンによるゲート電極16及
び20を形成する。ついで、830℃のウエット酸化に
よりゲート電極16及び20も覆うようにライト酸化膜
14aを形成する。
【0039】(g)写真食刻により、レジスト27を開
口し、ゲート電極20をマスクとしてnチャネル形成領
域に80kev,5×1012cm−2の条件でPのイ
オン打ち込みを行い、n− 型拡散層21を形成し、オ
フセット領域の下地を形成する。
口し、ゲート電極20をマスクとしてnチャネル形成領
域に80kev,5×1012cm−2の条件でPのイ
オン打ち込みを行い、n− 型拡散層21を形成し、オ
フセット領域の下地を形成する。
【0040】(h)写真食刻により、ゲート電極20を
覆うレジスト27aを塗布したのち、このレジスト27
aをマスクとして、80keV,4×1015cm−2
の条件でPのイオン打ち込みを行い、ついでレジスト2
7,27aを除去したのち熱処理を行ってソース/ドレ
イン領域のn+型拡散層22,22aを形成する。この
段階でnチャネルLDD構造の高耐圧用マスクト・オフ
セット型MOSトランジスタが形成される。
覆うレジスト27aを塗布したのち、このレジスト27
aをマスクとして、80keV,4×1015cm−2
の条件でPのイオン打ち込みを行い、ついでレジスト2
7,27aを除去したのち熱処理を行ってソース/ドレ
イン領域のn+型拡散層22,22aを形成する。この
段階でnチャネルLDD構造の高耐圧用マスクト・オフ
セット型MOSトランジスタが形成される。
【0041】(i)前工程で得られたnチャネルMOS
トランジスタの部分のみに写真食刻によりレジスト26
を塗布したのち、pチャネルMOSトランジスタ形成領
域のゲート電極16、LOCOS酸化膜11,16をマ
スクとして、35keV,2×1015cm−2の条件
でBのイオン打ち込みを行い、レジスト26を除去した
のち熱処理を行ってp+型拡散層18,18aを形成
し、ソース/ドレイン領域を形成する。この段階でpチ
ャネルLOCOS・オフセット構造の高耐圧用MOSト
ランジスタが形成される。
トランジスタの部分のみに写真食刻によりレジスト26
を塗布したのち、pチャネルMOSトランジスタ形成領
域のゲート電極16、LOCOS酸化膜11,16をマ
スクとして、35keV,2×1015cm−2の条件
でBのイオン打ち込みを行い、レジスト26を除去した
のち熱処理を行ってp+型拡散層18,18aを形成
し、ソース/ドレイン領域を形成する。この段階でpチ
ャネルLOCOS・オフセット構造の高耐圧用MOSト
ランジスタが形成される。
【0042】(j)全面に層間絶縁膜23である第2フ
ィールド領域用のPSG膜を堆積する。PSG膜はBP
SG膜であってもよく、シリコン酸化膜を用いてもよ
い。
ィールド領域用のPSG膜を堆積する。PSG膜はBP
SG膜であってもよく、シリコン酸化膜を用いてもよ
い。
【0043】(k)以後の工程は、通常の方法にしたが
って写真食刻によりソース/ドレイン引き出し用のコン
タクトホールを形成したのち、電極配線用のAl膜を堆
積してから写真食刻によるAl配線のパターニングを行
いAl配線膜24,24a,25,25aを形成するこ
とにより、図1の実施例と同様な高耐圧用CMOSが完
成する。
って写真食刻によりソース/ドレイン引き出し用のコン
タクトホールを形成したのち、電極配線用のAl膜を堆
積してから写真食刻によるAl配線のパターニングを行
いAl配線膜24,24a,25,25aを形成するこ
とにより、図1の実施例と同様な高耐圧用CMOSが完
成する。
【0044】なお、図1及び3図〜図5の実施例におい
ては、p型半導体基板上にnチャネルトランジスタとし
てマスクト・オフセットトランジスタとpチャネルトラ
ンジスタとしてLOCOS・オフセットトランジスタを
nウエル領域に形成する場合について説明したがn型基
板を用いてpウエル領域にnチャネルトランジスタを形
成して、もう1つのトランジスタをpチャネルトランジ
スタとするCMOSであってもよい。
ては、p型半導体基板上にnチャネルトランジスタとし
てマスクト・オフセットトランジスタとpチャネルトラ
ンジスタとしてLOCOS・オフセットトランジスタを
nウエル領域に形成する場合について説明したがn型基
板を用いてpウエル領域にnチャネルトランジスタを形
成して、もう1つのトランジスタをpチャネルトランジ
スタとするCMOSであってもよい。
【0045】しかしながら、pチャネルトランジスタも
マスクト・オフセット構造とするときは、図4(g)及
び(h)工程においてマスクを必要とするためpチャネ
ルトランジスタの方はLOCOS・オフセット構造とす
る方が好ましい。また、逆にnチャネルトランジスタを
LOCOS・オフセット構造とするときは図4(h)の
工程が不要となる利点があるが、メモリセル等の多数ト
ランジスタが必要な部分に用いるため面積的に集積度を
上げることはできないので微細化には不向きとなる。こ
れらの事柄を総合すると、EEPROMに適用する場合
は上記図1及び図3〜図5の実施例のようにする方が現
状では最適構成ということができる。
マスクト・オフセット構造とするときは、図4(g)及
び(h)工程においてマスクを必要とするためpチャネ
ルトランジスタの方はLOCOS・オフセット構造とす
る方が好ましい。また、逆にnチャネルトランジスタを
LOCOS・オフセット構造とするときは図4(h)の
工程が不要となる利点があるが、メモリセル等の多数ト
ランジスタが必要な部分に用いるため面積的に集積度を
上げることはできないので微細化には不向きとなる。こ
れらの事柄を総合すると、EEPROMに適用する場合
は上記図1及び図3〜図5の実施例のようにする方が現
状では最適構成ということができる。
【0046】つまり、メモリセルと周辺回路の一部に用
いられ、多数必要となるnチャネルトランジスタをマス
クト・オフセット型として、周辺回路の一部にしか用い
られず、少数のpチャネルトランジスタをLOCOS・
オフセット型としたEEPROMが最適構造なのであ
る。ただし、nチャネルトランジスタに比べてpチャネ
ルトランジスタの方が多数必要な時は上記と逆に、nチ
ャネルトランジスタにLOCOS・オフセット型、pチ
ャネルトランジスタにマスクト・オフセット型を用いれ
ばよい。
いられ、多数必要となるnチャネルトランジスタをマス
クト・オフセット型として、周辺回路の一部にしか用い
られず、少数のpチャネルトランジスタをLOCOS・
オフセット型としたEEPROMが最適構造なのであ
る。ただし、nチャネルトランジスタに比べてpチャネ
ルトランジスタの方が多数必要な時は上記と逆に、nチ
ャネルトランジスタにLOCOS・オフセット型、pチ
ャネルトランジスタにマスクト・オフセット型を用いれ
ばよい。
【0047】
【発明の効果】以上説明したように、本発明によれば、
製造工程簡略化を考慮しつつ、耐圧構造の異なるマスク
ト・オフセット型のトランジスタとLOCOS・オフセ
ット型のトランジスタとを同一の半導体基板に設けるこ
とができる。
製造工程簡略化を考慮しつつ、耐圧構造の異なるマスク
ト・オフセット型のトランジスタとLOCOS・オフセ
ット型のトランジスタとを同一の半導体基板に設けるこ
とができる。
【図1】この発明の一実施例を示す高耐圧用CMOSト
ランジスタの構成を説明する要部断面模式図。
ランジスタの構成を説明する要部断面模式図。
【図2】(a),(b),(c)はこの発明の他の実施
例を示す高耐圧nチャネルトランジスタを用いたEEP
ROMのメモリセル部分のトランジスタの模式説明図、
(a)は平面図、(b)は(a)のLーL’断面図、
(c)は等価回路図。
例を示す高耐圧nチャネルトランジスタを用いたEEP
ROMのメモリセル部分のトランジスタの模式説明図、
(a)は平面図、(b)は(a)のLーL’断面図、
(c)は等価回路図。
【図3】(a)〜(d)はこの発明のもう1つの実施例
を示す図1と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図。
を示す図1と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図。
【図4】(e)〜(h)はこの発明のもう1つの実施例
を示す図1と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図。
を示す図1と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図。
【図5】(i)〜(k)はこの発明のもう1つの実施例
を示す図1と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図である。
を示す図1と同様な高耐圧用CMOSトランジスタの製
造方法を説明する工程図である。
10,110 p型半導体(シリコン)基板。 11,15,111 LOCOS酸化膜。 12 n+型チャネル・ストッパ領域。 13 nウエル。 14 ゲート酸化膜。 16,20,120,120a ゲート電極。 17,19 p−型チャネル・ストッパ領域。 18,18a ソース/ドレイン領域のp+ 型拡散
層。 21 n−型オフセット領域。 22,22a、122,122a,122b ソース
/ドレイン領域のn+型拡散層。 23,123 層間絶縁膜。 24,24a,25,25a,124,124a A
l配線膜。 126 トンネル領域のn+型拡散層。 127 トンネル酸化膜。 130 コントロール・ゲートを形成するn+型拡散
層。
層。 21 n−型オフセット領域。 22,22a、122,122a,122b ソース
/ドレイン領域のn+型拡散層。 23,123 層間絶縁膜。 24,24a,25,25a,124,124a A
l配線膜。 126 トンネル領域のn+型拡散層。 127 トンネル酸化膜。 130 コントロール・ゲートを形成するn+型拡散
層。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 FI H01L 27/10 481 29/788 29/792 (58)調査した分野(Int.Cl.7,DB名) H01L 27/115 H01L 21/8238 H01L 21/8247 H01L 27/092 H01L 27/10 481 H01L 29/788 H01L 29/792
Claims (3)
- 【請求項1】マスクト・オフセット型のトランジスタ
と、 ゲート絶縁膜の端部にLOCOS膜を有するLOCOS
・オフセット型のトランジスタと、 前記LOCOS膜と同工程で形成された素子分離用LO
COS膜と、を有することを特徴とする半導体装置。 - 【請求項2】請求項1記載の半導体装置であって、前記
マスクト・オフセット型のトランジスタと前記LOCO
S・オフセット型のトランジスタとが異なる導電型のト
ランジスタであることを特徴とする半導体装置。 - 【請求項3】請求項1記載の半導体装置であって、前記
マスクト・オフセット型のトランジスタおよび前記LO
COS・オフセット型のトランジスタはそれぞれ複数個
あって、前記マスクト・オフセット型のトランジスタの
数が前記LOCOS・オフセット型のトランジスタの数
よりも多いことを特徴とする半導体装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP09196054A JP3131872B2 (ja) | 1988-05-25 | 1997-07-22 | 半導体装置及びその製造方法 |
JP2000175858A JP3392106B2 (ja) | 1988-05-25 | 2000-06-12 | 半導体装置 |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63125634A JP2705106B2 (ja) | 1988-05-25 | 1988-05-25 | 半導体装置の製造方法 |
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Publications (2)
Publication Number | Publication Date |
---|---|
JPH1065127A JPH1065127A (ja) | 1998-03-06 |
JP3131872B2 true JP3131872B2 (ja) | 2001-02-05 |
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Country | Link |
---|---|
JP (1) | JP3131872B2 (ja) |
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---|---|---|---|---|
JP2006228869A (ja) * | 2005-02-16 | 2006-08-31 | Seiko Epson Corp | 半導体記憶装置 |
-
1997
- 1997-07-22 JP JP09196054A patent/JP3131872B2/ja not_active Expired - Lifetime
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---|---|
JPH1065127A (ja) | 1998-03-06 |
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