JP3392106B2

JP3392106B2 - 半導体装置

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Publication number: JP3392106B2
Application number: JP2000175858A
Authority: JP
Inventors: 豊丸尾
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1988-05-25
Filing date: 2000-06-12
Publication date: 2003-03-31
Anticipated expiration: 2018-03-31
Also published as: JP2001007231A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体装置、とく
に高耐圧半導体装置に関し、さらには半導体記憶装置の
ＰＲＯＭやＥＰＲＯＭに代わる次世代の不揮発性メモリ
装置として開発されている高耐圧のＥＥＰＲＯＭに適用
して有用性の大きい半導体装置及びその製造方法に関す
るものである。

【０００２】

【従来の技術】周辺回路をＣＭＯＳで構成するＥＰＲＯ
ＭやＥＥＰＲＯＭなどにおいては、メモリセルにはｎチ
ャネルＭＯＳトランジスタが用いられるのが一般的であ
る。この場合電気的にデータの消去が行われないＥＰＲ
ＯＭのメモリセルはメモリトランジスタ１個で構成され
るが、電気的にデータの消去が行われる高耐圧のＥＥＰ
ＲＯＭのメモリセルはメモリトランジスタと選択（ワー
ドともいう）トランジスタが結合された状態で使用さ
れ、いずれのトランジスタもｎチャネルの高耐圧用トラ
ンジスタが必要である。

【０００３】一方、ＣＭＯＳ回路のうちのｐチャネルＭ
ＯＳ型の高耐圧用トランジスタは電圧変換回路用などと
して一部しか使用されないので、メモリセル用のｎチャ
ネルの高耐圧用トランジスタほどの個数を必要としない
ものである。

【０００４】そして、とくにＥＥＰＲＯＭの場合にはメ
モリセルはメモリトランジスタを形成するＦＡＭＯＳ型
のｎチャネルトランジスタと選択用ｎ型ＭＯＳトランジ
スタとがメモリトランジスタのドレインと選択用トラン
ジスタのソースとの共通ｎ型拡散領域で結合された状態
で構成されている。また、上記ＦＡＭＯＳ型ｎチャネル
トランジスタはデータが書き込まれるフローティングゲ
ートの外にコントロールゲートが設けられた多層ゲート
構造をもって形成されている。

【０００５】以上のようなこの発明に関連する従来技術
を代表する文献として下記に示す刊行物がある。

【０００６】刊行物１；特公昭５８ー６２３７号公報刊行物２；特開昭５９ー１５１４６９号公報刊行物３；特開昭６１ー１５４０７８号公報以上の文献のうち、刊行物１はＦＡＭＯＳ型の２層ゲー
ト構造で、電気的に書き換え可能な不揮発性半導体記憶
装置用のメモリセルに関するものであり、刊行物２は基
板上に形成した厚い絶縁膜や、基板を選択酸化して基板
の表面の一部を厚い絶縁膜にした部分の下に、ソース領
域及びドレイン領域のうち外部引き出し配線の接してい
る部分の不純物濃度よりも薄いオフセット領域を設けた
トランジスタ（以下これらを総称してＬＯＣＯＳ・オフ
セット型トランジスタと略す）による高耐圧用ＭＯＳＦ
ＥＴにより良く適合する保護回路素子の新規な構造を開
示するものであり、刊行物３はマスクを利用するレジス
トパターンやゲート電極の端部に形成した側壁等を用い
て、いわゆるＬＤＤ構造のようにソース領域及びドレイ
ン領域に濃度差を持つ構成のうちのチャンネル領域に近
い濃度の薄い領域をオフセット領域として設けるトラン
ジスタ（以下これらを総称してマスクト・オフセット型
トランジスタと略す）の高耐圧用ＭＯＳＦＥＴに関して
開示されたものである。

【０００７】

【発明が解決しようとする課題】上記のような従来の半
導体装置すなわち不揮発性メモリセルを有する半導体記
憶装置においては、ｐチャネル及びｎチャネル・マスク
ト・オフセット型トランジスタとｐチャネル及びｎチャ
ネルＬＯＣＯＳ・オフセット型トランジスタの２つのタ
イプのトランジスタはそれぞれ個別に製造されて、ｐチ
ャネル及びｎチャネルトランジスタとも全てがマスクト
・オフセット型トランジスタから構成されているか、ま
たは全てがＬＯＣＯＳ・オフセット型トランジスタから
構成されている半導体装置があった。

【０００８】上記の２つのタイプのトランジスタの特徴
を挙げて説明すると、まず、マスクト・オフセット型ト
ランジスタは面積が小さく、微細化（高集積化）に有利
な反面、オフセット領域形成のためにマスクまたは特別
な工程を必要とし、かつ低濃度（例えばｐ− またはｎ
− )拡散領域を形成するための工程を必要とするなど
の不利な点を持っている。これに対してＬＯＣＯＳ・オ
フセット型トランジスタはオフセット領域上に厚い酸化
膜の部分を設ける必要があるため面積が大となり微細化
には不利ではあるが、低濃度（例えばｐ− またはｎ−
)領域を形成する場合専用のマスクやその製造工程が
不要となるなどの利点を有している。

【０００９】したがって、上記の長所・短所を考慮し
て、ｎチャネル・ｐチャネルの両方のトランジスタとも
に高耐圧を必要とする場合多数必要とするトランジスタ
をマスクト・オフセット型トランジスタとして、少数し
か必要とされないトランジスタをＬＯＣＯＳ・オフセッ
ト型トランジスタとして同一基板上に適宜配置して形成
する構造とその製造方法の開発が要望されていた。

【００１０】この発明は上記の問題点を解消するために
なされたもので、微細化、マスクの少数化などの製造工
程簡略化の面から総合して最適なＣＭＯＳタイプの半導
体記憶装置用のＩＣ装置の構成とその製造方法を提供す
ることを目的とするものである。

【００１１】

【課題を解決するための手段】本発明の半導体装置は、
メモリセルを構成するｎチャネルマスクト・オフセット
型のトランジスタと、電圧変換回路用に使用されゲート
絶縁膜の端部にＬＯＣＯＳ膜を有するｐチャネルＬＯＣ
ＯＳ・オフセット型のトランジスタと、前記ＬＯＣＯＳ
膜と同工程で形成された素子分離用ＬＯＣＯＳ膜と、を
同一半導体基板上に有し、前記マスクト・オフセット型
のトランジスタおよび前記ＬＯＣＯＳ・オフセット型の
トランジスタはそれぞれ複数個あって、前記マスクト・
オフセット型のトランジスタの数が前記ＬＯＣＯＳ・オ
フセット型のトランジスタの数よりも多いことを特徴と
する。

【００１２】

【００１３】

【作用】本発明によれば、耐圧構造の異なるトランジス
タを有する半導体装置であって、マスクト・オフセット
型のトランジスタでメモリセルを構成したので微細化を
図ることができる。

【００１４】

【発明の実施の形態】実施例１；図１はこの発明の一実
施例を示す高耐圧用ＣＭＯＳトランジスタの構成を説明
する要部断面模式図である。このＣＭＯＳトランジスタ
はｎチャネル型のマスクト・オフセットＭＯＳトランジ
スタＱｎ（以下Ｑｎという）とｐチャネル型のＬＯＣＯ
Ｓ・オフセットＭＯＳトランジスタＱｐ（以下Ｑｐとい
う）からなる高耐圧用ＣＭＯＳであり、ＱｎｐはＬＯＣ
ＯＳによる素子分離領域である。

【００１５】Ｑｐは第１導電形のｐ型半導体基板１０上
に選択的に形成されたＬＯＣＯＳ酸化膜１１と、その下
側に形成されたｎ＋型チャネル・ストッパ領域１２と
からなる素子分離領域に囲まれた第２導電型のｎウエル
１３の領域に形成される。また、１４はゲート酸化膜で
あり、このゲート酸化膜１４の周囲には小面積のＬＯＣ
ＯＳ酸化膜１５が形成されており、このＬＯＣＯＳ酸化
膜１５に連続するゲート酸化膜１５の上部に多結晶シリ
コン層からなるゲート電極１６が形成されている。さら
に、１７はＬＯＣＯＳ酸化膜１５の下に設けられたｐ−
型チャネル・ストッパ領域、１８はソース／ドレイン
領域のｐ＋型拡散層であり、この構成によって、ｐ−
型チャネル・ストッパ領域１７をオフセットとするＬ
ＯＣＯＳ・オフセット構造のＱｐが形成される。

【００１６】一方、ＱｎはＬＯＣＯＳ酸化膜１１と、こ
のＬＯＣＯＳ酸化膜１１の下側に設けたｐ− 型チャネ
ル・ストッパ領域１９とによって形成される素子分離領
域内に形成される。すなわち、ゲート電極２０はゲート
酸化膜１４上に形成され、ゲート酸化膜１４の下側には
ｎ− 型オフセット領域２１に接続して設けられたソー
ス／ドレイン領域のｎ＋型拡散層２２，２２ａとによ
ってマスクト・オフセット型のＱｎがＱｐと同一基板上
に構成されている。

【００１７】また、２３は酸化膜又はＰＳＧ（ＢＰＳＧ
を含む）膜による層間絶縁膜であり、２４，２４ａはＱ
ｎのソース／ドレイン領域引き出し用のＡｌ配線膜、２
５，２５ａはＱｐのソース／ドレイン領域引き出し用の
Ａｌ配線膜である。

【００１８】以上が、この発明によるＱｐとＱｎとから
なる高耐圧用ＣＭＯＳトランジスタの構成であるが、そ
の動作等については周知であるので、説明は省略する。

【００１９】実施例２；図２（ａ），（ｂ），（ｃ）は
この発明の他の実施例を示す高耐圧ｎチャネルトランジ
スタをメモリセルに用いたＥＥＰＲＯＭ用のメモリセル
の部分のトランジスタの模式説明図である。このメモリ
セルはメモリトランジスタと選択用トランジスタとから
なり、図２（ａ）は平面模式図、図２（ｂ）は（ａ）の
ＬーＬ’断面模式図、図２（ｃ）は等価回路図である。

【００２０】このように、本実施例の特徴としてメモリ
セルにｎチャネルトランジスタを用いて、周辺回路にｐ
チャネルトランジスタとｎチャネルトランジスタとを用
いる高耐圧用のＥＥＰＲＯＭは、多数用いるｎチャネル
トランジスタをマスクト・オフセット型とし、少数しか
用いないｐチャネルトランジスタをＬＯＣＯＳ・オフセ
ット型とする。そして、以下にマスクト・オフセット型
のｎチャネルトランジスタをメモリセルに用いた例を記
載する。

【００２１】図２（ｃ）の等価回路図において、ドレイ
ンＡ、ゲートＢ、ソース／ドレインＣで示される部分は
ｎチャネルの選択用トランジスタ（Ｑｗとする）であ
り、ソース／ドレインＣ、ソースＤ、フローティングゲ
ートＧ、コントロールゲートＦ及びソース／ドレインの
フィールド部Ｅで示される部分がＦＡＭＯＳ構造のメモ
リトランジスタ（Ｑｍとする）であり、２つのトランジ
スタＱｗとＱｍは共通のソース／ドレインＣで図のよう
に結合されて構成されている。図２（ａ），（ｂ），
（ｃ）に示した符号Ａ〜Ｇ及びＱｗ，Ｑｍはそれぞれ
（ａ），（ｂ），（ｃ）各図間で対応するように同一符
号で示している。このメモリセルの他の特徴とする所は
後述するように多結晶シリコン１層タイプの高耐圧用Ｅ
ＥＰＲＯＭのメモリ構造を有する所にある。

【００２２】以下、このメモリセルのトランジスタの構
成をおもに図２（ｂ）の断面図によって説明する。

【００２３】１１１はｐ型半導体基板１１０上に形成さ
れたＬＯＣＯＳ酸化膜（フィールド酸化膜ともいう）で
あり、素子分離領域を形成しているが、このＬＯＣＯＳ
酸化膜１１１の下側には図示しないｐ型チャネルストッ
パ領域が形成されている。

【００２４】Ｑｗはｎ＋型拡散層のドレイン（Ａ）１
２２ａ、多結晶シリコン層のゲート電極（Ｂ）１２０、
ｎ＋型拡散層のソース（Ｃ）１２２からなり、ｎ−
型のオフセット領域１２１とソース／ドレイン領域１２
２，１２２ａで形成されるｎチャネルのオフセット型の
高耐圧トランジスタである。これは機能的には選択トラ
ンジスタ又はワードトランジスタと呼ばれている。

【００２５】ＱｗにつづくＱｍの部分はｎ＋型拡散層
のソース１２２ｂ、ソース／ドレイン領域１２２、ｎ−
型オフセット領域１２１、多結晶シリコン層のゲート
電極１２０ａからなる片側オフセット型のｎチャネル高
耐圧トランジスタである。このトランジスタＱｍはＦＡ
ＭＯＳ構造であり以下説明するフローティングゲート部
Ｇを含む構成で形成されるメモリトランジスタである。

【００２６】Ｇで示した部分はフローティングゲートの
部分であり、Ｃｈはチャネル領域、Ｆはｎ＋型拡散層
１３０が形成するコントロールゲートであり、Ｅはｎ＋
型拡散層１２６が形成するトンネル領域である。この
構造は、従来の一般的なＥＥＰＲＯＭのコントロールゲ
ートがフローティングゲート上に設けられる２層構造の
多結晶シリコン層で形成されているのに対して、多結晶
シリコン層１層の構成であり、コントロールゲートは基
板１１０に形成されたｎ＋型拡散層１３０で形成した
ものである。なお、１２３は層間絶縁層、１２４，１２
４ａはそれぞれ中間絶縁層１２３を開口して形成したソ
ース／ドレイン領域１２２ｂ，１２２ａ引き出し用のＡ
ｌ配線層である。

【００２７】このように、メモリセルに用いるための多
数必要となるｎチャネルトランジスタにマスクト・オフ
セット型トランジスタを用いて、周辺回路の一部にしか
用いない少数のｐチャネルトランジスタに図１のＱｐの
ようなＬＯＣＯＳ・オフセット型トランジスタを用いる
ことにより、微細化と工程の簡略とを達成し、最適化さ
れたＥＥＰＲＯＭを提供できる効果がある。

【００２８】以上の実施例の構成において、他の特徴で
ある多結晶１層タイプのメモリセルの基本的なメカニズ
ムを以下説明する。まず、データの書き込み／消去はト
ンネル領域１２６とコントロールゲート１３０間に１０
数Ｖ〜２０Ｖ程度の電圧を加えることにより、フローテ
ィングゲート１２０ａとトンネル領域１２６間の薄いト
ンネル酸化膜１２７（厚さ１００Å）に、１０ＭＶ／ｃ
ｍ以上程度の電界をかける。そうすると、よく知られた
ファウラーノルドハイム（Ｆowler−Ｎordheim）トンネ
リングによって、トンネル酸化膜１２７を介してフロー
ティングゲート１２０ａに電子の注入および放出を行
い、注入時は消去、放出時は書き込みが電気的に行われ
る。

【００２９】すなわち、フローティングゲート１２０ａ
に電子が注入された場合はメモリトランジスタＱｍのし
きい値電圧は高くなり、逆に、電子が放出された場合は
しきい値電圧は下がる。したがって、電子の注入・放出
後のしきい値電圧の中間の電圧をコントロールゲートに
印加することにより、電子が注入されているとＯＦＦ、
電子が放出されているとＯＮとなりメモリトランジスタ
のＯＮ・ＯＦＦの判別が可能となり、従来の２層ゲート
構造のＦＬＯＴＯＸ（フローティングゲートトンネルオ
キサイド）と同様なＥＥＰＲＯＭが達成される。

【００３０】この場合、１層ゲート構造における利点は
多結晶シリコン層の層数低減によって段差が小さくなる
ことにあり、そのためステップカバレージが良くなるこ
とによるエレクトロマイグレーションなどの問題が減少
するので、集積度増大素子性能向上や歩留まりに対して
著しい効果を有するものである。

【００３１】実施例３；図３〜図５はこの発明のもう１
つの実施例を示す図１のような高耐圧用ＣＭＯＳトラン
ジスタの製造方法を説明する製造工程図である。

【００３２】図３〜図５の模式断面による工程図順に、
工程と形成状態を説明する。なお、便宜上同一又は相当
部分の符号は図1の説明に用いたものと同一の符号を用
いた。

【００３３】（ａ）ｐ型シリコン基板１０上のｎウエル
形成領域以外の部分に写真食刻法により１０００℃のウ
エット酸化を行い厚さ約５０００Åのシリコン酸化膜１
１ａとｎウエル部分に１０００℃のドライ酸化による厚
さ約４００Åのシリコン酸化膜１４を形成したのち、シ
リコン酸化膜１４を通して１２０ｋｅＶ，５×１０¹²c
ｍ^-2の条件でＰ（リン）のイオン注入を行い、ついで１
１６０℃のＯ₂ (酸素）を１０％含むＮ₂ (窒素）雰囲
気で１３時間の処理を行いウエルのドライブインによる
Ｐの活性化を行った。

【００３４】（ｂ）前工程によりｎウエル１３を形成し
たのち、シリコン酸化膜１１ａと１４を除去してから、
再び１０００℃のドライ酸化により厚さ約４００Åのシ
リコン酸化膜１４を形成した。

【００３５】（Ｃ）全面にシリコン窒化膜を堆積したの
ち、写真食刻により素子形成領域にのみシリコン窒化膜
２６を残し、さらにレジスト２７を塗布し、写真食刻し
てｐ型ストッパ形成部分のレジスト開口を行ったのち、
３５ｋｅＶ，３×１０¹⁴cｍ^- ²の条件でＢ（ボロン）の
イオン注入を行い、ついでレジスト２７を除去してから
熱処理してｐチャネル・ストッパ領域１７，１９を形成
した。

【００３６】（ｄ）レジスト２７を塗布したのち、写真
食刻によりｎ型ストッパ部分の開口を行ったのち、８０
ｋｅＶ，２×１０¹³cｍ^ー ²の条件でＰのイオン注入を行
い、ついでレジスト２７を除去したのち、熱処理を行い
ｎ＋型のチャネル・ストッパ領域１２を形成した。つい
で、レジスト２７を除去する。

【００３７】（ｅ）シリコン窒化膜２６をマスクとし
て、９５０℃のウエット酸化により選択的なフィールド
酸化を行い厚さ約９０００ÅのＬＯＣＯＳ酸化膜１１及
び１５を形成する。１１は素子分離用、１５はゲート電
極（この図に図示していない）のための高耐圧用のＬＯ
ＣＯＳ酸化膜である。ついで、シリコン窒化膜２６を除
去し、さらにシリコン酸化膜１４も除去したのち１１０
０℃のドライ酸化により約６００Å厚のゲート酸化膜１
４を形成する。さらに、レジストによる写真食刻により
ＮＣＤ（ｎチャネル・ドープ）部分の開口を行ってＰの
１００ｋｅＶ，４×１０¹¹cｍ^-2の条件でイオン注入を
行い、ついで写真食刻によりＰＣＤ（ｐチャネル・ドー
プ）部分の開口を行い、Ｂの４０ｋｅＶ，５×１０¹¹c
ｍ^-2の条件でのイオン注入を行い、デプレッション形Ｍ
ＯＳの基礎領域を形成した（この部分は図示省略）。

【００３８】（ｆ）全面に約４０００Åの厚さに多結晶
シリコン層を形成し、ｎ＋型になるようにＰ又はＡｓ
（ヒ素）を拡散したのち、図示しないレジストを用いて
写真食刻により多結晶シリコンによるゲート電極１６及
び２０を形成する。ついで、８３０℃のウエット酸化に
よりゲート電極１６及び２０も覆うようにライト酸化膜
１４ａを形成する。

【００３９】（ｇ）写真食刻により、レジスト２７を開
口し、ゲート電極２０をマスクとしてｎチャネル形成領
域に８０ｋｅｖ，５×１０¹²cｍ^-2の条件でＰのイオン
打ち込みを行い、ｎ− 型拡散層２１を形成し、オフセ
ット領域の下地を形成する。

【００４０】（ｈ）写真食刻により、ゲート電極２０を
覆うレジスト２７ａを塗布したのち、このレジスト２７
ａをマスクとして、８０ｋｅＶ，４×１０¹⁵cｍ^-2の条
件でＰのイオン打ち込みを行い、ついでレジスト２７，
２７ａを除去したのち熱処理を行ってソース／ドレイン
領域のｎ＋型拡散層２２，２２ａを形成する。この段階
でｎチャネルＬＤＤ構造の高耐圧用マスクト・オフセッ
ト型ＭＯＳトランジスタが形成される。

【００４１】（ｉ）前工程で得られたｎチャネルＭＯＳ
トランジスタの部分のみに写真食刻によりレジスト２６
を塗布したのち、ｐチャネルＭＯＳトランジスタ形成領
域のゲート電極１６、ＬＯＣＯＳ酸化膜１１，１６をマ
スクとして、３５ｋｅＶ，２×１０¹⁵cｍ^-2の条件でＢ
のイオン打ち込みを行い、レジスト２６を除去したのち
熱処理を行ってｐ＋型拡散層１８，１８ａを形成し、ソ
ース／ドレイン領域を形成する。この段階でｐチャネル
ＬＯＣＯＳ・オフセット構造の高耐圧用ＭＯＳトランジ
スタが形成される。

【００４２】（ｊ）全面に層間絶縁膜２３である第２フ
ィールド領域用のＰＳＧ膜を堆積する。ＰＳＧ膜はＢＰ
ＳＧ膜であってもよく、シリコン酸化膜を用いてもよ
い。

【００４３】（ｋ）以後の工程は、通常の方法にしたが
って写真食刻によりソース／ドレイン引き出し用のコン
タクトホールを形成したのち、電極配線用のＡｌ膜を堆
積してから写真食刻によるＡｌ配線のパターニングを行
いＡｌ配線膜２４，２４ａ，２５，２５ａを形成するこ
とにより、図１の実施例と同様な高耐圧用ＣＭＯＳが完
成する。

【００４４】なお、図１及び３図〜図５の実施例におい
ては、ｐ型半導体基板上にｎチャネルトランジスタとし
てマスクト・オフセットトランジスタとｐチャネルトラ
ンジスタとしてＬＯＣＯＳ・オフセットトランジスタを
ｎウエル領域に形成する場合について説明したがｎ型基
板を用いてｐウエル領域にｎチャネルトランジスタを形
成して、もう１つのトランジスタをｐチャネルトランジ
スタとするＣＭＯＳであってもよい。

【００４５】しかしながら、ｐチャネルトランジスタも
マスクト・オフセット構造とするときは、図４（ｇ）及
び（ｈ）工程においてマスクを必要とするためｐチャネ
ルトランジスタの方はＬＯＣＯＳ・オフセット構造とす
る方が好ましい。また、逆にｎチャネルトランジスタを
ＬＯＣＯＳ・オフセット構造とするときは図４（ｈ）の
工程が不要となる利点があるが、メモリセル等の多数ト
ランジスタが必要な部分に用いるため面積的に集積度を
上げることはできないので微細化には不向きとなる。こ
れらの事柄を総合すると、ＥＥＰＲＯＭに適用する場合
は上記図１及び図３〜図５の実施例のようにする方が現
状では最適構成ということができる。

【００４６】つまり、メモリセルと周辺回路の一部に用
いられ、多数必要となるｎチャネルトランジスタをマス
クト・オフセット型として、周辺回路の一部にしか用い
られず、少数のｐチャネルトランジスタをＬＯＣＯＳ・
オフセット型としたＥＥＰＲＯＭが最適構造なのであ
る。ただし、ｎチャネルトランジスタに比べてｐチャネ
ルトランジスタの方が多数必要な時は上記と逆に、ｎチ
ャネルトランジスタにＬＯＣＯＳ・オフセット型、ｐチ
ャネルトランジスタにマスクト・オフセット型を用いれ
ばよい。

【００４７】

【発明の効果】以上説明したように、本発明によれば、
耐圧構造の異なるトランジスタを有する半導体装置であ
って、多数のトランジスタが必要なメモリセルをｎチャ
ネル型のマスクト・オフセット型トランジスタで構成
し、少数しか使用されない電圧変換回路用のトランジス
タをｐチャネル型のＬＯＣＯＳ・オフセット型トランジ
スタとすることで、微細化を図ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例を示す高耐圧用ＣＭＯＳト
ランジスタの構成を説明する要部断面模式図。

【図２】（ａ），（ｂ），（ｃ）はこの発明の他の実施
例を示す高耐圧ｎチャネルトランジスタを用いたＥＥＰ
ＲＯＭのメモリセル部分のトランジスタの模式説明図、
（ａ）は平面図、（ｂ）は（ａ）のＬーＬ’断面図、
（ｃ）は等価回路図。

【図３】（ａ）〜（ｄ）はこの発明のもう１つの実施例
を示す図１と同様な高耐圧用ＣＭＯＳトランジスタの製
造方法を説明する工程図。

【図４】（ｅ）〜（ｈ）はこの発明のもう１つの実施例
を示す図１と同様な高耐圧用ＣＭＯＳトランジスタの製
造方法を説明する工程図。

【図５】（ｉ）〜（ｋ）はこの発明のもう１つの実施例
を示す図１と同様な高耐圧用ＣＭＯＳトランジスタの製
造方法を説明する工程図である。

【符号の説明】

１０，１１０ｐ型半導体（シリコン）基板１１，１５，１１１ＬＯＣＯＳ酸化膜１２ｎ＋型チャネル・ストッパ領域１３ｎウエル１４ゲート酸化膜１６，２０，１２０，１２０ａゲート電極１７，１９ｐ−型チャネル・ストッパ領域１８，１８ａソース／ドレイン領域のｐ＋型拡散
層２１ｎ−型オフセット領域２２，２２ａ、１２２，１２２ａ，１２２ｂソース
／ドレイン領域のｎ＋型拡散層２３，１２３層間絶縁膜２４，２４ａ，２５，２５ａ，１２４，１２４ａＡ
ｌ配線膜１２６トンネル領域のｎ＋型拡散層１２７トンネル酸化膜１３０コントロール・ゲートを形成するｎ＋型拡散
層

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０１Ｌ 29/788 29/792

Claims

(57)【特許請求の範囲】

【請求項１】メモリセルを構成するｎチャネル型のマ
スクト・オフセット型トランジスタと、電圧変換回路用
に使用されゲート絶縁膜の端部にＬＯＣＯＳ膜を有する
ｐチャネル型のＬＯＣＯＳ・オフセット型トランジスタ
と、前記ＬＯＣＯＳ膜と同工程で形成された素子分離用
ＬＯＣＯＳ膜と、を同一半導体基板上に有し、前記マスクト・オフセット型トランジスタおよび前記Ｌ
ＯＣＯＳ・オフセット型トランジスタはそれぞれ複数個
あって、前記マスクト・オフセット型トランジスタの数
が前記ＬＯＣＯＳ・オフセット型トランジスタの数より
も多いことを特徴とする半導体装置。