JPH0637330A - 半導体記憶装置及びその製造方法、駆動方法 - Google Patents
半導体記憶装置及びその製造方法、駆動方法Info
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- JPH0637330A JPH0637330A JP4208478A JP20847892A JPH0637330A JP H0637330 A JPH0637330 A JP H0637330A JP 4208478 A JP4208478 A JP 4208478A JP 20847892 A JP20847892 A JP 20847892A JP H0637330 A JPH0637330 A JP H0637330A
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Abstract
(57)【要約】
【目的】 絶縁膜の破壊、配線の断線や短絡を無くして
製造歩留まりや信頼性を高め動作電圧を下げることがで
きる半導体記憶装置及びその製造方法、駆動方法を提供
する。 【構成】 ＥＥＰＲＯＭのセルは、２層の積層ゲ−ト電
極３、３１を有し、浮遊ゲ−ト電極３の下に形成されて
いる第１のゲ−ト絶縁膜１０は、薄い絶縁膜４を有して
おり、ここを通るトンネル電流によって情報の蓄積及び
消去を行う。セルの選択を行う選択トランジスタは、ゲ
−ト領域のＰ＋領域７及びＰ型領域９、ソ−ス／ドレイ
ン領域のＮ−領域８からなる接合型電界効果トランジス
タであり、ゲ−ト領域のＰ＋領域７に取付けた選択電極
ＳＧに電圧を適宜印加してセルを駆動する。
製造歩留まりや信頼性を高め動作電圧を下げることがで
きる半導体記憶装置及びその製造方法、駆動方法を提供
する。 【構成】 ＥＥＰＲＯＭのセルは、２層の積層ゲ−ト電
極３、３１を有し、浮遊ゲ−ト電極３の下に形成されて
いる第１のゲ−ト絶縁膜１０は、薄い絶縁膜４を有して
おり、ここを通るトンネル電流によって情報の蓄積及び
消去を行う。セルの選択を行う選択トランジスタは、ゲ
−ト領域のＰ＋領域７及びＰ型領域９、ソ−ス／ドレイ
ン領域のＮ−領域８からなる接合型電界効果トランジス
タであり、ゲ−ト領域のＰ＋領域７に取付けた選択電極
ＳＧに電圧を適宜印加してセルを駆動する。
Description
【０００１】
【産業上の利用分野】本発明は、選択トランジスタを備
えた半導体記憶装置の構造およびその製造方法、駆動方
法に関するものである。
えた半導体記憶装置の構造およびその製造方法、駆動方
法に関するものである。
【０００２】
【従来の技術】従来の半導体記憶装置の中でも不揮発性
半導体メモリは、良く知られており、例えば、電気的消
去、再書込み可能な読出し専用メモリ(Electrically Er
asableand Programable Read Only Memory:EEPROM)
は、消去のために紫外線の必要なＥＰＲＯＭ(Erasable
and Programmable ROM) とは異なり、ボ−ドに実装した
ままで書換え可能であり、消去、書込みに必要な高圧の
発生回路やその他の周辺回路を内蔵しているために使い
やすい特長がある。ＥＥＰＲＯＭは、多くのセル構造が
提案されているが、主として浮遊ゲ−ト型とＭＮＯＳ型
に大別される。浮遊ゲ−ト型は、浮遊ゲ−ト電極を有
し、ＥＰＲＯＭと同様に絶縁膜に完全に覆われたポリシ
リコンの浮遊ゲ−ト電極に電子を蓄える。ＭＮＯＳ型
は、酸化膜と窒化膜の界面や窒化膜中のトラップに電子
やホ−ルを捕獲する。いずれの構造もＭＯＳトランジス
タのゲ−ト電極と半導体基板との間に電子やホ−ルを捕
獲することによってＭＯＳトランジスタのしきい値（Ｖ
th）値を変化させ、不揮発性の記憶を行う。
半導体メモリは、良く知られており、例えば、電気的消
去、再書込み可能な読出し専用メモリ(Electrically Er
asableand Programable Read Only Memory:EEPROM)
は、消去のために紫外線の必要なＥＰＲＯＭ(Erasable
and Programmable ROM) とは異なり、ボ−ドに実装した
ままで書換え可能であり、消去、書込みに必要な高圧の
発生回路やその他の周辺回路を内蔵しているために使い
やすい特長がある。ＥＥＰＲＯＭは、多くのセル構造が
提案されているが、主として浮遊ゲ−ト型とＭＮＯＳ型
に大別される。浮遊ゲ−ト型は、浮遊ゲ−ト電極を有
し、ＥＰＲＯＭと同様に絶縁膜に完全に覆われたポリシ
リコンの浮遊ゲ−ト電極に電子を蓄える。ＭＮＯＳ型
は、酸化膜と窒化膜の界面や窒化膜中のトラップに電子
やホ−ルを捕獲する。いずれの構造もＭＯＳトランジス
タのゲ−ト電極と半導体基板との間に電子やホ−ルを捕
獲することによってＭＯＳトランジスタのしきい値（Ｖ
th）値を変化させ、不揮発性の記憶を行う。
【０００３】図１４及び図１５は、ゲ−トがスタック構
造である浮遊ゲ−ト型のトンネル酸化膜を用いた従来の
ＥＥＰＲＯＭメモリセルである。図１４は、ＥＥＰＲＯ
Ｍメモリのセル部を部分的に示す平面図であり、図１５
は、前図に示すＣ−Ｃ′部の断面図である。図におい
て、例えば、Ｐ型シリコン半導体基板１には、複数のＮ
＋不純物拡散領域５、６、６１が形成されており、その
上にＳｉＯ2 などの絶縁膜１０が形成されている。この
絶縁膜１０の上に、例えば、ポリシリコンの浮遊ゲ−ト
電極３及び選択ゲ−ト電極２を形成する。この絶縁膜１
０の厚さは約４００オングストロ−ムである。それぞれ
浮遊ゲ−ト電極３及び選択ゲ−ト電極２を挟むように半
導体基板１内には、前述の不純物拡散領域５、６、６１
がソ−ス／ドレイン領域として配置されている。浮遊ゲ
−ト電極３の上には、層間絶縁膜１１を介して、例え
ば、ポリシリコンの制御ゲ−ト電極３１が積層されてい
る。半導体基板１上の浮遊ゲ−ト電極３及び制御ゲ−ト
電極３１とこれらを挟む半導体基板１内の不純物拡散領
域６、６１をソ−ス領域６及びドレイン領域６１として
第１の絶縁ゲ−ト型電界効果トランジスタ（以下、メモ
リトランジスタという）を構成し、半導体基板１上の選
択ゲ−ト電極２とこれを挟む半導体基板１内の不純物拡
散領域５、６１をソ−ス領域５及びドレイン領域６１と
で第２の絶縁ゲ−ト型電界効果トランジスタ（以下、選
択トランジスタという）を構成する。
造である浮遊ゲ−ト型のトンネル酸化膜を用いた従来の
ＥＥＰＲＯＭメモリセルである。図１４は、ＥＥＰＲＯ
Ｍメモリのセル部を部分的に示す平面図であり、図１５
は、前図に示すＣ−Ｃ′部の断面図である。図におい
て、例えば、Ｐ型シリコン半導体基板１には、複数のＮ
＋不純物拡散領域５、６、６１が形成されており、その
上にＳｉＯ2 などの絶縁膜１０が形成されている。この
絶縁膜１０の上に、例えば、ポリシリコンの浮遊ゲ−ト
電極３及び選択ゲ−ト電極２を形成する。この絶縁膜１
０の厚さは約４００オングストロ−ムである。それぞれ
浮遊ゲ−ト電極３及び選択ゲ−ト電極２を挟むように半
導体基板１内には、前述の不純物拡散領域５、６、６１
がソ−ス／ドレイン領域として配置されている。浮遊ゲ
−ト電極３の上には、層間絶縁膜１１を介して、例え
ば、ポリシリコンの制御ゲ−ト電極３１が積層されてい
る。半導体基板１上の浮遊ゲ−ト電極３及び制御ゲ−ト
電極３１とこれらを挟む半導体基板１内の不純物拡散領
域６、６１をソ−ス領域６及びドレイン領域６１として
第１の絶縁ゲ−ト型電界効果トランジスタ（以下、メモ
リトランジスタという）を構成し、半導体基板１上の選
択ゲ−ト電極２とこれを挟む半導体基板１内の不純物拡
散領域５、６１をソ−ス領域５及びドレイン領域６１と
で第２の絶縁ゲ−ト型電界効果トランジスタ（以下、選
択トランジスタという）を構成する。
【０００４】浮遊ゲ−ト電極３と半導体基板１との間に
形成されている絶縁膜１０は、第１のゲ−ト酸化膜とし
て使用され、浮遊ゲ−ト電極３と制御ゲ−ト電極３１と
の間の層間絶縁膜１１は、第２のゲ−ト酸化膜として使
用される。そして、選択ゲ−ト電極２と半導体基板１と
の間の絶縁膜１０は、選択トランジスタのゲ−ト電極と
して使用される。選択ゲ−ト電極２の上には、層間絶縁
膜１１を介してポリシリコン膜２１が形成されている
が、これは、ダミ−のゲ−ト電極であり、２層のポリシ
リコンゲ−ト電極を形成する場合にマスク工程を簡略化
するために形成される。ソ−ス／ドレイン領域６、６１
には、ソ−ス電極Ｓ、ドレイン電極Ｄが取付けられてお
り、制御ゲ−ト電極３１には、制御電極ＣＧが取付けら
れており、そして、選択ゲ−ト電極２には、選択電極Ｓ
Ｇが取付けられている。半導体基板１上の絶縁膜１０
は、ゲ−ト酸化膜として用いられるが、大部分は高耐圧
系の絶縁膜になっている。しかし、浮遊ゲ−ト電極３の
下において第１のゲ−ト酸化膜として用いられる領域に
は、厚さが７０〜９０オングストロ−ム程度の薄い絶縁
膜４が部分的に形成されている。これは、いわゆるトン
ネル酸化膜と呼ばれるものであり、この酸化膜４中に電
子をトンネリングさせる事により、浮遊ゲ−ト電極３に
電子を注入したり、放出を行う。
形成されている絶縁膜１０は、第１のゲ−ト酸化膜とし
て使用され、浮遊ゲ−ト電極３と制御ゲ−ト電極３１と
の間の層間絶縁膜１１は、第２のゲ−ト酸化膜として使
用される。そして、選択ゲ−ト電極２と半導体基板１と
の間の絶縁膜１０は、選択トランジスタのゲ−ト電極と
して使用される。選択ゲ−ト電極２の上には、層間絶縁
膜１１を介してポリシリコン膜２１が形成されている
が、これは、ダミ−のゲ−ト電極であり、２層のポリシ
リコンゲ−ト電極を形成する場合にマスク工程を簡略化
するために形成される。ソ−ス／ドレイン領域６、６１
には、ソ−ス電極Ｓ、ドレイン電極Ｄが取付けられてお
り、制御ゲ−ト電極３１には、制御電極ＣＧが取付けら
れており、そして、選択ゲ−ト電極２には、選択電極Ｓ
Ｇが取付けられている。半導体基板１上の絶縁膜１０
は、ゲ−ト酸化膜として用いられるが、大部分は高耐圧
系の絶縁膜になっている。しかし、浮遊ゲ−ト電極３の
下において第１のゲ−ト酸化膜として用いられる領域に
は、厚さが７０〜９０オングストロ−ム程度の薄い絶縁
膜４が部分的に形成されている。これは、いわゆるトン
ネル酸化膜と呼ばれるものであり、この酸化膜４中に電
子をトンネリングさせる事により、浮遊ゲ−ト電極３に
電子を注入したり、放出を行う。
【０００５】消去は、選択ゲ−ト電極２と制御ゲ−ト電
極３１に１５〜１６Ｖ程度の高電圧を印加し、ソ−ス／
ドレイン領域６、６１を接地して浮遊ゲ−ト電極３に電
子を注入することにより行う。書込みは、制御ゲ−ト電
極３１及びソ−ス領域６を接地し、選択ゲ−ト電極２及
びドレイン領域６１に１５〜１６Ｖ程度の高電圧を印加
して浮遊ゲ−ト電極３から電子を放出する事により行
う。また、デ−タの読み出し動作は、制御ゲ−ト電極３
１及びソ−ス領域６を接地し、選択ゲ−ト電極２に約５
Ｖ、ドレイン領域６１に約１Ｖをそれぞれ印加して行
う。以上述べたメモリセルを複数個ワ−ド線及びビット
線に接続し、高電圧発生回路や高圧スイッチ回路などの
高電圧回路や論理回路等の周辺回路を合わせてＥＥＰＲ
ＯＭが形成される。
極３１に１５〜１６Ｖ程度の高電圧を印加し、ソ−ス／
ドレイン領域６、６１を接地して浮遊ゲ−ト電極３に電
子を注入することにより行う。書込みは、制御ゲ−ト電
極３１及びソ−ス領域６を接地し、選択ゲ−ト電極２及
びドレイン領域６１に１５〜１６Ｖ程度の高電圧を印加
して浮遊ゲ−ト電極３から電子を放出する事により行
う。また、デ−タの読み出し動作は、制御ゲ−ト電極３
１及びソ−ス領域６を接地し、選択ゲ−ト電極２に約５
Ｖ、ドレイン領域６１に約１Ｖをそれぞれ印加して行
う。以上述べたメモリセルを複数個ワ−ド線及びビット
線に接続し、高電圧発生回路や高圧スイッチ回路などの
高電圧回路や論理回路等の周辺回路を合わせてＥＥＰＲ
ＯＭが形成される。
【０００６】
【発明が解決しようとする課題】ＥＥＰＲＯＭは、浮遊
ゲ−ト電極を有し、薄い酸化膜を介してトンネル電流に
より浮遊ゲ−ト電極に電荷を注入、引抜き動作を行う
が、この選択トランジスタの選択ゲ−ト電極が存在して
いるために、高集積化が期待できず、コスト的にも低下
させることは、困難である。高集積化に伴って選択ゲ−
ト電極と浮遊ゲ−ト電極との間（Ｈ）が接近してくるの
で、その間のアスペクト比が高くなる。これらのゲ−ト
電極は、通常、例えば、ＢＰＳＧやＰＳＧなどの堆積絶
縁膜で絶縁されるが、このゲ−ト電極間における電極端
においてＢＰＳＧやＰＳＧなどの堆積形状が局所的に薄
くなり、絶縁破壊を起こしたり、この後のリン雰囲気中
のリフロ−工程において雰囲気中の高濃度のリンがＢＰ
ＳＧ中のボロンと反応して析出物を生じ、これが突起物
として成長する。この突起物は、金属配線の断線あるい
は短絡を引起こし、半導体記憶装置の信頼性の低下ある
いは製造歩留まりの低下につながる。また、浮遊ゲ−ト
電極の上に制御ゲ−ト電極を得るには、ポリシリコン膜
をマスクを用いエッチング処理を行ってこれを形成して
いるが、そのマスクは、浮遊ゲ−ト電極及び選択ゲ−ト
電極を形成するときに用いたマスクと同じパタ−ンのも
のを用いるので、前述の様に選択ゲ−ト電極の上にはこ
れと同じ形のポリシリコン膜２１がダミ−ゲ−ト電極と
して形成される。
ゲ−ト電極を有し、薄い酸化膜を介してトンネル電流に
より浮遊ゲ−ト電極に電荷を注入、引抜き動作を行う
が、この選択トランジスタの選択ゲ−ト電極が存在して
いるために、高集積化が期待できず、コスト的にも低下
させることは、困難である。高集積化に伴って選択ゲ−
ト電極と浮遊ゲ−ト電極との間（Ｈ）が接近してくるの
で、その間のアスペクト比が高くなる。これらのゲ−ト
電極は、通常、例えば、ＢＰＳＧやＰＳＧなどの堆積絶
縁膜で絶縁されるが、このゲ−ト電極間における電極端
においてＢＰＳＧやＰＳＧなどの堆積形状が局所的に薄
くなり、絶縁破壊を起こしたり、この後のリン雰囲気中
のリフロ−工程において雰囲気中の高濃度のリンがＢＰ
ＳＧ中のボロンと反応して析出物を生じ、これが突起物
として成長する。この突起物は、金属配線の断線あるい
は短絡を引起こし、半導体記憶装置の信頼性の低下ある
いは製造歩留まりの低下につながる。また、浮遊ゲ−ト
電極の上に制御ゲ−ト電極を得るには、ポリシリコン膜
をマスクを用いエッチング処理を行ってこれを形成して
いるが、そのマスクは、浮遊ゲ−ト電極及び選択ゲ−ト
電極を形成するときに用いたマスクと同じパタ−ンのも
のを用いるので、前述の様に選択ゲ−ト電極の上にはこ
れと同じ形のポリシリコン膜２１がダミ−ゲ−ト電極と
して形成される。
【０００７】したがって、ここにＢＰＳＧやＰＳＧなど
の絶縁膜を施せば、浮遊ゲ−ト電極および選択ゲ−ト電
極の間の絶縁膜には、深い凹所ができ、絶縁膜が一層破
壊され易くなる。この様に、選択ゲ−ト電極を有する半
導体記憶装置においては、選択ゲ−ト電極と他のゲ−ト
電極との間のアスペクト比の増大に伴う絶縁物の変形に
よる金属配線の断線や短絡等を原因とする製造歩留まり
の低下や信頼性の低下といった問題があり、さらに、動
作電圧を下げようとする要請もある。本発明は、以上の
ような事情によってなされたものであり、絶縁膜の破
壊、配線の断線や短絡を無くして製造歩留まりや信頼性
を高め、動作電圧をさげることができる半導体記憶装置
及びその製造方法、駆動方法を提供することを目的とし
ている。
の絶縁膜を施せば、浮遊ゲ−ト電極および選択ゲ−ト電
極の間の絶縁膜には、深い凹所ができ、絶縁膜が一層破
壊され易くなる。この様に、選択ゲ−ト電極を有する半
導体記憶装置においては、選択ゲ−ト電極と他のゲ−ト
電極との間のアスペクト比の増大に伴う絶縁物の変形に
よる金属配線の断線や短絡等を原因とする製造歩留まり
の低下や信頼性の低下といった問題があり、さらに、動
作電圧を下げようとする要請もある。本発明は、以上の
ような事情によってなされたものであり、絶縁膜の破
壊、配線の断線や短絡を無くして製造歩留まりや信頼性
を高め、動作電圧をさげることができる半導体記憶装置
及びその製造方法、駆動方法を提供することを目的とし
ている。
【０００８】
【課題を解決するための手段】本発明は、浮遊ゲ−ト電
極を有し、薄いゲ−ト酸化膜を介して、トンネル電流に
より、この浮遊ゲ−ト電極に電荷を注入し、引抜く動作
を行う半導体記憶装置において、選択トランジスタに接
合形電界効果トランジスタを用いることを特徴とする。
すなわち、本発明の半導体記憶装置は、第１導電型半導
体基板と、前記半導体基板に表面が露出するように形成
された第２導電型の第１の不純物拡散領域と、前記半導
体基板に前記第１の不純物拡散領域とは離隔しており、
表面が露出するように形成された第１導電型の第２の不
純物拡散領域と、前記半導体基板に表面が露出するよう
に形成され、前記第２の不純物拡散領域に少なくとも部
分的に囲まれ、この第２の不純物拡散領域とＰＮ接合を
形成している第２導電型の第３の不純物拡散領域と、前
記半導体基板に表面が露出するように形成され、前記第
３の不純物拡散領域に囲まれ、この第３の不純物拡散領
域とＰＮ接合を形成している第１導電型の第４の不純物
拡散領域と、少なくとも前記半導体基板の前記第１の不
純物拡散領域と前記第４の不純物拡散領域との間の領域
上に形成されかつ、少なくとも一部が前記第３の不純物
拡散領域の前記半導体基板表面に露出している部分の上
に形成されている他の部分より薄い絶縁膜からなる第１
のゲ−ト絶縁膜と、前記第１のゲ−ト絶縁膜の上に形成
された浮遊ゲ−ト電極と、前記浮遊ゲ−ト電極の上に形
成された第２のゲ−ト絶縁膜と、前記第２のゲ−ト絶縁
膜の上に形成された制御ゲ−ト電極とを備えていること
を特徴としている。
極を有し、薄いゲ−ト酸化膜を介して、トンネル電流に
より、この浮遊ゲ−ト電極に電荷を注入し、引抜く動作
を行う半導体記憶装置において、選択トランジスタに接
合形電界効果トランジスタを用いることを特徴とする。
すなわち、本発明の半導体記憶装置は、第１導電型半導
体基板と、前記半導体基板に表面が露出するように形成
された第２導電型の第１の不純物拡散領域と、前記半導
体基板に前記第１の不純物拡散領域とは離隔しており、
表面が露出するように形成された第１導電型の第２の不
純物拡散領域と、前記半導体基板に表面が露出するよう
に形成され、前記第２の不純物拡散領域に少なくとも部
分的に囲まれ、この第２の不純物拡散領域とＰＮ接合を
形成している第２導電型の第３の不純物拡散領域と、前
記半導体基板に表面が露出するように形成され、前記第
３の不純物拡散領域に囲まれ、この第３の不純物拡散領
域とＰＮ接合を形成している第１導電型の第４の不純物
拡散領域と、少なくとも前記半導体基板の前記第１の不
純物拡散領域と前記第４の不純物拡散領域との間の領域
上に形成されかつ、少なくとも一部が前記第３の不純物
拡散領域の前記半導体基板表面に露出している部分の上
に形成されている他の部分より薄い絶縁膜からなる第１
のゲ−ト絶縁膜と、前記第１のゲ−ト絶縁膜の上に形成
された浮遊ゲ−ト電極と、前記浮遊ゲ−ト電極の上に形
成された第２のゲ−ト絶縁膜と、前記第２のゲ−ト絶縁
膜の上に形成された制御ゲ−ト電極とを備えていること
を特徴としている。
【０００９】前記第２の不純物拡散領域と前記第４の不
純物拡散領域とをゲ−ト領域とし、前記第３の不純物拡
散領域をソ−ス／ドレイン領域とする接合型電界効果ト
ランジスタが形成され、この接合型電界効果トランジス
タを選択トランジスタとして用いる。前記第１のゲ−ト
絶縁膜は、すべて薄い絶縁膜からなることができる。前
記第２の不純物拡散領域、前記第３の不純物拡散領域及
び前記第４の不純物拡散領域は、前記半導体基板に形成
された第１導電型のウエル領域に形成することが可能で
ある。本発明の半導体記憶装置の製造方法は、第１導電
型の半導体基板に第１導電型のウエル領域を形成する工
程と、前記半導体基板に第２導電型不純物を拡散してこ
の半導体基板内に表面が露出する第２導電型の第１の不
純物拡散領域と、前記ウエル領域に表面が露出する第２
導電型の第３の不純物拡散領域とを形成する工程と、前
記半導体基板表面に、絶縁膜を形成する工程と、少なく
とも第１の不純物拡散領域と前記ウエル領域との間の領
域を含むゲ−ト形成領域上の前記絶縁膜を選択的にエッ
チング除去してその部分の半導体基板表面を露出させる
工程と、前記露出したゲ−ト形成領域の半導体基板表面
に薄い絶縁膜を形成する工程と、前記薄い酸化膜及び前
記絶縁膜の上に第１層目の導電膜を形成する工程と、前
記第１層目の導電膜の上に層間絶縁膜を形成する工程
と、前記層間絶縁膜の上に第２層目の導電膜を形成する
工程と、前記絶縁膜、第１層目の導電膜、前記層間絶縁
膜及び前記第２層目の導電膜を選択的にエッチングして
前記ゲ−ト形成領域に第１のゲ−ト絶縁膜、浮遊ゲ−ト
電極、第２のゲ−ト絶縁膜及び制御ゲ−ト電極を順次積
層する工程と、前記第３の不純物拡散領域に第１導電型
不純物を拡散して半導体基板表面に露出する第１導電型
の第２の不純物拡散領域を形成する工程とを備えている
ことを特徴としている。
純物拡散領域とをゲ−ト領域とし、前記第３の不純物拡
散領域をソ−ス／ドレイン領域とする接合型電界効果ト
ランジスタが形成され、この接合型電界効果トランジス
タを選択トランジスタとして用いる。前記第１のゲ−ト
絶縁膜は、すべて薄い絶縁膜からなることができる。前
記第２の不純物拡散領域、前記第３の不純物拡散領域及
び前記第４の不純物拡散領域は、前記半導体基板に形成
された第１導電型のウエル領域に形成することが可能で
ある。本発明の半導体記憶装置の製造方法は、第１導電
型の半導体基板に第１導電型のウエル領域を形成する工
程と、前記半導体基板に第２導電型不純物を拡散してこ
の半導体基板内に表面が露出する第２導電型の第１の不
純物拡散領域と、前記ウエル領域に表面が露出する第２
導電型の第３の不純物拡散領域とを形成する工程と、前
記半導体基板表面に、絶縁膜を形成する工程と、少なく
とも第１の不純物拡散領域と前記ウエル領域との間の領
域を含むゲ−ト形成領域上の前記絶縁膜を選択的にエッ
チング除去してその部分の半導体基板表面を露出させる
工程と、前記露出したゲ−ト形成領域の半導体基板表面
に薄い絶縁膜を形成する工程と、前記薄い酸化膜及び前
記絶縁膜の上に第１層目の導電膜を形成する工程と、前
記第１層目の導電膜の上に層間絶縁膜を形成する工程
と、前記層間絶縁膜の上に第２層目の導電膜を形成する
工程と、前記絶縁膜、第１層目の導電膜、前記層間絶縁
膜及び前記第２層目の導電膜を選択的にエッチングして
前記ゲ−ト形成領域に第１のゲ−ト絶縁膜、浮遊ゲ−ト
電極、第２のゲ−ト絶縁膜及び制御ゲ−ト電極を順次積
層する工程と、前記第３の不純物拡散領域に第１導電型
不純物を拡散して半導体基板表面に露出する第１導電型
の第２の不純物拡散領域を形成する工程とを備えている
ことを特徴としている。
【００１０】本発明の半導体記憶装置の駆動方法は、前
記第２の不純物拡散領域と前記第４の不純物拡散領域と
の間には電位差がない状態で、前記制御ゲ−ト電極に高
電圧を印加することによって消去動作を行い、前記第２
の不純物拡散領域と前記第４の不純物拡散領域との間に
は電位差がない状態で、前記ドレイン領域に高電圧を印
加することによって書込み動作を行う。
記第２の不純物拡散領域と前記第４の不純物拡散領域と
の間には電位差がない状態で、前記制御ゲ−ト電極に高
電圧を印加することによって消去動作を行い、前記第２
の不純物拡散領域と前記第４の不純物拡散領域との間に
は電位差がない状態で、前記ドレイン領域に高電圧を印
加することによって書込み動作を行う。
【００１１】
【作用】選択ゲ−ト電極と浮游ゲ−ト電極間のアスペク
ト比を無視できるので、リフロ−工程などが省略され、
半導体記憶装置の製造が容易になる。選択トランジスタ
は、半導体基板の内部に形成されるので、半導体基板に
たいする選択トランジスタの占有面積が少なくなって高
集積化が可能になり、また、選択トランジスタは無負荷
のときにはオン状態になっているから半導体記憶装置の
動作電圧を低くすることが可能になる。
ト比を無視できるので、リフロ−工程などが省略され、
半導体記憶装置の製造が容易になる。選択トランジスタ
は、半導体基板の内部に形成されるので、半導体基板に
たいする選択トランジスタの占有面積が少なくなって高
集積化が可能になり、また、選択トランジスタは無負荷
のときにはオン状態になっているから半導体記憶装置の
動作電圧を低くすることが可能になる。
【００１２】
【実施例】以下、図面を参照して本発明の実施例を説明
する。図１は、第１の実施例のＥＥＰＲＯＭメモリのセ
ル部分を示す断面図であり、図２は、その平面図であ
る。図１は、図２に示すＡ−Ａ′部に相当する。半導体
基板には、例えば、Ｐ型シリコン半導体基板１を使用
し、ここでは微細加工技術は、１．０μｍル−ルを基本
にしている。半導体基板１の表面領域には、半導体基板
表面に露出する不純物濃度が１×１０20ｃｍ-3程度或い
はそれ以上のＮ型の第１の不純物拡散領域６が形成され
ている。この不純物拡散領域６に対向して表面領域に半
導体基板表面に露出する不純物濃度が１．０×１０20ｃ
ｍ-3程度のＰ型の第２の不純物拡散領域７が形成されて
いる。この不純物拡散領域は、図２の上下方向にその隣
接する部分に延在している。この第２の不純物拡散領域
７を部分的に囲んで半導体基板表面に露出する不純物濃
度が５．０×１０17ｃｍ-3程度のＮ型の第３の不純物拡
散領域８が形成されている。第３の不純物拡散領域８
は、図１に示す断面図では、第２の不純物拡散領域７を
囲んでいる。この第３の不純物拡散領域８を囲んで、半
導体基板表面に露出する不純物濃度が５．０×１０17ｃ
ｍ-3程度のＰ型の第４の不純物拡散領域９が形成されて
いる。
する。図１は、第１の実施例のＥＥＰＲＯＭメモリのセ
ル部分を示す断面図であり、図２は、その平面図であ
る。図１は、図２に示すＡ−Ａ′部に相当する。半導体
基板には、例えば、Ｐ型シリコン半導体基板１を使用
し、ここでは微細加工技術は、１．０μｍル−ルを基本
にしている。半導体基板１の表面領域には、半導体基板
表面に露出する不純物濃度が１×１０20ｃｍ-3程度或い
はそれ以上のＮ型の第１の不純物拡散領域６が形成され
ている。この不純物拡散領域６に対向して表面領域に半
導体基板表面に露出する不純物濃度が１．０×１０20ｃ
ｍ-3程度のＰ型の第２の不純物拡散領域７が形成されて
いる。この不純物拡散領域は、図２の上下方向にその隣
接する部分に延在している。この第２の不純物拡散領域
７を部分的に囲んで半導体基板表面に露出する不純物濃
度が５．０×１０17ｃｍ-3程度のＮ型の第３の不純物拡
散領域８が形成されている。第３の不純物拡散領域８
は、図１に示す断面図では、第２の不純物拡散領域７を
囲んでいる。この第３の不純物拡散領域８を囲んで、半
導体基板表面に露出する不純物濃度が５．０×１０17ｃ
ｍ-3程度のＰ型の第４の不純物拡散領域９が形成されて
いる。
【００１３】半導体基板１の第１の不純物拡散領域６と
これに対向する不純物拡散領域７、８、９との間の領域
上に、第１のゲ−ト酸化膜となる厚さ約４００オングス
トロ−ムの高耐圧系の厚いシリコン酸化膜１０が形成さ
れており、その一部が、厚さ約７０〜８０オングストロ
−ムの薄いシリコン酸化膜４となっている。これら酸化
膜４、１０の上に浮遊ゲ−ト電極となるポリシリコン膜
３が形成されている。ポリシリコン膜３の上には第２の
ゲ−ト酸化膜となるシリコン酸化物の層間絶縁膜１１が
形成されている。そして、その上には、ポリシリコンの
制御ゲ−ト電極３１が形成されている。浮遊ゲ−ト電極
３は、隣接する上下の領域とは、接続していないが、そ
の上の制御ゲ−ト電極３１は、前記隣接領域の制御ゲ−
ト電極とは接続されている。この浮遊ゲ−ト電極３は、
複数のセルに共通に形成してからセルの境界でセルスリ
ットを設けて各セル毎に独立させている。この方法は、
以下の実施例でも同様に行われる。第１のゲ−ト酸化膜
１０に形成された薄い酸化膜４は、トンネル酸化膜とし
て第３の不純物拡散領域８と接触している。図示はしな
いが、これら半導体基板１上の各膜を被覆するように、
例えば、ＢＰＳＧやＰＳＧなどの絶縁膜が施される。
これに対向する不純物拡散領域７、８、９との間の領域
上に、第１のゲ−ト酸化膜となる厚さ約４００オングス
トロ−ムの高耐圧系の厚いシリコン酸化膜１０が形成さ
れており、その一部が、厚さ約７０〜８０オングストロ
−ムの薄いシリコン酸化膜４となっている。これら酸化
膜４、１０の上に浮遊ゲ−ト電極となるポリシリコン膜
３が形成されている。ポリシリコン膜３の上には第２の
ゲ−ト酸化膜となるシリコン酸化物の層間絶縁膜１１が
形成されている。そして、その上には、ポリシリコンの
制御ゲ−ト電極３１が形成されている。浮遊ゲ−ト電極
３は、隣接する上下の領域とは、接続していないが、そ
の上の制御ゲ−ト電極３１は、前記隣接領域の制御ゲ−
ト電極とは接続されている。この浮遊ゲ−ト電極３は、
複数のセルに共通に形成してからセルの境界でセルスリ
ットを設けて各セル毎に独立させている。この方法は、
以下の実施例でも同様に行われる。第１のゲ−ト酸化膜
１０に形成された薄い酸化膜４は、トンネル酸化膜とし
て第３の不純物拡散領域８と接触している。図示はしな
いが、これら半導体基板１上の各膜を被覆するように、
例えば、ＢＰＳＧやＰＳＧなどの絶縁膜が施される。
【００１４】第１の不純物拡散領域６をソ−ス、第３の
不純物拡散領域８をドレインとし、このソ−ス／ドレイ
ン間の上の第１のゲ−ト酸化膜１０、その上の浮遊ゲ−
ト電極３、その上の第２のゲ−ト酸化膜１１、その上の
制御ゲ−ト電極３１を含んでメモリトランジスタを構成
する。一方、第２の不純物拡散領域７と第４の不純物拡
散領域９とをゲ−ト、第３の不純物拡散領域８の薄いト
ンネル酸化膜４に接している面をソ−ス、その反対の面
をドレインとする接合型電界効果トランジスタを構成
し、これを選択トランジスタに用いる。第１の不純物拡
散領域６には、ソ−ス電極Ｓが設けられ、制御ゲ−ト電
極３１には、制御電極ＣＧが設けられ、第２の不純物拡
散領域７表面には、選択電極ＳＧを取付ける。そして、
第３の不純物拡散領域８のドレイン側には、ドレイン電
極Ｄを形成する。ソ−ス電極Ｓは、ビット線に接続さ
れ、選択電極ＳＧは、ワ−ド線に接続されており、各メ
モリセルは、ビット線及びワ−ド線にマトリックス状に
接続されＥＥＰＲＯＭメモリのセル部を構成している。
不純物拡散領域８をドレインとし、このソ−ス／ドレイ
ン間の上の第１のゲ−ト酸化膜１０、その上の浮遊ゲ−
ト電極３、その上の第２のゲ−ト酸化膜１１、その上の
制御ゲ−ト電極３１を含んでメモリトランジスタを構成
する。一方、第２の不純物拡散領域７と第４の不純物拡
散領域９とをゲ−ト、第３の不純物拡散領域８の薄いト
ンネル酸化膜４に接している面をソ−ス、その反対の面
をドレインとする接合型電界効果トランジスタを構成
し、これを選択トランジスタに用いる。第１の不純物拡
散領域６には、ソ−ス電極Ｓが設けられ、制御ゲ−ト電
極３１には、制御電極ＣＧが設けられ、第２の不純物拡
散領域７表面には、選択電極ＳＧを取付ける。そして、
第３の不純物拡散領域８のドレイン側には、ドレイン電
極Ｄを形成する。ソ−ス電極Ｓは、ビット線に接続さ
れ、選択電極ＳＧは、ワ−ド線に接続されており、各メ
モリセルは、ビット線及びワ−ド線にマトリックス状に
接続されＥＥＰＲＯＭメモリのセル部を構成している。
【００１５】このメモリセルを消去する場合には、電気
的に絶縁されている浮遊ゲ−ト電極３の一部にトンネル
酸化膜の領域（トンネル部）があり、この部分を介して
Ｆ−Ｎ（Fowlor-Nordheim)電流等を流し、浮遊ゲ−ト電
極３へ電子を注入して行う。制御電極ＣＧに１５〜１６
Ｖ程度の高電圧を与え、選択電極ＳＧ、ソ−ス電極Ｓ及
びドレイン電極Ｄを接地する。この状態では、選択トラ
ンジスタがオンし、ドレイン電極Ｄの０Ｖがトンネル部
の下の第３の不純物拡散領域８の選択トランジスタのソ
−スに供給される。制御ゲ−ト電極３１が高電位にある
ために、浮遊ゲ−ト電極３も同じく高電位となり、トン
ネル部のトンネル酸化膜には高電界が加わり、浮遊ゲ−
ト電極３から第３の不純物拡散領域８のソ−スへＦ−Ｎ
電流等が流れ出る。したがって、電子が、浮遊ゲ−ト電
極３に注入される。また、書込みをするにはドレイン電
極Ｄに１５〜１６程度の高電圧を印加し、制御電極Ｃ
Ｇ、選択電極ＳＧおよびソ−ス電極Ｓを接地する。この
時、第４の不純物拡散領域９に形成した電極Ｅは接地す
る。この状態では、選択トランジスタがオンとなり、ド
レイン電極Ｄに相応する高電圧がトンネル部直下の第３
の不純物拡散領域８にかかり、一方で、制御ゲ−ト電極
３１が０Ｖであるために、この不純物拡散領域８から浮
遊ゲ−ト電極３に向かう高電界が生じ、Ｆ−Ｎ電流等が
この不純物拡散領域８から浮遊ゲ−ト電極３へ流れる。
的に絶縁されている浮遊ゲ−ト電極３の一部にトンネル
酸化膜の領域（トンネル部）があり、この部分を介して
Ｆ−Ｎ（Fowlor-Nordheim)電流等を流し、浮遊ゲ−ト電
極３へ電子を注入して行う。制御電極ＣＧに１５〜１６
Ｖ程度の高電圧を与え、選択電極ＳＧ、ソ−ス電極Ｓ及
びドレイン電極Ｄを接地する。この状態では、選択トラ
ンジスタがオンし、ドレイン電極Ｄの０Ｖがトンネル部
の下の第３の不純物拡散領域８の選択トランジスタのソ
−スに供給される。制御ゲ−ト電極３１が高電位にある
ために、浮遊ゲ−ト電極３も同じく高電位となり、トン
ネル部のトンネル酸化膜には高電界が加わり、浮遊ゲ−
ト電極３から第３の不純物拡散領域８のソ−スへＦ−Ｎ
電流等が流れ出る。したがって、電子が、浮遊ゲ−ト電
極３に注入される。また、書込みをするにはドレイン電
極Ｄに１５〜１６程度の高電圧を印加し、制御電極Ｃ
Ｇ、選択電極ＳＧおよびソ−ス電極Ｓを接地する。この
時、第４の不純物拡散領域９に形成した電極Ｅは接地す
る。この状態では、選択トランジスタがオンとなり、ド
レイン電極Ｄに相応する高電圧がトンネル部直下の第３
の不純物拡散領域８にかかり、一方で、制御ゲ−ト電極
３１が０Ｖであるために、この不純物拡散領域８から浮
遊ゲ−ト電極３に向かう高電界が生じ、Ｆ−Ｎ電流等が
この不純物拡散領域８から浮遊ゲ−ト電極３へ流れる。
【００１６】この様にして、電子は浮遊ゲ−ト電極３か
ら放出される。この場合、メモリトランジスタに電流が
流れないようにソ−ス電極Ｓは５Ｖにしておくこともあ
る。また、デ−タを読出す場合には、ドレイン電極Ｄに
１Ｖ程度を印加し、選択電極ＳＧ、制御電極ＣＧ及びソ
−ス電極Ｓを接地する事により行う。ＥＥＰＲＯＭはこ
のセル部に周辺回路として、昇圧回路、レベルシフタ回
路、ロウデコ−ダやカラムデコ−ダなどの論理回路など
を組込んでＥＥＰＲＯＭメモリが形成される。以上のよ
うに、本発明では、選択ゲ−ト−浮遊ゲ−ト間のアスペ
ク比を無視でき、ソ−ス領域を薄い酸化膜下の不純物拡
散領域と共有できるので、半導体基板におけるセル面積
の縮小が可能になる。また、従来の半導体記憶装置と違
い選択トランジスタがはじめからオン状態になっている
ので、動作電圧は、低下させる事ができる。すなわち、
従来の選択トランジスタは、書込み及び消去時に１５〜
１６Ｖをそのゲ−ト電極に印加していたのに、本発明で
は、ゲ−ト電極に高電圧は、必要でなく、ＧＮＤ電位に
しておけば良い。
ら放出される。この場合、メモリトランジスタに電流が
流れないようにソ−ス電極Ｓは５Ｖにしておくこともあ
る。また、デ−タを読出す場合には、ドレイン電極Ｄに
１Ｖ程度を印加し、選択電極ＳＧ、制御電極ＣＧ及びソ
−ス電極Ｓを接地する事により行う。ＥＥＰＲＯＭはこ
のセル部に周辺回路として、昇圧回路、レベルシフタ回
路、ロウデコ−ダやカラムデコ−ダなどの論理回路など
を組込んでＥＥＰＲＯＭメモリが形成される。以上のよ
うに、本発明では、選択ゲ−ト−浮遊ゲ−ト間のアスペ
ク比を無視でき、ソ−ス領域を薄い酸化膜下の不純物拡
散領域と共有できるので、半導体基板におけるセル面積
の縮小が可能になる。また、従来の半導体記憶装置と違
い選択トランジスタがはじめからオン状態になっている
ので、動作電圧は、低下させる事ができる。すなわち、
従来の選択トランジスタは、書込み及び消去時に１５〜
１６Ｖをそのゲ−ト電極に印加していたのに、本発明で
は、ゲ−ト電極に高電圧は、必要でなく、ＧＮＤ電位に
しておけば良い。
【００１７】つぎに、図３及び図４を参照して第２の実
施例を説明する。図３は、ＥＥＰＲＯＭセルの平面図、
図４は、そのＢ−Ｂ′部分の断面図である。Ｐ型シリコ
ン半導体基板１にメモリトランジスタのソ−ス領域とな
るＮ＋型の第１の不純物拡散領域６と、第１の不純物拡
散領域６に向い合うように形成され、接合型電界効果ト
ランジスタを構成するＰ型の第２の不純物拡散領域７、
Ｎ型の第３の不純物拡散領域８及びＰ型の不純物拡散領
域９とを形成する構成は、第１の実施例と同じである
が、第１の不純物拡散領域６と第２乃至第４の不純物拡
散領域７、８、９との間の領域を含む半導体基板１上に
形成されるゲ−ト構造が異なっている。すなわち、前の
実施例では、第１のゲ−ト酸化膜は厚い酸化膜１０と第
３の不純物拡散領域８と接する薄いトンネル酸化膜４と
から構成されていたが、ここでは、第１のゲ−ト酸化膜
は、薄い約９０〜１００オングストロ−ムのトンネル酸
化膜４のみからなっている。その上には、前実施例と同
じ様にポリシリコンの浮游ゲ−ト電極３及びその上に第
２のゲ−ト酸化膜１１を介して制御ゲ−ト電極３１が形
成されている。第１の不純物拡散領域６表面には、ソ−
ス電極Ｓが形成され、第２及び第４の不純物拡散領域
７、９表面には、ビット線に接続されるドレイン電極Ｄ
が形成され、第３の不純物拡散領域８表面には、ワ−ド
線に接続される選択電極ＳＧが形成されている。
施例を説明する。図３は、ＥＥＰＲＯＭセルの平面図、
図４は、そのＢ−Ｂ′部分の断面図である。Ｐ型シリコ
ン半導体基板１にメモリトランジスタのソ−ス領域とな
るＮ＋型の第１の不純物拡散領域６と、第１の不純物拡
散領域６に向い合うように形成され、接合型電界効果ト
ランジスタを構成するＰ型の第２の不純物拡散領域７、
Ｎ型の第３の不純物拡散領域８及びＰ型の不純物拡散領
域９とを形成する構成は、第１の実施例と同じである
が、第１の不純物拡散領域６と第２乃至第４の不純物拡
散領域７、８、９との間の領域を含む半導体基板１上に
形成されるゲ−ト構造が異なっている。すなわち、前の
実施例では、第１のゲ−ト酸化膜は厚い酸化膜１０と第
３の不純物拡散領域８と接する薄いトンネル酸化膜４と
から構成されていたが、ここでは、第１のゲ−ト酸化膜
は、薄い約９０〜１００オングストロ−ムのトンネル酸
化膜４のみからなっている。その上には、前実施例と同
じ様にポリシリコンの浮游ゲ−ト電極３及びその上に第
２のゲ−ト酸化膜１１を介して制御ゲ−ト電極３１が形
成されている。第１の不純物拡散領域６表面には、ソ−
ス電極Ｓが形成され、第２及び第４の不純物拡散領域
７、９表面には、ビット線に接続されるドレイン電極Ｄ
が形成され、第３の不純物拡散領域８表面には、ワ−ド
線に接続される選択電極ＳＧが形成されている。
【００１８】微小な領域にパタ−ニングを行って、その
部分に適宜の材料を堆積させたり、エッチングを行うこ
とは、困難な作業である。高集積化が進めば、その微小
な領域は一層小さくなり、困難さが更に増す様になる。
本実施例のようにトンネル酸化膜部を利用せずに、第１
のゲ−ト酸化膜全体を薄い酸化膜とすれば、前述の微小
な領域は、無くなるので、困難な作業が減ることにな
る。図３及び図５を参照して第２の実施例において示し
たＥＥＰＲＯＭのセルをマトリックス状に配列し、配線
して形成したセル部を説明する。図はセル部の部分平面
図である。セル部は図３に示すセル構造を単位素子Ｒと
して、その単位素子Ｒを繰返し形成するものである。単
位素子Ｒの詳細は、図３に示されている。図５の様に、
接合型電界効果トランジスタのゲ−トになる第２の不純
物拡散領域７は繰返し形成されている複数の単位素子Ｒ
に共通に用いられており、そして、この不純物拡散領域
７には、適当な間隔で形成された図３の選択電極ＳＧに
繋がる複数のコンタクト１８が形成され、図３の選択電
極ＳＧはワ−ド線（図示せず）に接続される。このトラ
ンジスタのソ−ス／ドレインである第３の不純物拡散領
域８は、各単位素子Ｒにそれぞれ別個に用いられる。
部分に適宜の材料を堆積させたり、エッチングを行うこ
とは、困難な作業である。高集積化が進めば、その微小
な領域は一層小さくなり、困難さが更に増す様になる。
本実施例のようにトンネル酸化膜部を利用せずに、第１
のゲ−ト酸化膜全体を薄い酸化膜とすれば、前述の微小
な領域は、無くなるので、困難な作業が減ることにな
る。図３及び図５を参照して第２の実施例において示し
たＥＥＰＲＯＭのセルをマトリックス状に配列し、配線
して形成したセル部を説明する。図はセル部の部分平面
図である。セル部は図３に示すセル構造を単位素子Ｒと
して、その単位素子Ｒを繰返し形成するものである。単
位素子Ｒの詳細は、図３に示されている。図５の様に、
接合型電界効果トランジスタのゲ−トになる第２の不純
物拡散領域７は繰返し形成されている複数の単位素子Ｒ
に共通に用いられており、そして、この不純物拡散領域
７には、適当な間隔で形成された図３の選択電極ＳＧに
繋がる複数のコンタクト１８が形成され、図３の選択電
極ＳＧはワ−ド線（図示せず）に接続される。このトラ
ンジスタのソ−ス／ドレインである第３の不純物拡散領
域８は、各単位素子Ｒにそれぞれ別個に用いられる。
【００１９】そして、そのドレインは、それぞれ配線
（図示せず）によって１つに接続し、ビット線（図示せ
ず）に接続される。第２の不純物拡散領域７と交差する
太い配線１９は、第４の不純物拡散領域９を１つにまと
めるものである。単位素子Ｒの一つ置きにコンタクト電
極２０を形成している。この太い配線１９に挟まれてメ
モリトランジスタのソ−ス領域である第１の不純物拡散
領域６を１つにまとめる配線２２が形成されている。こ
の配線２２も単位素子Ｒの１つ置きにコンタクト電極２
３が形成されている。なお、不純物拡散領域７に接続さ
れたコンタクト電極１８も単位素子Ｒの二つ置きに配置
されている。図３の半導体基板１表面やゲ−ト構造を被
覆するようにＢＰＳＧやＰＳＧなどの層間絶縁膜を施
し、これらの上や間にアルミニウムなどの前述した配線
を形成してセル部を構成する。
（図示せず）によって１つに接続し、ビット線（図示せ
ず）に接続される。第２の不純物拡散領域７と交差する
太い配線１９は、第４の不純物拡散領域９を１つにまと
めるものである。単位素子Ｒの一つ置きにコンタクト電
極２０を形成している。この太い配線１９に挟まれてメ
モリトランジスタのソ−ス領域である第１の不純物拡散
領域６を１つにまとめる配線２２が形成されている。こ
の配線２２も単位素子Ｒの１つ置きにコンタクト電極２
３が形成されている。なお、不純物拡散領域７に接続さ
れたコンタクト電極１８も単位素子Ｒの二つ置きに配置
されている。図３の半導体基板１表面やゲ−ト構造を被
覆するようにＢＰＳＧやＰＳＧなどの層間絶縁膜を施
し、これらの上や間にアルミニウムなどの前述した配線
を形成してセル部を構成する。
【００２０】つぎに、第２の実施例に用いたＥＥＰＲＯ
Ｍの製造方法を図６乃至図１３に示す製造工程断面図を
参照して説明する。ＥＥＰＲＯＭにはセル部以外にも高
電圧回路や論理回路などの周辺回路部があり、これら各
部を同時に処理していくことにより効率的に製造工程が
実施される。Ｐ型シリコン半導体基板１に、例えば、リ
ンをイオン注入して論理回路部にＮウエル１２を形成
し、例えば、ボロンをイオン注入してセル部にＰウエル
９及び論理回路部にＰウエル１３を形成し、活性領域間
をＬＯＣＯＳによるフィ−ルド酸化膜により素子分離す
る（図６）。半導体基板１表面の状態を明確にするため
に、このフィ−ルド酸化膜の図示は省略する。ＰＥＰに
よりセル部にボロンをイオン注入して半導体基板１内に
Ｎ−型の第１の不純物拡散領域６及び第２の不純物拡散
領域となるＰウエル９内にＮ−型の第３の不純物拡散領
域８を形成する（図７）。第１及び第３の不純物拡散領
域の不純物濃度は、いずれも、例えば、約５×１０17ｃ
ｍ-3である。ついで、半導体基板１表面に、シリコン酸
化膜１０を熱酸化もしくはＣＶＤを用いて４００オング
ストロ−ム程度堆積させる。その後ゲ−ト電極形成部分
のシリコン酸化膜１０をエッチング除去して半導体基板
１の表面を露出させる。
Ｍの製造方法を図６乃至図１３に示す製造工程断面図を
参照して説明する。ＥＥＰＲＯＭにはセル部以外にも高
電圧回路や論理回路などの周辺回路部があり、これら各
部を同時に処理していくことにより効率的に製造工程が
実施される。Ｐ型シリコン半導体基板１に、例えば、リ
ンをイオン注入して論理回路部にＮウエル１２を形成
し、例えば、ボロンをイオン注入してセル部にＰウエル
９及び論理回路部にＰウエル１３を形成し、活性領域間
をＬＯＣＯＳによるフィ−ルド酸化膜により素子分離す
る（図６）。半導体基板１表面の状態を明確にするため
に、このフィ−ルド酸化膜の図示は省略する。ＰＥＰに
よりセル部にボロンをイオン注入して半導体基板１内に
Ｎ−型の第１の不純物拡散領域６及び第２の不純物拡散
領域となるＰウエル９内にＮ−型の第３の不純物拡散領
域８を形成する（図７）。第１及び第３の不純物拡散領
域の不純物濃度は、いずれも、例えば、約５×１０17ｃ
ｍ-3である。ついで、半導体基板１表面に、シリコン酸
化膜１０を熱酸化もしくはＣＶＤを用いて４００オング
ストロ−ム程度堆積させる。その後ゲ−ト電極形成部分
のシリコン酸化膜１０をエッチング除去して半導体基板
１の表面を露出させる。
【００２１】そして、例えば、熱酸化により露出した部
分に、厚さが約９０〜１００オングストロ−ムの薄いゲ
−ト酸化膜（トンネル酸化膜）４を形成する（図８）。
ついで、第１層目のポリシリコン膜３をシリコン酸化膜
１０及びゲ−ト酸化膜４上に堆積し、さらに、その上
に、例えば、ＳｉＯ2 ／Ｓｉ3 Ｎ4 からなる層間絶縁膜
１１を積層する（図９）。ついで、論理回路部上のシリ
コン酸化膜１０、第１層目のポリシリコン膜３及び層間
絶縁膜１１をエッチング除去する。これらを除去した後
の半導体基板１の論理回路部上に熱酸化またはＣＶＤ法
などにより約１５０オングストロ−ム厚のゲ−ト酸化膜
１４を形成させる。続いて、半導体基板１上に第２層の
ポリシリコン膜３１をＣＶＤ法により堆積する（図１
０）。この第２層目のポリシリコン膜３１は、論理回路
部にも形成されるが、この部分では、第１層目となる
（図１１）。このように堆積させた第１層目及び第２層
目のポリシリコン膜３、３１は、パタ−ニングを行って
セル部、高電圧回路部及び論理回路部にゲ−ト酸化膜及
びゲ−ト電極を形成する。その後第２回目のリンのイオ
ン注入を行って、各ゲ−ト電極の両サイドにそれぞれＮ
＋型のソ−ス／ドレイン領域１５、１６を形成し、続い
て、第２回目のボロンのイオン注入を行って、セル部に
Ｐ＋型の第２の不純物拡散領域７を形成し、論理回路部
には、ゲ−ト電極の両サイドにＰ＋型のソ−ス／ドレイ
ン領域１７を形成する。
分に、厚さが約９０〜１００オングストロ−ムの薄いゲ
−ト酸化膜（トンネル酸化膜）４を形成する（図８）。
ついで、第１層目のポリシリコン膜３をシリコン酸化膜
１０及びゲ−ト酸化膜４上に堆積し、さらに、その上
に、例えば、ＳｉＯ2 ／Ｓｉ3 Ｎ4 からなる層間絶縁膜
１１を積層する（図９）。ついで、論理回路部上のシリ
コン酸化膜１０、第１層目のポリシリコン膜３及び層間
絶縁膜１１をエッチング除去する。これらを除去した後
の半導体基板１の論理回路部上に熱酸化またはＣＶＤ法
などにより約１５０オングストロ−ム厚のゲ−ト酸化膜
１４を形成させる。続いて、半導体基板１上に第２層の
ポリシリコン膜３１をＣＶＤ法により堆積する（図１
０）。この第２層目のポリシリコン膜３１は、論理回路
部にも形成されるが、この部分では、第１層目となる
（図１１）。このように堆積させた第１層目及び第２層
目のポリシリコン膜３、３１は、パタ−ニングを行って
セル部、高電圧回路部及び論理回路部にゲ−ト酸化膜及
びゲ−ト電極を形成する。その後第２回目のリンのイオ
ン注入を行って、各ゲ−ト電極の両サイドにそれぞれＮ
＋型のソ−ス／ドレイン領域１５、１６を形成し、続い
て、第２回目のボロンのイオン注入を行って、セル部に
Ｐ＋型の第２の不純物拡散領域７を形成し、論理回路部
には、ゲ−ト電極の両サイドにＰ＋型のソ−ス／ドレイ
ン領域１７を形成する。
【００２２】以下の工程は、図示はしないが、層間絶縁
膜を半導体基板１上に施し、その上にセル部や周辺回路
部を接続するアルミニウムなどの金属配線を施し、さら
に、パッシベ−ッション膜を形成して、ＥＥＰＲＯＭメ
モリを完成させる。以上、実施例では、Ｐ型半導体基板
を用いたが、Ｎ型半導体基板を用いることもできる。更
に、選択トランジスタに用いる接合型電界効果トランジ
スタもＰＮＰ型に限定する必要はなく、ＮＰＮ型トラン
ジスタでもよい。また、実施例では半導体基板にウエル
を形成してその中に二重の不純物拡散領域を形成し、Ｐ
ＮＰ型構造を形成している。しかし、ウエルを用いずＰ
型半導体基板に直接Ｎ型及びＰ型の不純物拡散領域を形
成し、この半導体基板のＰ型と不純物拡散領域のＮ型及
びＰ型を用いてＰＮＰ型構造を形成することもできる。
しかし、この場合は、半導体基板自身の不純物濃度を調
整するのが難しいので、この構造を用いるのは有利では
ない。
膜を半導体基板１上に施し、その上にセル部や周辺回路
部を接続するアルミニウムなどの金属配線を施し、さら
に、パッシベ−ッション膜を形成して、ＥＥＰＲＯＭメ
モリを完成させる。以上、実施例では、Ｐ型半導体基板
を用いたが、Ｎ型半導体基板を用いることもできる。更
に、選択トランジスタに用いる接合型電界効果トランジ
スタもＰＮＰ型に限定する必要はなく、ＮＰＮ型トラン
ジスタでもよい。また、実施例では半導体基板にウエル
を形成してその中に二重の不純物拡散領域を形成し、Ｐ
ＮＰ型構造を形成している。しかし、ウエルを用いずＰ
型半導体基板に直接Ｎ型及びＰ型の不純物拡散領域を形
成し、この半導体基板のＰ型と不純物拡散領域のＮ型及
びＰ型を用いてＰＮＰ型構造を形成することもできる。
しかし、この場合は、半導体基板自身の不純物濃度を調
整するのが難しいので、この構造を用いるのは有利では
ない。
【００２３】
【発明の効果】本発明により、選択ゲート−浮遊ゲート
間のアスペクト比を無視できるようになり、また、ドレ
イン領域を薄いトンネル酸化膜の下の不純物拡散領域と
共有できるためにセル面積を縮小することができる。更
に、選択トランジスタが始めからｏｎ状態になっている
ため、動作電圧を下げることができるので信頼性および
能率向上につながり、高集積化された半導体記憶装置を
困難な工程を経ないで容易に提供する事ができる。
間のアスペクト比を無視できるようになり、また、ドレ
イン領域を薄いトンネル酸化膜の下の不純物拡散領域と
共有できるためにセル面積を縮小することができる。更
に、選択トランジスタが始めからｏｎ状態になっている
ため、動作電圧を下げることができるので信頼性および
能率向上につながり、高集積化された半導体記憶装置を
困難な工程を経ないで容易に提供する事ができる。
【図１】本発明の第１の実施例の半導体記憶装置の断面
図。
図。
【図２】図１の半導体記憶装置の平面図。
【図３】第２の実施例の半導体記憶装置の断面図。
【図４】図３の半導体記憶装置の平面図。
【図５】セルを複数半導体基板に配線により形成したセ
ル部を示す平面図。
ル部を示す平面図。
【図６】本発明の半導体記憶装置の製造方法を示す製造
工程断面図。
工程断面図。
【図７】本発明の半導体記憶装置の製造方法を示す製造
工程断面図。
工程断面図。
【図８】本発明の半導体記憶装置の製造方法を示す製造
工程断面図。
工程断面図。
【図９】本発明の半導体記憶装置の製造方法を示す製造
工程断面図。
工程断面図。
【図１０】本発明の半導体記憶装置の製造方法を示す製
造工程断面図。
造工程断面図。
【図１１】本発明の半導体記憶装置の製造方法を示す製
造工程断面図。
造工程断面図。
【図１２】本発明の半導体記憶装置の製造方法を示す製
造工程断面図。
造工程断面図。
【図１３】本発明の半導体記憶装置の製造方法を示す製
造工程断面図。
造工程断面図。
【図１４】従来の半導体記憶装置の平面図。
【図１５】図１４のＣ−Ｃ′部の断面図。
１ 半導体基板 ２ 選択ゲ−ト電極 ３ 浮遊ゲ−ト電極 ４ 薄い絶縁膜（トンネル酸化膜） ５ 不純物拡散領域 ６ 第１の不純物拡散領域（ソ−ス領
域） ７ 第２の不純物拡散領域 ８ 第３の不純物拡散領域 ９ 第４の不純物拡散領域（ウエル領
域） １０ 厚い酸化膜（第１のゲ−ト酸化
膜） １１ 層間絶縁膜（第２のゲ−ト酸化
膜） １２ Ｎウエル １４ ゲ−ト酸化膜 １５、１６、１７ ソ−ス／ドレイン領域 １８、２０、２３ コンタクト １９、２２ 配線 ２１ ダミ−選択ゲ−ト電極 ３１ 制御ゲ−ト電極 ６１ 不純物拡散領域
域） ７ 第２の不純物拡散領域 ８ 第３の不純物拡散領域 ９ 第４の不純物拡散領域（ウエル領
域） １０ 厚い酸化膜（第１のゲ−ト酸化
膜） １１ 層間絶縁膜（第２のゲ−ト酸化
膜） １２ Ｎウエル １４ ゲ−ト酸化膜 １５、１６、１７ ソ−ス／ドレイン領域 １８、２０、２３ コンタクト １９、２２ 配線 ２１ ダミ−選択ゲ−ト電極 ３１ 制御ゲ−ト電極 ６１ 不純物拡散領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/04 Ｈ０１Ｌ 27/115 8728−4Ｍ Ｈ０１Ｌ 27/10 ４３４
Claims (7)
- 【請求項１】 第１導電型半導体基板と、 前記半導体基板に表面が露出するように形成された第２
導電型の第１の不純物拡散領域と、 前記半導体基板に前記第１の不純物拡散領域とは離隔し
ており、表面が露出するように形成された第１導電型の
第２の不純物拡散領域と、 前記半導体基板に表面が露出するように形成され、前記
第２の不純物拡散領域に少なくとも部分的に囲まれ、こ
の第２の不純物拡散領域とＰＮ接合を形成している第２
導電型の第３の不純物拡散領域と、 前記半導体基板に表面が露出するように形成され、前記
第３の不純物拡散領域に囲まれ、この第３の不純物拡散
領域とＰＮ接合を形成している第１導電型の第４の不純
物拡散領域と、 少なくとも前記半導体基板の前記第１の不純物拡散領域
と前記第４の不純物拡散領域との間の領域上に形成さ
れ、かつ、少なくとも一部が前記第３の不純物拡散領域
の前記半導体基板表面に露出している部分の上に形成さ
れている他の部分より薄い絶縁膜からなる第１のゲ−ト
絶縁膜と、 前記第１のゲ−ト絶縁膜の上に形成された浮遊ゲ−ト電
極と、 前記浮遊ゲ−ト電極の上に形成された第２のゲ−ト絶縁
膜と、 前記第２のゲ−ト絶縁膜の上に形成された制御ゲ−ト電
極とを備えていることを特徴とする半導体記憶装置。 - 【請求項２】 前記第２の不純物拡散領域と前記第４の
不純物拡散領域とをゲ−ト領域とし、前記第３の不純物
拡散領域をソ−ス／ドレイン領域とする接合型電界効果
トランジスタが形成され、この接合型電界効果トランジ
スタを選択トランジスタとして用いることを特徴とする
請求項１に記載の半導体記憶装置。 - 【請求項３】 前記第１のゲ−ト絶縁膜は、すべて薄い
絶縁膜からなることを特徴とする請求項１又は請求項２
に記載の半導体記憶装置。 - 【請求項４】 前記第２の不純物拡散領域、前記第３の
不純物拡散領域及び前記第４の不純物拡散領域は、前記
半導体基板に形成された第１導電型のウエル領域に形成
されていることを特徴とする請求項１乃至請求項３のい
ずれかに記載の半導体記憶装置。 - 【請求項５】 第１導電型の半導体基板に第１導電型の
ウエル領域を形成する工程と、 前記半導体基板に第２導電型不純物を拡散して、この半
導体基板内に表面が露出する第２導電型の第１の不純物
拡散領域と、前記ウエル領域に表面が露出する第２導電
型の第３の不純物拡散領域とを形成する工程と、 前記半導体基板表面に絶縁膜を形成する工程と、 少なくとも第１の不純物拡散領域と前記ウエル領域との
間の領域を含むゲ−ト形成領域上の前記絶縁膜を選択的
にエッチング除去してその部分の半導体基板表面を露出
させる工程と、 前記露出したゲ−ト形成領域の半導体基板表面上に薄い
絶縁膜を形成する工程と、 前記薄い絶縁膜及び前記絶縁膜の上に第１層目の導電膜
を形成する工程と、 前記第１層目の導電膜の上に層間絶縁膜を形成する工程
と、 前記層間絶縁膜の上に第２層目の導電膜を形成する工程
と、 前記絶縁膜、第１層目の導電膜、前記層間絶縁膜及び前
記第２層目の導電膜を選択的にエッチングして前記ゲ−
ト形成領域に第１のゲ−ト絶縁膜、浮遊ゲ−ト電極、第
２のゲ−ト絶縁膜及び制御ゲ−ト電極を順次積層する工
程と、 前記第３の不純物拡散領域に第１導電型不純物を拡散し
て半導体基板表面に露出する第１導電型の第２の不純物
拡散領域を形成する工程とを備えていることを特徴とす
る半導体記憶装置の製造方法。 - 【請求項６】 前記第２の不純物拡散領域と前記第４の
不純物拡散領域との間には電位差がない状態で前記制御
ゲ−ト電極に高電圧を印加することによって消去動作を
行うことを特徴とする請求項２に記載の半導体記憶装置
の駆動方法。 - 【請求項７】 前記第２の不純物拡散領域と前記第４の
不純物拡散領域との間には電位差がない状態で前記ドレ
イン領域に高電圧を印加することによって書込み動作を
行うことを特徴とする請求項２に記載の半導体記憶装置
の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208478A JPH0637330A (ja) | 1992-07-13 | 1992-07-13 | 半導体記憶装置及びその製造方法、駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4208478A JPH0637330A (ja) | 1992-07-13 | 1992-07-13 | 半導体記憶装置及びその製造方法、駆動方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637330A true JPH0637330A (ja) | 1994-02-10 |
Family
ID=16556836
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4208478A Withdrawn JPH0637330A (ja) | 1992-07-13 | 1992-07-13 | 半導体記憶装置及びその製造方法、駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637330A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990082845A (ko) * | 1998-04-01 | 1999-11-25 | 클라크 3세 존 엠. | 저전압 환경에서 프로그램 가능 및 소거 가능한 단일 폴리 ｅｅｐｒｏｍ 셀 및 그 프로그래밍, 소거, 판독 방법 |
-
1992
- 1992-07-13 JP JP4208478A patent/JPH0637330A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990082845A (ko) * | 1998-04-01 | 1999-11-25 | 클라크 3세 존 엠. | 저전압 환경에서 프로그램 가능 및 소거 가능한 단일 폴리 ｅｅｐｒｏｍ 셀 및 그 프로그래밍, 소거, 판독 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19991005 |