CN104835791B

CN104835791B - 一种eeprom存储器件以及制备方法

Info

Publication number: CN104835791B
Application number: CN201410046805.XA
Authority: CN
Inventors: 赵晓燕; 张冬平; 郭兵; 方虹
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2014-02-10
Filing date: 2014-02-10
Publication date: 2018-03-16
Anticipated expiration: 2034-02-10
Also published as: CN104835791A

Abstract

本发明涉及一种EEPROM存储器件以及制备方法，所述方法包括：提供半导体衬底，所述半导体衬底上形成有高压晶体管的栅极和存储器件的浮栅；在所述高压晶体管的栅极和所述浮栅上沉积栅极介电层；在所述栅极介电层上沉积控制栅材料层；蚀刻所述控制栅材料层和所述栅极介电层，以在所述浮栅上方形成控制栅，同时在所述高压晶体管的栅极的侧壁上形成由所述控制栅材料层形成的第一间隙壁；在所述高压晶体管的栅极的第一间隙壁上以及所述控制栅的侧壁上形成第二间隙壁。所述方法具有以下优点：（1）该工艺过程并没有牺牲其他工艺窗口，也没增加额外的生产成本；（2）所述方法增加工艺余裕（margin），能够更加有助于器件尺寸的进一步缩小。

Description

一种EEPROM存储器件以及制备方法

技术领域

本发明涉及半导体领域，具体地，本发明涉及一种EEPROM存储器件以及制备方法。

背景技术

电可擦可编程只读存储器(EEPROM，Electrically Erasable ProgrammableRead-Only Memory)，是一种掉电后数据不丢失的存储芯片；其可以在电脑上或专用设备上擦除已有信息，重新编程。EEPROM是非易失性存储器，其中的闪速EEPROM发展迅速。EEPROM比DRAM复杂，因此EEPROM的集成度很难提高。

一个EEPROM存储单元的存储信息的部分就像一个常闭或常开的晶体管，当浮栅充电时，容纳电荷或者阻碍电子从控制栅流向硅；充电通过将源/漏接地，于控制栅上施加电压来完成；施加反向电压，将使电荷流向硅衬底。这样，基于一个存储单元存储1位(bit)数据，随着大规模的存储单元阵列结构，芯片尺寸增大。

典型的，非易失性存储器有两个基本的结构：堆叠栅结构和分离栅结构。具有堆叠栅结构的EEPROM通常包括浮栅和设置于浮栅上的控制栅。此种堆叠栅结构的EEPORM通常会有过擦除问题，一旦过擦除问题发生，在其他存储单元的读操作过程中就会有不期望出现的漏电流。制造堆叠栅结构的EEPROM比分离栅结构的EEPROM工艺流程简单，然而，由于其有过擦除问题而分离栅结构的EEPROM没有，因此具有分离栅结构的EEPROM使用范围更广。

具有分离栅结构的EEPROM包括控制栅，浮栅和高压晶体管的栅极，其中控制栅设于浮栅之上，控制栅和浮栅两者是侧边补偿(laterally offset)。尽管具有分离栅结构的EEPROM没有过擦除问题，然而，由于高压晶体管的栅极的引入，增加了制造步骤的复杂性并且增加了存储单元的尺寸。分离栅结构的EPROM的存储单元比堆叠栅结构的EEPROM的存储器的存储单元大，分离栅存储单元很难按比例缩小，因为高压晶体管的栅极、控制栅和浮栅不是自对准。

现有技术中所述EEPROM存储单元中包含自对准硅化物的高压MOS器件（HV MOS）如图1a所示，所述结构中包含衬底101、位于所述衬底101上的栅极结构104、间隙壁103，以及位于栅极结构104两侧的自对准硅化物102，所述结构中高压器件需要能够为存储单元提高较大的电压，所述器件的击穿电压成为一个重要的性能评价，现有技术中所述高压器件受到GIDL效应的控制，因此增加HV MOS中漏极和栅极之间的间距可以明显的提高器件的击穿电压，现有技术中所述第二间隙壁的宽度由于考虑器件的性能因而一般设置为固定宽度。

现有技术中为了提高HV MOS的击穿电压，通常选用以下两种方式：

第一种如图1b-1c所示，在形成所述高压晶体管的栅极10和所述控制栅20之后，在所述高压晶体管的栅极10和所述控制栅20上沉积额外的氧化物层105，通过增加额外的氧化物层105来增加漏区和栅极之间的间距，但是所述方法会引起自对硅化物阻挡（SAB）工艺以及接触孔形成工艺的工艺余裕（marginal），另外所述高压晶体管的栅极10和所述控制栅20之间较小的间隙会造成在栅极蚀刻过程中对有源区造成损坏。

第二种方法如图1d所示，通过在所述栅极结构的两侧形成自对硅化物阻挡层106，然后在执行源漏注入，以增加源漏区和栅极之间的间距，但是所述方法导致器件的尺寸增加，而且由于源漏区和所述栅极结构不是自对准的结构，需要增加更多的工艺余裕（marginal）来解决该问题。

因此，现有技术中EEPROM中为了提高HV MOS的击穿电压，尝试了各种不同的方法，但是每种方法都存在不同的弊端，例如导致工艺过程复杂或者对器件造成其他的损坏等。所以需要对现有的EEPROM的制备方法做进一步的改进，以解决上述问题，进一步提高器件的性能。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明为了解决现有技术中存在的问题，提供了一种EEPROM存储器件的制备方法，包括：

提供半导体衬底，所述半导体衬底上形成有高压晶体管的栅极和存储器件的浮栅；

在所述高压晶体管的栅极和所述浮栅上沉积栅极介电层；

在所述栅极介电层上沉积控制栅材料层；

蚀刻所述控制栅材料层和所述栅极介电层，以在所述浮栅上方形成控制栅，同时在所述高压晶体管的栅极的侧壁上形成由所述控制栅材料层形成的第一间隙壁；

在所述高压晶体管的栅极的第一间隙壁上以及所述控制栅的侧壁上形成第二间隙壁。

作为优选，所述高压晶体管为选择晶体管。

作为优选，所述第二间隙壁的材料为用于形成低压晶体管的间隙壁的材料。

作为优选，在形成所述第二间隙壁的同时，还包括在所述半导体衬底上的低压晶体管的栅极侧壁上形成间隙壁。

作为优选，在所述栅极介电层上沉积控制栅材料层之后，所述方法还包括：

在所述浮栅上方形成掩膜层，以覆盖所述浮栅上方以及侧壁上的所述控制栅材料层；

蚀刻所述栅极介电层和所述控制栅材料层，以在所述高压晶体管的栅极的侧壁上形成所述第一间隙壁；

去除所述掩膜层，以在所述浮栅上方形成所述控制栅。

作为优选，在沉积栅极介电层之前，所述方法还进一步包括在所述高压晶体管的栅极和所述浮栅两侧的半导体衬底中执行浅掺杂，形成浅掺杂区域的步骤。

作为优选，所述控制栅包括位于所述浮栅上方的水平部分以及位于所述浮栅侧壁的栅极介电层上的竖直部分。

作为优选，在所述高压晶体管的栅极的第一间隙壁上以及所述控制栅上形成第二间隙壁的方法为：

沉积第二间隙壁材料层，以覆盖所述高压晶体管的栅极和所述控制栅；

蚀刻所述第二间隙壁材料层，以去除水平部分的所述第二间隙壁材料层，在所述高压晶体管的栅极的所述第一间隙壁上以及所述控制栅上形成所述第二间隙壁。

作为优选，所述方法还包括在形成所述第二间隙壁之后在所述高压晶体管的栅极和所述控制栅两侧的半导体衬底中执行源漏注入的步骤，以分别形成源漏区。

作为优选，所述控制栅材料层选用多晶硅层；

所述栅极介电层选用ONO层。

本发明还提供了一种EEPROM存储器件，包括相互分离的高压晶体管的栅极和控制栅；

其中，所述高压晶体管的栅极的侧壁上形成有第一间隙壁以及位于第一间隙壁外侧的第二间隙壁，

所述第一间隙壁选用多晶硅材料，所述第一间隙壁和所述高压晶体管的栅极之间具有栅极介电层。

作为优选，所述器件还包括浮栅，其中所述控制栅位于所述浮栅上并包围所述浮栅，所述浮栅和控制栅之间形成有栅极介电层。

本发明为了解决现有技术中存在的问题提供了一种EEPROM存储器件的制备方法，在所述方法中通过优化制备工艺过程，不仅提高了器件的击穿电压，而且能够和现有的工艺兼容。

所述方法具有以下优点：

（1）通过在所述高压器件中增加一个额外的间隙壁，而且该工艺过程并没有牺牲其他工艺窗口，也没增加额外的生产成本；

（2）所述方法增加工艺余裕（margin），能够更加有助于器件尺寸的进一步缩小；

（3）所述方法增加了栅极制备过程中的工艺窗口。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1a-1d为现有技术中EEPROM存储器件的制备过程示意图；

图2a-2d为本发明一具体实施方式中EEPROM存储器件的制备过程示意图；

图3a-3i为本发明一优选实施方式中EEPROM存储器件的制备过程示意图；

图4为本发明一具体实施方式中EEPROM存储器件的制备工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述EEPROM存储器件及其制备方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

本发明为了解决现有技术中存在的问题，提供了一种EEPROM器件的制备方法，包括：

在所述高压晶体管的栅极和所述浮栅上沉积栅极介电层；

在所述栅极介电层上沉积控制栅材料层；

实施例1

下面结合附图2a-2d对本发明所述实施方式做进一步的说明。

首先，执行步骤201，提供半导体衬底201，在所述半导体衬底上形成有由半导体材料层形成的高压晶体管的栅极204以及控制栅的浮栅203，在所述高压晶体管的栅极204和所述浮栅203上还形成有栅极介电层205和控制栅材料层206。

具体地，如图2a所示，提供半导体衬底201，所述半导体衬底201可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。

此外，半导体衬底201上还可以形成有其它器件，例如在半导体衬底201中可以形成有隔离结构，所述隔离结构为浅沟槽隔离（STI）结构或者局部氧化硅（LOCOS）隔离结构。

然后在所述半导体衬底201上形成高压氧化物层202和遂穿氧化层，具体步骤包括：在形成氧化层后，利用遂穿窗口掩膜以及曝光显影工艺，将所述的氧化层图案化，选择刻蚀图案化的氧化层的部分厚度，被选择刻蚀的部分形成遂穿氧化层，未被刻蚀的部分形成高压氧化层202；其中所述高压氧化层202的厚度约为150埃-370埃，所述遂穿氧化层的厚度约为40埃～160埃。

在形成高压氧化物层202和遂穿氧化层，在高压氧化层202和遂穿氧化层沉积第一半导体材料层，利用光刻工艺刻蚀形成高压晶体管的栅极204以及控制栅的浮栅203；浮栅203于所述遂穿氧化层上，高压晶体管的栅极204位于所述高压氧化层上。作为优选，所述高压晶体管的栅极204为选择栅。

然后半导体衬底上依次沉积栅极介电层205和控制栅材料层206，以覆盖所述高压晶体管的栅极204和浮栅203，具体地，所述栅极介电层205可以选用常用的氧化物或者氧化物的叠层，优选为ONO（氧化物-氮化物-氧化物的结构绝缘栅极介电层）。

其中所述栅极介电层205在高压晶体管的栅极204和浮栅203上具有不同的功能，其中在所述浮栅203上形成所述栅极介电层205用于将在后续步骤中在所述浮栅203上形成的控制栅和所述浮栅203形成隔离，在所述高压晶体管的栅极204上用于形成侧壁。

其中控制栅材料层206可以选用常用的半导体材料层，例如硅或者多晶硅等，在本发明的一具体地实施方式中优选为多晶硅。

执行步骤202，在所述浮栅203上方的控制栅材料层206上形成掩膜层，然后蚀刻所述高压晶体管的栅极204上方的控制栅材料层206以及栅极介电层205，以在所述高压晶体管的栅极204的侧壁上形成第一间隙壁。

具体地，如图2b所示，在所述浮栅203上方的控制栅材料层206上形成掩膜层，所述掩膜层覆盖住所述浮栅区域，以保护在所述蚀刻过程中不会对浮栅区域造成损坏。其中所述掩膜层可以选择光刻胶层或者硬掩膜层，本发明的一具体地实施方式中优选为光刻胶层，在后续的步骤中更加容易去除。

然后蚀刻位于所述高压晶体管的栅极204上的所述栅极介电层205以及所述控制栅材料层206，以在所述高压晶体管的栅极204的侧壁上形成第一间隙壁，其中所述第一间隙壁包括栅极介电层205以及控制栅材料层206，其中所述栅极介电层205包括位于所述高压晶体管的栅极204上的竖直部分以及位于所述半导体衬底201上的水平部分，其中所述半导体材料层位于所述栅极介电层205上，共同形成所述第一间隙壁。

其中在该步骤中，可以选用干法蚀刻或者湿法蚀刻形成所述第一间隙壁，可以选用本领域中形成常规间隙壁的方法或者根据具体工艺进行改进后的方法，在此不再赘述。

然后去除所述掩膜层，以在所述浮栅203的上方形成控制栅，在该步骤中所述掩膜层的作用不仅仅保护所述浮栅区域，同时所述掩膜层还定义了所述控制栅的形状和关键尺寸，在该步骤中蚀刻形成所述第一间隙壁的过程中将所述掩膜层的图案转移至所述控制栅材料层206上，以在所述浮栅203的上方同时形成控制栅，因此去除所述掩膜层之后即可得到所述控制栅。

其中所述控制栅完全包围所述浮栅203，所述控制栅包括水平部分以及竖直部分，其中所述水平部分包括位于所述浮栅203正上方以及部分位于所述半导体衬底201上的部分，其中竖直部分为位于所述浮栅侧壁外侧的部分。

所述控制栅和所述浮栅203之间通过所述栅极介电层205相隔离。

执行步骤203，在所述半导体衬底201上沉积第二间隙壁材料层207，以覆盖所述高压晶体管的栅极204以及所述控制栅。

具体地，如图2c所示，所述第二间隙壁层材料207完全覆盖所述高压晶体管的栅极204以及所述控制栅以及露出的所述半导体衬底201，其中所述第二间隙壁材料层207可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层。所述第二间隙壁的材料为用于形成低压晶体管的间隙壁的材料。

执行步骤204，蚀刻所述第二间隙壁材料层207，以在所述第一间隙壁的侧壁上以及所述控制栅的侧壁上形成第二间隙壁。

具体地，如图2d所示，在该蚀刻过程中可以选用干法蚀刻或者湿法蚀刻形成所述第一间隙壁，可以选用本领域中形成常规间隙壁的方法或者根据具体工艺进行改进后的方法，在此不再赘述。在形成所述第二间隙壁的同时，还包括在所述半导体衬底上的低压晶体管的栅极侧壁上形成间隙壁。

在形成所述第二间隙壁之后相对于常规EEPROM来说，在所述高压晶体管的栅极上形成有额外的第一间隙壁，增加了源漏区和所述栅极之间的间距，提高所述器件的击穿电压，提高了器件的性能。

实施例2

下面结合图3a-3i对本发明的一优选实施方式做进一步的说明。

需要说明的是，在所述EEPROM器件中，典型的分离栅结构的EEPROM包括控制栅、位于控制栅上的浮栅和分立的高压晶体管的栅极。但是在图3a-3i中仅仅示出了高压晶体管的栅极，没有画出控制栅，但是需要说明的是在器件制备过程中在同一晶圆上，所述控制栅和所述高压晶体管的栅极的制备过程中很多工艺步骤是一起完成的，例如在源漏注入以及间隙壁的蚀刻等步骤，在没有特殊说明情况下，在下面的说明中虽然不会涉及控制栅的制备过程，但实际工艺中会在同一步骤中完成某些结构，如实施例1所示。为了更加突出本发明的改进步骤，下面仅针对高压晶体管的栅极进行着重说明。

执行步骤301，提供半导体衬底301，其中所述半导体衬底301中形成有阱区302。

具体地，如图3a所示，半导体衬底301可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。

执行离子注入步骤，在所述半导体衬底中形成阱区，作为优选，在该步骤中选用是离子注入工艺或扩散工艺。作为优选，通过轻度的离子注入或者掺杂形成所述阱区，其中注入的离子类型根据需要进行选择，可以为N型或者P型，为磷、砷、锑、铋中的一种或组合，或者还可以选用硼。

执行步骤302，在所述半导体衬底301上形成高压氧化物层303和第一半导体材料层304。

具体地，如图3b所示，在所述半导体衬底301上沉积高压氧化物层303，然后在所述高压氧化物层303上沉积第一半导体材料层304，其中，所述高压氧化物层303以是氧化硅(SiO₂)或氮氧化硅(SiON)。可以采用本领域技术人员所习知的氧化工艺例如炉管氧化、快速热退火氧化(RTO)、原位水蒸气氧化(ISSG)等形成氧化硅材质的栅极介质层。

然后沉积第一半导体材料层303，包含半导体材料的多层结构，在本发明的一具体实施方式中所述第一半导体材料层选用多晶硅材料层。

执行步骤303，蚀刻所述高压氧化物层以及第一半导体材料层304，以形成所述高压晶体管的栅极。

具体地，如图3c所示，然后对所述高压氧化物层执行303以及第一半导体材料层304进行蚀刻，形成所述高压晶体管的栅极，具体地，在所述第一半导体材料层上形成图案化的光刻胶层，所述光刻胶层中形成有所述高压晶体管的栅极的图案以及位置，然后以所述光刻胶层为掩膜蚀刻所述高压氧化物层303以及第一半导体材料层304，将所述图案转移至所述高压氧化物层303中，以形成高压晶体管的栅极204。

执行步骤304，执行浅掺杂(LDD)于高压晶体管的栅极两侧的所述半导体衬底中，形成浅掺杂漏极掺杂区域。

具体地，如图3d所示，形成所述浅掺杂漏极掺杂区域的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，例如在衬底上NMOS区域进行N型掺杂，以形成N型晶体管，在PMOS区域进行P型掺杂，以形成P型晶体管，所述浅掺杂漏极掺杂区域中可以形成N型或者P型掺杂，所述N型掺杂剂包括P、As、Sb，所述P型掺杂剂包括B和BF和In，在本发明的一具体实施方式中如图所示，形成N型掺杂，所述掺杂方法可以为以下任一种方法：

第一种方法为离子注入（Nitrogen implantation），所述注入的离子能量为1kev-10kev，注入的离子剂量为5×10¹⁴-5×10¹⁶原子/cm²。在本发明中优选为400℃以下，而且通过所述方法可以较为独立的控制杂质分布（离子能量）以及杂质浓度（离子流密度和注入时间），该方法更容易获得高浓度的掺杂，并且为各向异性掺杂，能独立的控制深度和浓度。

本发明还可选用等离子掺杂（plasma doping），当采用该方法时一般选用较高的温度，在本发明中一般选用900-1200℃，所述方法为各向同性。

执行步骤304，在所述半导体衬底301以及所述高压晶体管的栅极上形成栅极介电层305。

具体地，如图3e所示，所述栅极介电层305可以选用常用的氧化物或者氧化物的叠层，优选为ONO（氧化物-氮化物-氧化物的结构绝缘栅极介电层）。

其中所述栅极介电层305在高压晶体管的栅极用于将在后续步骤中将所述浮栅上形成的控制栅和所述浮栅形成隔离。

执行步骤305，在所述栅极介电层305上形成控制栅材料层306，以覆盖所述栅极介电层305。

具体地，如图3f所示，其中控制栅材料层306可以选用常用的半导体材料层，例如硅或者多晶硅等，在本发明的一具体地实施方式中优选为多晶硅。

作为优选，所述控制栅材料层306选择和所述第一半导体材料层304相同的材料层。

执行步骤306，图案化所述栅极介电层305和所述控制栅材料层306，以在所述高压晶体管的栅极的侧壁上形成第一间隙壁。

具体地，如图3g所示，蚀刻位于所述栅极介电层305以及所述控制栅材料层306，以在所述高压晶体管的栅极3的侧壁上形成第一间隙壁，其中所述第一间隙壁包括栅极介电层305以及控制栅材料层306，其中所述栅极介电层305包括位于所述高压晶体管的栅极上的竖直部分以及位于所述半导体衬底301上的水平部分，其中所述半导体材料层位于所述栅极介电层305上，共同形成所述第一间隙壁。

执行步骤307，沉积第二间隙壁层307，以覆盖所述高压晶体管的栅极以及所述半导体衬底301。

具体地，如图3h所示，所述第二间隙壁层307完全覆盖所述高压晶体管的栅极以及露出的所述半导体衬底301，其中所述第二间隙壁层307可以为氧化硅、氮化硅、氮氧化硅中一种或者它们组合构成。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第一氮化硅层以及第二氧化硅层。

执行步骤308，蚀刻所述第二间隙壁层307，以在所述第一间隙壁的侧壁上形成第二间隙壁。

具体地，如图3i所示，在该蚀刻过程中可以选用干法蚀刻或者湿法蚀刻形成所述第一间隙壁，可以选用本领域中形成常规间隙壁的方法或者根据具体工艺进行改进后的方法，在此不再赘述。

执行步骤308，执行源漏注入步骤，以在所述高压晶体管的栅极两侧的半导体衬底中形成源漏区。

具体地，其中所述源漏注入的离子类型以及掺杂的浓度均可以选用本领域常用范围。在本发明中选用的掺杂能量为1000ev-30kev，优选为1000-10kev，以保证其掺杂浓度能够达到5E17～1E25原子/cm³。

作为优选，在源漏注入后还可以进行退火步骤，具体地，执行所述热退火步骤后，可以将硅片上的损害消除，少数载流子寿命以及迁移率会得到不同程度的恢复，杂质也会得到一定比例的激活，因此可以提高器件效率。

所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，所述热退火步骤时间为1-200s。

作为进一步的优选，在本发明中可以选用快速热退火，具体地，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子束快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等。本领域技术人员可以根据需要进行选择，也并非局限于所举示例。

实施例3

本发明还提供了一种EEPROM存储器件，包括相互分离的高压晶体管的栅极204和控制栅；

其中，所述高压晶体管的栅极204的侧壁上形成有第一间隙壁以及位于第一间隙壁外侧的第二间隙壁，

所述第一间隙壁选用多晶硅材料，所述第一间隙壁和所述高压晶体管的栅极204之间具有栅极介电层。

其中，所述高压晶体管的栅极204的侧壁和第一间隙壁之间还形成有栅极介电层205，所述栅极介电层包括位于所述高压晶体管的栅极204侧壁上的垂直部分以及位于所述半导体衬底201上的水平部分，所述第一间隙壁位于所述栅极介电层上。

所述器件还包括浮栅，其中所述控制栅位于所述浮栅上，包围所述浮栅的侧壁以及上面，所述浮栅和控制栅之间形成有栅极介电层。

图4为本发明一具体实施方式中EEPROM存储器件的制备工艺流程图，具体地包括：

步骤201提供半导体衬底，所述半导体衬底上形成有高压晶体管的栅极和存储器件的浮栅；

步骤202在所述高压晶体管的栅极和所述浮栅上沉积栅极介电层；

步骤203在所述栅极介电层上沉积控制栅材料层；

步骤204蚀刻所述控制栅材料层和所述栅极介电层，以在所述浮栅上方形成控制栅，同时在所述高压晶体管的栅极的侧壁上形成由所述控制栅材料层形成的第一间隙壁；

步骤205在所述高压晶体管的栅极的第一间隙壁上以及所述控制栅的侧壁上形成第二间隙壁。

所述方法具有以下优点：

（3）所述方法增加了栅极制备过程中的工艺窗口。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims

1.一种EEPROM存储器件的制备方法，包括：

在所述高压晶体管的栅极和所述浮栅上沉积栅极介电层；

在所述栅极介电层上沉积控制栅材料层；

2.根据权利要求1所述的方法，其特征在于，所述高压晶体管为选择晶体管。

3.根据权利要求1所述的方法，其特征在于，所述第二间隙壁的材料为用于形成低压晶体管的间隙壁的材料。

4.根据权利要求3所述的方法，其特征在于，在形成所述第二间隙壁的同时，还包括在所述半导体衬底上的低压晶体管的栅极侧壁上形成间隙壁。

5.根据权利要求1所述的方法，其特征在于，在所述栅极介电层上沉积控制栅材料层之后，所述方法还包括：

去除所述掩膜层，以在所述浮栅上方形成所述控制栅。

6.根据权利要求1所述的方法，其特征在于，在沉积栅极介电层之前，所述方法还进一步包括在所述高压晶体管的栅极和所述浮栅两侧的半导体衬底中执行浅掺杂，形成浅掺杂区域的步骤。

7.根据权利要求1所述的方法，其特征在于，所述控制栅包括位于所述浮栅上方的水平部分以及位于所述浮栅侧壁的栅极介电层上的竖直部分。

8.根据权利要求1所述的方法，其特征在于，在所述高压晶体管的栅极的第一间隙壁上以及所述控制栅上形成第二间隙壁的方法为：

9.根据权利要求1所述的方法，其特征在于，所述方法还包括在形成所述第二间隙壁之后在所述高压晶体管的栅极和所述控制栅两侧的半导体衬底中执行源漏注入的步骤，以分别形成源漏区。

10.根据权利要求1所述的方法，其特征在于，

所述控制栅材料层选用多晶硅层；

所述栅极介电层选用ONO层。

11.一种EEPROM存储器件，包括相互分离的高压晶体管的栅极和控制栅；

其中，所述高压晶体管的栅极的侧壁上形成有第一间隙壁以及位于第一间隙壁外侧的第二间隙壁，以提高所述器件的击穿电压；

12.根据权利要求11所述的存储器件，其特征在于，所述器件还包括浮栅，其中所述控制栅位于所述浮栅上并包围所述浮栅，所述浮栅和控制栅之间形成有栅极介电层。