CN102956560A - 半导体结构及其制造方法 - Google Patents
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Abstract
本发明公开一种半导体结构及其制造方法。该制造方法包括提供具有晶胞区与周边区的基底。在基底的晶胞区上形成堆叠结构以及在基底的周边区上形成电阻器，其中堆叠结构包含栅氧化层、浮置栅极以及第一间隙壁。在堆叠结构的两侧的基底中形成至少两个掺杂区。在基底上依序形成介电材料层与导体材料层。在基底上形成图案化光致抗蚀剂层，图案化光致抗蚀剂层覆盖堆叠结构及部分电阻器。移除未经图案化光致抗蚀剂层覆盖的介电材料层与导体材料层，以于堆叠结构上形成栅间介电层以及控制栅极，同时在电阻器上形成金属硅化物阻挡层。
Description
技术领域
本发明涉及一种半导体结构及其制造方法，且特别是涉及一种包含存储单元与电阻器的半导体结构及其制造方法。
背景技术
非挥发性存储体元件由于具有可多次数据的存入、读取、抹除等动作，且存入的数据在断电后也不会消失的优点，所以已成为个人电脑和电子设备所广泛采用的一种存储体元件。
具有穿隧氧化物的可抹除且可程式只读存储体(EPROM with TunnelOxide，ETOX)为一种常见的存储单元结构，其以掺杂多晶硅制作浮置栅极与控制栅极，以进行抹除/写入的操作。此外，为了避免ETOX因过度抹除/写入而导致数据误判的问题，可在存储单元的一侧串接一选择晶体管(selecttransistor)，而形成两晶体管(2T)结构。通过选择晶体管来控制存储单元的程式化和读取，来进行多次可程式化(Multiple-Time Programming；MTP)操作。
随着多功能芯片的发展，晶胞区的存储单元与周边区的分压器(如电阻器)常会制作在同一个芯片上。然而，存储单元与电阻器的制作工艺通常是分开进行的，因此需要多个光掩模以及复杂的制作工艺步骤，会增加成本及减少竞争力。
发明内容
有鉴于此，本发明提供一种半导体结构的制造方法，可以利用现有的制作工艺轻易地形成包含存储单元与电阻器的半导体结构，且此结构符合客户电性要求。
本发明提供一种半导体结构的制造方法。首先，提供一基底。基底具有晶胞区与周边区。然后，于基底的晶胞区上形成堆叠结构以及于基底的周边区上形成电阻器，其中堆叠结构包含栅氧化层、浮置栅极以及第一间隙壁。之后，在堆叠结构的两侧的基底中形成至少两个掺杂区。继之，在基底上依序形成介电材料层与导体材料层。接下来，在基底上形成图案化光致抗蚀剂层，图案化光致抗蚀剂层覆盖堆叠结构以及部分电阻器。然后，移除未经图案化光致抗蚀剂层覆盖的介电材料层与导体材料层，以在该堆叠结构上形成栅间介电层以及控制栅极，同时于电阻器上形成金属硅化物阻挡(SAB)层，其中堆叠结构、栅间介电层、以及控制栅极构成电荷存储结构。
在本发明的一实施例中，在形成电荷存储结构的步骤之后，上述半导体结构的制造方法还包括：在电荷存储结构的侧壁上形成第二间隙壁；以及在电荷存储结构的表面、掺杂区的表面与电阻器的部分表面上形成金属硅化物层。
在本发明的一实施例中，上述金属硅化物层的材料包括硅化钴。
在本发明的一实施例中，在形成上述堆叠结构以及电阻器的步骤时，同时于基底的晶胞区的堆叠结构的一侧形成选择晶体管，且掺杂区还形成于选择晶体管两侧的基底中，电荷存储结构与选择晶体管共用一个掺杂区，以及介电材料层与导体层还覆盖选择晶体管。
在本发明的一实施例中，上述导体材料层的材料包括掺杂多晶硅。
本发明另提供一种半导体结构，包括基底、电荷存储结构、电阻器、介电层与第二导体层。基底具有晶胞区与周边区。电荷存储结构配置于基底的晶胞区上。电荷存储结构包括依序配置于基底上的栅氧化层、浮置栅极、栅间介电层与控制栅极。电阻器配置于基底的周边区上。电阻器包括依序配置于基底上的氧化层及第一导体层。介电层与第二导体层依序配置于电阻器上，其中介电层与第二导体层构成金属硅化物阻挡层。
在本发明的一实施例中，上述半导体结构还包括浅沟槽隔离结构、第一间隙壁、第二间隙壁、第三间隙壁及至少二掺杂区。浅沟槽隔离结构配置于电阻器下方的基底中。第一间隙壁配置于电荷存储结构的侧壁上。第二间隙壁配置于电阻器的侧壁上。第三间隙壁配置于金属硅化物阻挡层的侧壁上。掺杂区配置于电荷存储结构两侧的基底中。
在本发明的一实施例中，上述半导体结构还包括金属硅化物层，其配置于电荷存储结构的表面、掺杂区的表面、第二导体层的表面以及第一导体层未经第二导体层及第三间隙壁覆盖的表面上。
在本发明的一实施例中，上述金属硅化物层的材料包括硅化钴。
在本发明的一实施例中，上述半导体结构还包括选择晶体管，其配置于基底的晶胞区上且位于电荷存储结构的一侧。
在本发明的一实施例中，上述选择晶体管包括依序配置在基底上的选择栅氧化层及选择栅极。
在本发明的一实施例中，上述半导体结构还包括浅沟槽隔离结构、第一间隙壁、第二间隙壁、第三间隙壁、第四间隙壁及多数个掺杂区。浅沟槽隔离结构配置于电阻器下方的基底中。第一间隙壁配置于电荷存储结构的侧壁上。第二间隙壁配置于电阻器的侧壁上。第三间隙壁配置于金属硅化物阻挡层的侧壁上。第四间隙壁配置于选择晶体管的侧壁上。掺杂区配置于电荷存储结构与选择晶体管两侧的基底中，且电荷存储结构与选择晶体管共用一个掺杂区。
在本发明的一实施例中，上述半导体结构还包括金属硅化物层，其配置于电荷存储结构的表面、选择晶体管的表面、掺杂区的表面、第二导体层的表面以及第一导体层未经第二导体层及第二间隙壁覆盖的表面上。
在本发明的一实施例中，上述金属硅化物层的材料包括硅化钴。
在本发明的一实施例中，上述第一导体层与第二导体层的材料包括掺杂多晶硅。
基于上述，本发明的制造方法可整合于现有的制作工艺(例如逻辑制作工艺)中，利用现有的制作工艺轻易地形成包括存储单元与电阻器的半导体结构，大幅降低成本，提升竞争力。此处的存储单元可为ETOX结构或包括电荷存储结构与选择晶体管的两晶体管(2T)结构，可依客户需求进行单次可程式化(OTP)或多次可程式化(MTP)操作。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附附图作详细说明如下。
附图说明
图1A至图1D为本发明第一实施例所绘示的半导体结构的制造方法的剖面示意图；
图2为依据本发明一实施例所绘示的半导体结构的剖面示意图。
主要元件符号说明
10、20：半导体结构
100：基底
100a：晶胞区
100b：周边区
101：浅沟槽隔离结构
102：阱区
104：栅氧化层
106：选择栅氧化层
108：氧化层
110：浮置栅极
112：选择栅极
114、132：导体层
116：淡掺杂区
118、134：间隙壁
120：掺杂区
122：介电材料层
125：光掩模
124：导体材料层
126：栅间介电层
128：介电层
129：图案化光致抗蚀剂层
129a、129b：图案
130：控制栅极
136：金属硅化物层
200：堆叠结构
200′：电荷存储结构
300：选择晶体管
400：电阻器
具体实施方式
第一实施例
图1A至图1D为依据本发明第一实施例所绘示的半导体结构的制造方法的剖面示意图。
请参照图1A，提供一基底100。基底100例如是P型硅基底。基底100具有晶胞区100a与周边区100b。阱区102形成于基底100中。阱区102例如是P型阱区。在一实施例中，深阱区(未绘示)可选择性地形成在基底100中且位于阱区102的下方。此外，基底100中还形成有多个浅沟槽隔离结构101，其中至少一浅沟槽隔离结构101位于周边区100b的基底100中。
接着，在基底100上依序形成氧化材料层及导体材料层(未绘示)。氧化材料层的材料例如是氧化硅，且其形成方法例如是进行热氧化法或化学气相沉积制作工艺。导体材料层的材料例如是掺杂多晶硅，且其形成方法例如是进行化学气相沉积制作工艺。然后，将氧化材料层及导体材料层图案化，以于基底100的晶胞区100a上形成堆叠结构200及选择晶体管300，以及于基底100的周边区100b上形成电阻器400。堆叠结构200包括依序配置在基底100上的栅氧化层104及浮置栅极110。选择晶体管300包括依序配置在基底100上的选择栅氧化层106及选择栅极112。电阻器400包括依序配置在基底100上的氧化层108及导体层114。注意，栅氧化层104、选择栅氧化层106、及氧化层108的材料、厚度均相同，浮置栅极110、选择栅极112及导体层114的材料、厚度均相同，且上述层可以在同一图案化步骤中完成。
之后，在堆叠结构200及选择晶体管300两侧的基底100中形成淡掺杂区116。淡掺杂区116例如是N型淡掺杂区。继之，在堆叠结构200、选择晶体管300及电阻器400的侧壁上形成间隙壁118。间隙壁118的材料例如是氧化硅、氮化硅或氮氧化硅，且其形成方法例如是先进行化学气相沉积制作工艺再进行各向异性蚀刻制作工艺。接着，在堆叠结构200及选择晶体管300的两侧的基底100中形成多个掺杂区120。掺杂区120例如是N型掺杂区。此外，堆叠结构200(或后续形成的电荷存储结构200′)及选择晶体管300共用一个掺杂区120。
然后，请参照图1B，于基底100上依序形成介电材料层122与导体材料层124，以覆盖堆叠结构200、选择晶体管300及电阻器400。介电材料层122可为单层的氧化硅层或氧化硅-氮化硅-氧化硅(ONO)的复合层，在图1B中是以单层结构为例来说明之。导体材料层124的材料例如是掺杂多晶硅，且其形成方法例如是进行化学气相沉积制作工艺。
接着，在基底100上形成图案化光致抗蚀剂层129，图案化光致抗蚀剂层129至少覆盖堆叠结构200。在此实施例中，利用光掩模125形成图案化光致抗蚀剂层129，且图案化光致抗蚀剂层129覆盖堆叠结构200及部分电阻器400，但未覆盖选择晶体管300。
之后，请参照图1C，移除未经图案化光致抗蚀剂层129覆盖的介电材料层122与导体材料层124，以于基底100的晶胞区100a上形成电荷存储结构200′，以及于电阻器400上形成介电层128与导体层132。电荷存储结构200′包括依序配置在基底100上的栅氧化层104、浮置栅极110、栅间介电层126与控制栅极130。注意，栅间介电层126与介电层128的材料、厚度均相同，控制栅极130与导体层132的材料、厚度均相同，且上述层可以在同一图案化步骤中完成。
特别要说明的是，本案的介电材料层122与导体材料层124取代现有的金属硅化物阻挡(SAB)材料层，且通过将定义控制栅极130的图案嵌入(embedded)定义金属硅化物阻挡(SAB)层的光掩模中，来达到使用单一光掩模125以减少成本的目的。具体言之，图案化光致抗蚀剂层129的图案129a是用来定义控制栅极130，而其图案129b是用来定义SAB层，如图1B所示。如此一来，虽然在周边区100b的电阻器400上会留下介电层128与导体层132，但此两层并未改变原先客户要求的电阻器400的电阻值，并不影响其电性，却能达到使用单一光掩模125同时定义控制栅极130及金属硅化物阻挡(SAB)层的功效。
然后，请参照图1D，在电荷存储结构200′、选择栅极300及介电层128与导体层132的侧壁上形成间隙壁134。间隙壁134的材料例如是氧化硅、氮化硅或氮氧化硅，且其形成方法例如是先进行化学气相沉积制作工艺再进行各向异性蚀刻制作工艺。
之后，在基底100上形成金属层(未绘示)。金属层的材料例如是钴，且其形成方法例如是进行化学气相沈积制作工艺。继之，进行一退火处理，使得部分金属层与硅反应形成金属硅化物层136。金属硅化物层136形成于选择晶体管300的表面、电荷存储结构200′的表面、掺杂区的表面、导体层132的表面与电阻器400的部分表面上。金属硅化物层136的材料包括硅化钴。之后，移除未反应的金属层。至此，完成本发明的半导体结构10的制造。
请参照图1D，半导体结构10包括基底100、电荷存储结构200′、选择晶体管300、电阻器400、介电层128与导体层132。基底100具有晶胞区100a与周边区100b。电荷存储结构200′与选择晶体管300配置于基底100的晶胞区100a上。电荷存储结构200′包括依序配置于基底100上的栅氧化层104、浮置栅极110、栅间介电层126与控制栅极130。选择晶体管300包括依序配置在基底100上的选择栅氧化层106及选择栅极112。电阻器400配置于基底100的周边区100b上。电阻器400包括依序配置于基底100上的氧化层108及导体层114。介电层128与导体层132依序配置于电阻器400上，其中介电层128与导体层132的面积小于导体层114的面积。
此外，浅沟槽隔离结构101配置于电阻器400下方的基底100中。间隙壁118、134配置于电荷存储结构200′的侧壁上。间隙壁118配置于电阻器400的侧壁上。间隙壁134配置于介电层128与导体层132的侧壁上，其中介电层128与导体层132构成金属硅化物阻挡层。间隙壁118、134配置于选择晶体管300的侧壁上。掺杂区120配置于电荷存储结构200′与选择晶体管300两侧的基底100中，且电荷存储结构200′与选择晶体管300共用一个掺杂区120。金属硅化物层136配置于电荷存储结构200′的表面、选择晶体管300的表面、掺杂区120的表面、导体层132的表面以及导体层114未经导体层132覆盖的表面上。金属硅化物层136的材料包括硅化钴。导体层114与导体层132的材料包括掺杂多晶硅。
第二实施例
在上述的实施例中，是以在晶胞区100a形成包括电荷存储结构200′及选择晶体管300的两晶体管(2T)结构为例来说明之，但本发明并不以此为限。在另一实施例中，也可以仅形成电荷存储结构200′于晶胞区100a上，而形成如图2所示的半导体结构20。
综上所述，可利用将定义控制栅极的图案嵌入SAB光掩模中，使用现有的逻辑(logic)制作工艺来制作包括存储单元与电阻器的半导体结构。本发明所形成的包括存储单元与电阻器的半导体结构均符合客户的电性要求。此处的存储单元可为ETOX结构或包括电荷存储结构与选择晶体管的两晶体管(2T)结构，可依客户需求进行单次可程式化(OTP)或多次可程式化(MTP)操作。此外，与现有的复杂制作工艺相比，本发明的方法可利用现有制作工艺同时制造存储单元与电阻器，因此能大幅降低成本，提升竞争力。
虽然结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应以附上的权利要求所界定的为准。
Claims (15)
1.一种半导体结构的制造方法，包括：
提供一基底，该基底具有晶胞区与周边区；
在该基底的该晶胞区上形成一堆叠结构以及于该基底的该周边区上形成一电阻器，其中该堆叠结构包含栅氧化层、浮置栅极以及第一间隙壁；
在该堆叠结构的两侧的该基底中形成至少两个掺杂区；
在该基底上依序形成一介电材料层与一导体材料层；
在该基底上形成一图案化光致抗蚀剂层，该图案化光致抗蚀剂层覆盖该堆叠结构以及部分该电阻器；以及
移除未经该图案化光致抗蚀剂层覆盖的该介电材料层与该导体材料层，以在该堆叠结构上形成一栅间介电层以及一控制栅极，同时于该电阻器上形成一金属硅化物阻挡(SAB)层，其中该堆叠结构、该栅间介电层、以及该控制栅极构成一电荷存储结构。
2.如权利要求1所述的半导体结构的制造方法，其中在形成该电荷存储结构的步骤之后，还包括：
在该电荷存储结构以及该金属硅化物阻挡层的侧壁上形成一第二间隙壁；以及
在该电荷存储结构的表面、该些掺杂区的表面与该电阻器的部分表面上形成一金属硅化物层。
3.如权利要求2所述的半导体结构的制造方法，其中该金属硅化物层的材料包括硅化钴。
4.如权利要求1所述的半导体结构的制造方法，其中在形成该堆叠结构以及该电阻器的步骤时，同时在该基底的该晶胞区的该堆叠结构的一侧形成一选择晶体管，
且该些掺杂区还形成在该选择晶体管两侧的该基底中，该电荷存储结构与该选择晶体管共用一个掺杂区，以及该介电材料层与该导体层还覆盖该选择晶体管。
5.如权利要求1所述的半导体结构的制造方法，其中该导体材料层的材料包括掺杂多晶硅。
6.一种半导体结构，包括：
基底，该基底具有晶胞区与周边区；
电荷存储结构，配置于该基底的该晶胞区上，该电荷存储结构包括依序配置于该基底上的栅氧化层、浮置栅极、栅间介电层与控制栅极；
电阻器，配置于该基底的该周边区上，该电阻器包括依序配置于该基底上的氧化层及第一导体层；以及
介电层与第二导体层，依序配置于该电阻器上，其中该介电层与该第二导体层构成一金属硅化物阻挡层。
7.如权利要求6所述的半导体结构，还包括：
浅沟槽隔离结构，配置于该电阻器下方的该基底中；
第一间隙壁，配置于该电荷存储结构的侧壁上；
第二间隙壁，配置于该电阻器的侧壁上；
第三间隙壁，配置于该金属硅化物阻挡层的侧壁上；以及
至少二掺杂区，配置于该电荷存储结构两侧的该基底中。
8.如权利要求6所述的半导体结构，还包括金属硅化物层，配置于该电荷存储结构的表面、该些掺杂区的表面、该第二导体层的表面以及该第一导体层未经该第二导体层及该第三间隙壁覆盖的表面上。
9.如权利要求8所述的半导体结构，其中该金属硅化物层的材料包括硅化钴。
10.如权利要求6所述的半导体结构，还包括选择晶体管，配置于该基底的该晶胞区上且位于该电荷存储结构的一侧。
11.如权利要求10所述的半导体结构，其中该选择晶体管包括依序配置在该基底上的选择栅氧化层及选择栅极。
12.如权利要求10所述的半导体结构，还包括：
浅沟槽隔离结构，配置于该电阻器下方的该基底中；
第一间隙壁，配置于该电荷存储结构的侧壁上；
第二间隙壁，配置于该电阻器的侧壁上；
第三间隙壁，配置于该金属硅化物阻挡层的侧壁上；
第四间隙壁，配置于该选择晶体管的侧壁上；以及
多个掺杂区，配置于该电荷存储结构与该选择晶体管两侧的该基底中，且该电荷存储结构与该选择晶体管共用一个掺杂区。
13.如权利要求12所述的半导体结构，还包括金属硅化物层，配置于该电荷存储结构的表面、该选择晶体管的表面、该些掺杂区的表面、该第二导体层的表面以及该第一导体层未经该第二导体层及该第二间隙壁覆盖的表面上。
14.如权利要求13所述的半导体结构，其中该金属硅化物层的材料包括硅化钴。
15.如权利要求6所述的半导体结构，其中该第一导体层与该第二导体层的材料包括掺杂多晶硅。
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