CN103094284A - Eeprom存储器及其制作方法 - Google Patents
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Abstract
一种EEPROM存储器的制作方法，包括：提供半导体衬底；进行第一离子注入，在所述半导体衬底内形成轻掺杂源/漏区；进行变角度第二离子注入，形成位于所述轻掺杂漏区表面区域的第一浅掺杂区和位于轻掺杂源区表面区域的第二浅掺杂区，所述变角度第二离子注入的掺杂离子导电类型与第一离子注入掺杂离子导电类型相同；对所述半导体衬底进行退火，激活掺杂离子，使第一浅掺杂区和第二浅掺杂区相接触；在所述半导体衬底上形成分立的存储晶体管和选择晶体管。本发明提供的方法，增大了读取EEPROM存储器的存储状态时的读取电流，提高了EEPROM存储器的稳定性。
Description
技术领域
本发明涉及半导体制作领域，尤其涉及一种EEPROM存储器及其制作方法。
背景技术
电可擦可编程只读存储器(EEPROM，Electrically Erasable ProgrammableRead-Only Memory)，是一种掉电后数据不丢失的存储芯片；其可以在电脑上或专用设备上擦除已有信息，重新编程。EEPROM是非易失性存储器，其中的闪速EEPROM发展迅速。EEPROM结构比DRAM复杂，因此EEPROM的集成度很难提高。
典型的EEPROM有两个基本的结构：堆叠栅结构和分离栅结构。堆叠栅结构的EEPROM通常包括浮栅和设置于浮栅上的控制栅；分离栅结构的EEPROM包括控制栅、位于控制栅上的浮栅和分立的选择栅。制造堆叠栅结构的EEPROM比分离栅结构的EEPROM工艺流程简单，但是，堆叠栅结构的EEPORM通常会有过擦除问题，在读操作过程中就会有不期望出现的漏电流，而分离栅结构的EEPROM不会出现过擦除问题，因此具有分离栅结构的EEPROM使用范围更广。
图1～图5为现有技术EEPROM存储器制作方法的剖面结构示意图。
参考图1，提供半导体衬底100，所述半导体衬底100内形成有轻掺杂漏区101和轻掺杂源区102。
参考图2，形成覆盖所述半导体衬底100表面的氧化层103和多晶硅层104，所述轻掺杂漏区101和轻掺杂源区102区域上的氧化层103中还形成有邃穿窗口(图中未示出)。所述邃穿窗口的形成方法为采用湿法刻蚀的方法刻蚀去除轻掺杂漏区101和轻掺杂源区102区域上的氧化层103靠近轻掺杂漏区101一侧的部分厚度，形成邃穿窗口。
参考图2和图3，刻蚀部分所述多晶硅层104和氧化层103，在轻掺杂漏区101和轻掺杂源区102区域的半导体衬底100表面形成存储晶体管的隧穿氧化层105和位于隧穿氧化层105上的浮栅106，以及半导体衬底100表面与存储晶体管分立的选择晶体管的栅氧化层107和位于栅氧化层107上的栅电极108。
参考图4，依次形成覆盖所述浮栅106表面以及隧穿氧化层105和浮栅106侧壁的栅间介质层107，所述栅间介质层107还有部分位于浮栅106两侧的半导体衬底上。
参考图5，在所述栅间介质层107上形成存储晶体管的控制栅109；进行离子注入，形成位于选择晶体管栅电极108两侧半导体衬底内的选择晶体管的源区和漏区112，以及位于存储晶体管控制栅109两侧半导体衬底内的存储晶体管的源区110和漏区，所述选择晶体管的源区和存储晶体管的漏区相互重叠，共同构成离子掺杂区111。
EEPROM存储器工作时，经过邃穿窗口进行对浮栅106的电子注入和导出，完成EEPROM存储器的擦除和读取过程。
更多关于EEPROM存储器的制作方法请参考公开号为US2010/0311603的美国专利。
随着半导体器件集成度的不断提高，EEPROM存储器的尺寸不断减小，EEPROM存储器的工作电压不断降低，导致现有技术形成的EEPROM存储器的读取电流不断减小，尤其是在多次的循环读写和擦除操作后，很难去判断EEPROM存储器的存储状态，影响EEPROM存储器的稳定性。
发明内容
本发明解决的问题是提供了一种EEPROM存储器及其制作方法，增大了读取EEPROM存储器的存储状态时的读取电流，提高了EEPROM存储器的稳定性。
为解决上述问题，本发明提供了一种EEPROM存储器的制作方法，包括步骤：
提供半导体衬底；
进行第一离子注入，在所述半导体衬底内形成轻掺杂源/漏区；
进行变角度第二离子注入，形成位于所述轻掺杂漏区表面区域的第一浅掺杂区和位于轻掺杂源区表面区域的第二浅掺杂区，所述变角度第二离子注入的掺杂离子导电类型与第一离子注入掺杂离子导电类型相同；
对所述半导体衬底进行退火，激活掺杂离子，使第一浅掺杂区和第二浅掺杂区相接触；
在所述半导体衬底上形成分立的存储晶体管和选择晶体管，所述存储晶体管包括轻掺杂源/漏区半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源/漏区，所述选择晶体管包括轻掺杂源/漏区以外半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源/漏区。
可选的，所述第二离子注入掺杂离子的原子量小于第一离子注入掺杂离子的原子量。
可选的，所述第一离子注入的掺杂离子为砷离子。
可选的，所述变角度第二离子注入的掺杂离子为磷离子。
可选的，所述变角度第二离子注入的角度范围为30°～60°。
可选的，所述变角度第二离子注入的剂量小于第一离子注入的剂量。
可选的，所述变角度第二离子注入的剂量为第一离子注入的剂量的1/5～1/10。
可选的，所述退火工艺的温度范围为950℃～1000℃，退火工艺时间范围为1.5～3小时。
可选的，所述第一浅掺杂区和第二浅掺杂区形成过程为：形成覆盖所述半导体衬底的光刻胶层；图形化所述光刻胶层，形成暴露所述半导体衬底表面的第一开口和第二开口；沿所述第一开口和第二开口进行第一离子注入，在所述半导体衬底内形成轻掺杂漏区和轻掺杂源区；沿所述第一开口和第二开口进行变角度第二离子注入，形成位于轻掺杂漏区表面区域的第一浅掺杂区和位于轻掺杂源区表面区域的第二浅掺杂区。
可选的，所述存储晶体管栅极堆叠包括依次位于半导体衬底表面的隧穿氧化层、浮栅、栅间介质层和控制栅。
可选的，所述选择晶体管栅极堆叠包括依次位于半导体衬底表面的栅氧化层和栅电极。
本发明还提供了一种EEPROM存储器，其特征在于，包括：
半导体衬底，位于所述半导体衬底上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括依次位于半导体衬底表面的隧穿氧化层、浮栅、栅间介质层和控制栅，所述选择晶体管栅极堆叠包括依次位于半导体衬底表面的栅氧化层和栅电极；
位于所述存储晶体管栅极堆叠两侧半导体衬底内的源漏区；
位于所述选择晶体管栅极堆叠两侧半导体衬底内的源漏区；
位于所述存储晶体管栅极堆叠下方半导体衬底内的轻掺杂漏区和轻掺杂源区；
位于所述轻掺杂漏区表面区域的第一浅掺杂区和轻掺杂源区表面区域的第二浅掺杂区，所述第一浅掺杂区和第二浅掺杂区相接触，所述第一浅掺杂区和第二浅掺杂区掺杂离子的导电类型与轻掺杂漏区和轻掺杂源区掺杂离子的导电类型相同。
可选的，所述第一浅掺杂区和第二浅掺杂区掺杂离子的原子量小于轻掺杂漏区和轻掺杂源区掺杂离子的原子量。
与现有技术相比，本发明技术方案具有以下优点：
形成存储晶体管轻掺杂源/漏区表面区域相接触的第一浅掺杂区和第二浅掺杂区，第一浅掺杂区和第二浅掺杂区使得存储晶体管堆叠栅极下方的沟道区半导体衬底的掺杂类型反型，降低沟道打开时的开启电压，在存储晶体管的控制栅上施加与现有技术大小相同的读取电压时，使沟道打开的更宽，减小了存储晶体管沟道区的电阻，因此在读取EEPROM存储器的存储状态时，增大了存储晶体管源区和选择晶体管漏区间的读取电流，易于判断存储器的存储状态，提供了提高了EEPROM存储器的稳定性。
进一步，形成第一浅掺杂区和第二浅掺杂区采用变角度第二离子注入，使得第一浅掺杂区和第二浅掺杂区间的距离小于掺杂源区和掺杂漏区之间的距离，第一浅掺杂区和第二浅掺杂区掺杂离子的原子量小于轻掺杂源/漏区掺杂离子的原子量，退火时，第一浅掺杂区和第二浅掺杂区掺杂离子的扩散速度大于轻掺杂源/漏区掺杂离子扩散速度，第一浅掺杂区和第二浅掺杂区相接触，轻掺杂源/漏区相距较远，便于退火工艺条件的控制。
附图说明
图1～图5是现有技术EEPROM存储器制作方法的剖面结构示意图；
图6为本发明实施例EEPROM存储器制作方法的流程示意图；
图7～图11为本发明实施例EEPROM存储器制作方法的剖面结构示意图。
具体实施方式
现有技术形成的EEPROM存储器的存储状态的读取过程为：参考图5，在存储晶体管的控制栅109上施加读取电压，将存储晶体管的源区101接地，同时在选择晶体管的栅电极108和漏区112上施加工作电压，通过源区101和漏区112间的电流的大小判断EEPROM存储器的存储状态，所述电流称为读取电流。发明人在现有制作EEPROM存储器过程中发现，随着半导体器件集成度的不断提高，EEPROM存储器的尺寸不断减小，使得存储晶体管的沟道宽度不断减小，增大了存储晶体管沟道区的电阻，导致现有技术形成的EEPROM存储器的在读取存储状态时读取电流不断减小，尤其是在多次的循环读写和擦除操作后，很难去判断EEPROM存储器的存储状态，影响EEPROM存储器的稳定性。
为解决上述问题，发明人提供了一种EEPROM存储器制作方法，包括步骤：提供半导体衬底；进行第一离子注入，在所述半导体衬底内形成轻掺杂源/漏区；进行变角度第二离子注入，形成位于所述轻掺杂漏区表面区域的第一浅掺杂区和位于轻掺杂源区表面区域的第二浅掺杂区，所述变角度第二离子注入的掺杂离子导电类型与第一离子注入掺杂离子导电类型相同；对所述半导体衬底进行退火，激活掺杂离子，使第一浅掺杂区和第二浅掺杂区相接触；在所述半导体衬底上形成分立的存储晶体管和选择晶体管，所述存储晶体管包括轻掺杂源/漏区半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源/漏区，所述选择晶体管包括轻掺杂源/漏区以外半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源/漏区。由本发明EEPROM存储器制作方法形成的EEPROM存储器，包括：半导体衬底，位于所述半导体衬底上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括依次位于半导体衬底表面的隧穿氧化层、浮栅、栅间介质层和控制栅，所述选择晶体管栅极堆叠包括依次位于半导体衬底表面的栅氧化层和栅电极；位于所述存储晶体管栅极堆叠两侧半导体衬底内的源漏区；位于所述选择晶体管栅极堆叠两侧半导体衬底内的源漏区；位于所述存储晶体管栅极堆叠下方半导体衬底内的轻掺杂漏区和轻掺杂源区；位于所述轻掺杂漏区表面区域的第一浅掺杂区和轻掺杂源区表面区域的第二浅掺杂区，所述第一浅掺杂区和第二浅掺杂区相接触，所述第一浅掺杂区和第二浅掺杂区掺杂离子的导电类型与轻掺杂漏区和轻掺杂源区掺杂离子的导电类型相同。本发明方法形成的EEPROM存储器增大了读取EEPROM存储器的存储状态时的读取电流，提高了EEPROM存储器的稳定性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
图6为本发明实施例EEPROM存储器制作方法的流程示意图，包括：
步骤S201，提供半导体衬底，所述半导体衬底上形成有图形化的光刻胶层，所述图形化的光刻胶层包括暴露半导体衬底表面的第一开口和第二开口；
步骤S202，沿所述第一开口和第二开口进行第一离子注入，在所述半导体衬底内形成轻掺杂漏区和轻掺杂源区；
步骤S203，沿所述第一开口和第二开口进行变角度第二离子注入，形成位于轻掺杂漏区表面区域的第一浅掺杂区和位于轻掺杂源区表面区域的第二浅掺杂区，所述变角度第二离子注入的掺杂离子导电类型与第一离子注入掺杂离子导电类型相同；
步骤S204，对所述半导体衬底进行退火，激活掺杂离子，使第一浅掺杂区和第二浅掺杂区相接触；
步骤S205，在所述半导体衬底上形成分立的存储晶体管和选择晶体管，所述存储晶体管包括位于轻掺杂源/漏区半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源漏区，所述选择晶体管包括位于轻掺杂源/漏区以外半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源/漏区。
图7～图11为本发明实施例EEPROM存储器制作方法的剖面结构示意图。
参考图7，提供半导体衬底300；形成覆盖所述半导体衬底300表面的光刻胶层301；图形化所述光刻胶层301，形成暴露所述半导体衬底表面300的分隔的第一开口302和第二开口303，所述第一开口302定义后续离子注入形成的轻掺杂漏区，所述第二开口303定义后续离子注入形成的轻掺杂源区；沿所述第一开口302和第二开口303进行第一离子注入，在所述半导体衬底内形成存储晶体管的轻掺杂漏区304和轻掺杂源区305。
所述半导体衬底300材质可以为硅、锗硅、绝缘体上硅等；所述半导体衬底300还形成有P型掺杂阱，所述P型掺杂阱的掺杂离子为硼离子、二氟化硼离子。
轻掺杂漏区304和轻掺杂源区305定义后续形成的存储晶体管沟道的长度。
所述第一离子注入的掺杂离子的导电类型为N型，所述第一离子注入的掺杂离子为砷离子，所述第一离子注入的能量范围为60～100KeV，剂量范围为1～3E14/cm2。
参考图8，沿所述第一开口302和第二开口303进行变角度第二离子注入，形成位于所述轻掺杂漏区304表面区域的第一浅掺杂区306和轻掺杂源区305表面区域的第二浅掺杂区307，所述变角度第二离子注入的掺杂离子导电类型与第一离子注入掺杂离子导电类型相同。
所述变角度第二离子注入掺杂离子的原子量小于第一离子注入掺杂离子的原子量，在后续退火工艺时第一浅掺杂区306和第二浅掺杂区307中掺杂离子的扩散速度大于轻掺杂漏区304和轻掺杂源区305中掺杂离子的扩散速度，使得第一浅掺杂区306和第二浅掺杂区307相对的一侧接触时，轻掺杂漏区304和轻掺杂源区305之间相距一定的距离。
所述变角度第二离子注入的掺杂离子导电类型为N型，所述变角度第二离子注入掺杂离子为磷离子。
所述变角度第二离子注入的角度范围为30～60°，所述注入角度为离子注入方向与半导体衬底法线方向的夹角，使得第一浅掺杂区306和第二浅掺杂区307之间的距离小于轻掺杂漏区304和轻掺杂源区305之间的距离，在后续退火工艺时，使得第一浅掺杂区306和第二浅掺杂区307相对的一侧接触时，轻掺杂漏区304和轻掺杂源区305之间相距一定的距离，另外采用变角度的离子注入，能形成深度较浅的第一浅掺杂区306和第二浅掺杂区307。
所述变角度第二离子注入的剂量为第一离子注入的剂量的1/5～1/10，具体的实施例中所述第二离子注入的剂量范围为1～3E13/cm2，能量范围为60～100KeV，形成浓度较低的第一浅掺杂区306和第二浅掺杂区307。
形成深度较浅和浓度较低的第一浅掺杂区306和第二浅掺杂区307的目的在于读取的存储晶体管擦除后的状态时，不会影响存储晶体管的沟道区的关闭。
参考图8和图9，去除所述图形化的光刻胶层301；对所述半导体衬底300进行退火，激活掺杂离子，使第一浅掺杂区304和第二浅掺杂区305相接触；在第一浅掺杂区304和第二浅掺杂区305区域的半导体衬底300的表面形成存储晶体管的隧穿氧化层308和位于隧穿氧化层308上的浮栅309，以及在第一浅掺杂区304和第二浅掺杂区305区域以外的半导体衬底300的表面形成选择晶体管的栅氧化层310和位于栅氧化层310上的栅电极311。
由于第一浅掺杂区306和第二浅掺杂区307中掺杂离子的原子量小于轻掺杂漏区304和轻掺杂源区305中掺杂离子的原子量，便于退火工艺条件的控制，进行退火工艺时，第一浅掺杂区306和第二浅掺杂区307中掺杂离子的扩散速度大于轻掺杂漏区304和轻掺杂源区305中掺杂离子的扩散速度，并且退火前第一浅掺杂区306和第二浅掺杂区307之间的距离小于轻掺杂漏区304和轻掺杂源区305之间的距离，通过控制退火工艺的温度和时间，使得第一浅掺杂区306和第二浅掺杂区307相对的一侧接触时，轻掺杂漏区304和轻掺杂源区305之间相距一定的距离。
位于轻掺杂漏区304和轻掺杂源区305表面区域的第一浅掺杂区306和第二浅掺杂区307相对的一侧相接触，使得后续形成的存储晶体管的沟道区靠近表面的半导体衬底的由P型转变为N型，降低沟道打开时的开启电压，在存储晶体管的控制栅上施加与现有技术大小相同的读取电压时，在存储晶体管的沟道打开时，使沟道的打开的更宽，减小了存储晶体管沟道区的电阻，减小了沟道区的电阻，增大了漏源间的电流，另外EEPROM的写入、擦除和读取的状态与存储晶体管和选择晶体管两者均有关，因此存储晶体管沟道区的半导体衬底的由P型转变为N型不会影响EEPROM的工作状态。
所述退火工艺的温度范围为950℃～1000℃，退火工艺时间范围为1.5～3小时。
所述存储晶体管的隧穿氧化层308和浮栅309的形成过程为：形成覆盖所述半导体衬底300表面的氧化层；刻蚀去除轻掺杂漏区304和轻掺杂源区305区域上的氧化层靠近轻掺杂漏区304一侧的部分厚度，形成隧穿窗口(图中未示出)；形成覆盖所述氧化层和隧穿窗口的多晶硅层；刻蚀所述多晶硅层和氧化层，露出半导体衬底300表面，在第一浅掺杂区304和第二浅掺杂区305区域的半导体衬底300的表面形成存储晶体管的隧穿氧化层308和位于隧穿氧化层308上的浮栅309，以及在第一浅掺杂区304和第二浅掺杂区305区域以外的半导体衬底300的表面形成选择晶体管的栅氧化层310和位于栅氧化层310上的栅电极311。
所述栅氧化层310和栅电极311构成选择晶体管的栅极堆叠。
参考图10，在所述浮栅309表面以及隧穿氧化层308和浮栅309侧壁的栅间介质层312，所述栅间介质层312还有部分位于浮栅106两侧的半导体衬底300上，所述栅间介质层312呈“几”字型；在所述栅间介质层312表面形成控制栅313，所述控制栅313呈“几”字型。
所述栅间介质层312为ONO的堆叠结构；所述控制栅313材料为多晶硅。
所述控制栅313、栅间介质层312、浮栅309和隧穿氧化层308构成存储晶体管的栅极堆叠。
参考图11，进行离子注入工艺，形成位于选择晶体管栅电极311两侧半导体衬底内的选择晶体管的源区和漏区316，以及位于存储晶体管控制栅313两侧半导体衬底内的存储晶体管的源区314和漏区，所述选择晶体管的源区和存储晶体管的漏区相互重叠，共同构成离子掺杂区315。
所述离子注入的能量范围为60～100KeV，剂量范围为1～3E15/cm2。
本发明实施例EEPROM存储器制作方法形成的EEPROM存储器，具体请参考11，包括：半导体衬底300，位于所述半导体衬底300上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括依次位于半导体衬底表面的隧穿氧化层308、浮栅309、栅间介质层312和控制栅313，所述选择晶体管栅极堆叠包括依次位于半导体衬底表面的栅氧化层310和栅电极311；位于所述存储晶体管栅极堆叠两侧半导体衬底内的源区314和漏区，位于所述选择晶体管栅极堆叠两侧半导体衬底内的源区和漏区316，所述选择晶体管的源区和存储晶体管的漏区相互重叠，共同构成离子掺杂区315；位于所述存储晶体管栅极堆叠下方半导体衬底内的轻掺杂漏区304和轻掺杂源区305；位于所述轻掺杂漏区304表面区域的第一浅掺杂区306和位于轻掺杂源区305表面区域的第二浅掺杂区307，所述第一浅掺杂区306和第二浅掺杂区307相接触。
参考图11，本发明实施例EEPROM存储器制作方法形成的EEPROM存储器的擦除过程为：在选择晶体管的栅电极311和存储晶体管的控制栅313施加高电压，选择晶体管的漏区316接地，存储晶体管的源区314设置为开路，电子通过隧道窗口注入到存储晶体管的浮栅309中，完成擦除过程，所述擦除过程与第一浅掺杂区306和第二浅掺杂区307无关，EEPROM存储器在使用前会对全片的存储单元进行擦除操作；
写入过程为：在选择晶体管的漏区316和栅电极311施加高电压，存储晶体管的控制栅313接地(零电位)，存储晶体管的源区314设置为开路，存储晶体管的浮栅309中电子通过邃穿窗口转移到轻掺杂漏区304和离子掺杂区315，实现写入过程，所述写入过程与第一浅掺杂区306和第二浅掺杂区307无关，EEPROM存储器在使用前会对全片的存储单元进行擦除操作后，对需要写入的存储单元进行选择性的写入；
存储状态的读取过程为：在存储晶体管的控制栅313上施加读取电压，将存储晶体管的源区314接地，同时在选择晶体管的栅电极311和漏区316上施加工作电压，通过源区314和漏区316间的电流的大小判断EEPROM存储器的存储状态，所述电流为读取电流，由于存储晶体管的沟道区形成有相接触的第一浅掺杂区306和第二浅掺杂区307，使得存储晶体管的沟道区的半导体衬底由P型转化为N型，降低沟道打开时的开启电压，在存储晶体管的控制栅313上施加与现有技术大小相同的读取电压时，使沟道的打开的更宽，减小了存储晶体管沟道区的电阻，相比于现有技术增大了写入后EEPROM存储器源区314和漏区316间读取电流的大小，便于判断EEPROM存储器的写入后存储状态，对于擦除后EEPROM存储器存储状态的读取过程时，浮置栅309中存贮的电子导致沟道是关闭的，源区314和漏区316间没有读取电流，提高EEPROM存储器的稳定性。
综上，本发明实施例提供了一种EEPROM存储器及其制作方法，形成存储晶体管轻掺杂源/漏区表面区域相接触的第一浅掺杂区和第二浅掺杂区，第一浅掺杂区和第二浅掺杂区使得存储晶体管堆叠栅极下方的沟道区半导体衬底的掺杂类型反型，降低沟道打开时的开启电压，在存储晶体管的控制栅上施加与现有技术大小相同的读取电压时，使沟道的打开的更宽，减小了存储晶体管沟道区的电阻，因此在读取EEPROM存储器的存储状态时，与现有技术相比，增大了存储晶体管源区和选择晶体管漏区间的读取电流，提供了提高了EEPROM存储器的稳定性。
进一步，形成第一浅掺杂区和第二浅掺杂区采用变角度第二离子注入，使得第一浅掺杂区和第二浅掺杂区间的距离小于掺杂源区和掺杂漏区之间的距离，第一浅掺杂区和第二浅掺杂区掺杂离子的原子量小于轻掺杂源/漏区掺杂离子的原子量，退火时，第一浅掺杂区和第二浅掺杂区掺杂离子的扩散速度大于轻掺杂源/漏区掺杂离子扩散速度，第一浅掺杂区和第二浅掺杂区相接触，轻掺杂源/漏区相距较远，便于退火工艺条件的控制。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (13)
1.一种EEPROM存储器的制作方法，其特征在于，包括步骤：
提供半导体衬底；
进行第一离子注入，在所述半导体衬底内形成轻掺杂源/漏区；
进行变角度第二离子注入，形成位于所述轻掺杂漏区表面区域的第一浅掺杂区和位于轻掺杂源区表面区域的第二浅掺杂区，所述变角度第二离子注入的掺杂离子导电类型与第一离子注入掺杂离子导电类型相同；
对所述半导体衬底进行退火，激活掺杂离子，使第一浅掺杂区和第二浅掺杂区相接触；
在所述半导体衬底上形成分立的存储晶体管和选择晶体管，所述存储晶体管包括轻掺杂源/漏区半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源/漏区，所述选择晶体管包括轻掺杂源/漏区以外半导体衬底表面的栅极堆叠和位于栅极堆叠两侧半导体衬底内的源/漏区。
2.如权利要求1所述EEPROM存储器的制作方法，其特征在于，所述第二离子注入掺杂离子的原子量小于第一离子注入掺杂离子的原子量。
3.如权利要求1或2所述EEPROM存储器的制作方法，其特征在于，所述第一离子注入的掺杂离子为砷离子。
4.如权利要求1或2所述EEPROM存储器的制作方法，其特征在于，所述变角度第二离子注入的掺杂离子为磷离子。
5.如权利要求1所述EEPROM存储器的制作方法，其特征在于，所述变角度第二离子注入的角度范围为30°～60°。
6.如权利要求1所述EEPROM存储器的制作方法，其特征在于，所述变角度第二离子注入的剂量小于第一离子注入的剂量。
7.如权利要求3所述EEPROM存储器的制作方法，其特征在于，所述变角度第二离子注入的剂量为第一离子注入的剂量的1/5～1/10。
8.如权利要求1所述EEPROM存储器的制作方法，其特征在于，所述退火工艺的温度范围为950℃～1000℃，退火工艺时间范围为1.5～3小时。
9.如权利要求1所述EEPROM存储器的制作方法，其特征在于，所述第一浅掺杂区和第二浅掺杂区形成过程为：形成覆盖所述半导体衬底的光刻胶层；图形化所述光刻胶层，形成暴露所述半导体衬底表面的第一开口和第二开口；沿所述第一开口和第二开口进行第一离子注入，在所述半导体衬底内形成轻掺杂漏区和轻掺杂源区；沿所述第一开口和第二开口进行变角度第二离子注入，形成位于轻掺杂漏区表面区域的第一浅掺杂区和位于轻掺杂源区表面区域的第二浅掺杂区。
10.如权利要求1所述EEPROM存储器的制作方法，其特征在于，所述存储晶体管栅极堆叠包括依次位于半导体衬底表面的隧穿氧化层、浮栅、栅间介质层和控制栅。
11.如权利要求1所述EEPROM存储器的制作方法，其特征在于，所述选择晶体管栅极堆叠包括依次位于半导体衬底表面的栅氧化层和栅电极。
12.一种EEPROM存储器，其特征在于，包括：
半导体衬底，位于所述半导体衬底上分立的存储晶体管栅极堆叠和选择晶体管栅极堆叠，所述存储晶体管栅极堆叠包括依次位于半导体衬底表面的隧穿氧化层、浮栅、栅间介质层和控制栅，所述选择晶体管栅极堆叠包括依次位于半导体衬底表面的栅氧化层和栅电极；
位于所述存储晶体管栅极堆叠两侧半导体衬底内的源漏区；
位于所述选择晶体管栅极堆叠两侧半导体衬底内的源漏区；
位于所述存储晶体管栅极堆叠下方半导体衬底内的轻掺杂漏区和轻掺杂源区；
位于所述轻掺杂漏区表面区域的第一浅掺杂区和轻掺杂源区表面区域的第二浅掺杂区，所述第一浅掺杂区和第二浅掺杂区相接触，所述第一浅掺杂区和第二浅掺杂区掺杂离子的导电类型与轻掺杂漏区和轻掺杂源区掺杂离子的导电类型相同。
13.如权利要求12所述的EEPROM存储器，其特征在于，所述第一浅掺杂区和第二浅掺杂区掺杂离子的原子量小于轻掺杂漏区和轻掺杂源区掺杂离子的原子量。
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