CN109524307B - Mos晶体管的制造方法、集成电路的制造方法、mos晶体管及集成电路 - Google Patents
Mos晶体管的制造方法、集成电路的制造方法、mos晶体管及集成电路 Download PDFInfo
- Publication number
- CN109524307B CN109524307B CN201811354071.6A CN201811354071A CN109524307B CN 109524307 B CN109524307 B CN 109524307B CN 201811354071 A CN201811354071 A CN 201811354071A CN 109524307 B CN109524307 B CN 109524307B
- Authority
- CN
- China
- Prior art keywords
- dielectric layer
- gate dielectric
- mos transistor
- semiconductor substrate
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 33
- 238000000034 method Methods 0.000 title claims description 30
- 239000004065 semiconductor Substances 0.000 claims abstract description 84
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 150000002500 ions Chemical class 0.000 claims description 15
- 239000002245 particle Substances 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 126
- 238000005530 etching Methods 0.000 description 18
- 239000004020 conductor Substances 0.000 description 17
- 230000002093 peripheral effect Effects 0.000 description 13
- 230000008569 process Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000005468 ion implantation Methods 0.000 description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 238000005229 chemical vapour deposition Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 8
- 229920005591 polysilicon Polymers 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 230000000694 effects Effects 0.000 description 5
- 238000002513 implantation Methods 0.000 description 5
- 238000005240 physical vapour deposition Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 229910052581 Si3N4 Inorganic materials 0.000 description 4
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 4
- 238000004088 simulation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000005498 polishing Methods 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 3
- 239000010703 silicon Substances 0.000 description 3
- 239000000126 substance Substances 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 230000000903 blocking effect Effects 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 239000007943 implant Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 229910000077 silane Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 101100049574 Human herpesvirus 6A (strain Uganda-1102) U5 gene Proteins 0.000 description 1
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005234 chemical deposition Methods 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000011960 computer-aided design Methods 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 229910052732 germanium Inorganic materials 0.000 description 1
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 238000000608 laser ablation Methods 0.000 description 1
- 229910003465 moissanite Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910010271 silicon carbide Inorganic materials 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 125000006850 spacer group Chemical group 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 101150064834 ssl1 gene Proteins 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66484—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with multiple gate, at least one gate being an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本申请公开了一种MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路。该MOS晶体管的制造方法包括：在半导体衬底中形成轻掺杂区；在所述半导体衬底表面形成栅介质层；在所述栅介质层表面形成栅极；以及在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。该MOS晶体管的制造方法通过在栅介质层形成之前形成轻掺杂区，因此在形成轻掺杂区时不会对栅介质层造成影响，从而提高MOS晶体管的良率和可靠性。
Description
技术领域
本发明涉及半导体技术领域，更具体地，涉及一种MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路。
背景技术
在存储器件的集成电路中，采用外围电路进行逻辑运算以及通过金属连控制和检测各存储单元串的开关状态实现数据的存储和读取。场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor,MOSFET)是一种电压控制元件，简称MOS晶体管。外围高压器件通常采用对称或不对称的双扩散MOS晶体管，并且为了提高读写速度，外围电路还需要更快的低压器件，这就需要在一块芯片上同时拥有低压逻辑器件(如微处理器MCU的智能控制电路)和高压器件(模拟或高压电路)。
轻掺杂漏区(Lightly Doped Drain，LDD)是MOS晶体管为了减弱漏区电场、以改进热电子退化效应所采取的一种结构。即是在沟道中靠近漏极的附近设置一个轻掺杂漏区让该轻掺杂漏区也承受部分电压，这种结构可防止热电子退化效应。轻掺杂漏区已经成为了现有技术中大规模集成电路中MOS晶体管的基本结构。现有技术中，在形成栅极导体之后，形成轻掺杂漏区时，会出现离子注入进栅介质层，从而导致栅介质层的可靠性出现问题，栅介质层的质量直接影响器件的成品率、电学性能及使用寿命等参数。期望进一步改进MOS晶体管的结构及其制造方法，从而提高MOS晶体管的良率和可靠性。
发明内容
鉴于上述问题，本发明的目的在于提供一种MOS晶体管的制造方法、集成电路的制造方法、MOS晶体管及集成电路，通过在栅介质层形成之前形成轻掺杂区，从而在形成轻掺杂区时不会对栅介质层造成影响。
根据本发明的一方面，提供一种MOS晶体管的制造方法，包括：在半导体衬底中形成轻掺杂区；在所述半导体衬底表面形成栅介质层；在所述栅介质层表面形成栅极；以及在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。
优选地，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述源极和/漏极表面的栅介质层的厚度。
优选地，其中，在所述半导体衬底表面形成栅介质层的步骤包括：在所述半导体衬底表面形成第一栅介质层；在所述第一栅介质层的表面形成第二栅介质层，所述第二栅介质层的位置与所述栅极的位置对应。
优选地，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
优选地，所述第二栅介质层延伸出所述栅极的底面。
优选地，在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极的方法包括：直接向所述栅介质层离子注入，以在所述轻掺杂区内的相应位置处形成所述源极和/漏极。
根据本发明的另一方面，提供一种集成电路的制造方法，所述集成电路包括至少一个高压MOS晶体管和至少一个低压MOS晶体管，所述制造方法包括：在半导体衬底的高压器件区内形成轻掺杂区；在所述半导体衬底的表面形成栅介质层；在所述栅介质层表面分别形成各个所述低压MOS晶体管的栅极和各个所述高压MOS晶体管的栅极；以及在所述轻掺杂区内形成各个所述高压MOS晶体管的源极和/或漏极，同时在所述半导体衬底的低压器件区内形成各个所述低压MOS晶体管的源极和漏极，其中，所述轻掺杂区在形成所述栅介质层之前形成。
优选地，在各个所述高压MOS器件中，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述源极和/漏极表面的栅介质层的厚度。
优选地，在所述半导体衬底表面形成栅介质层的步骤包括：在所述半导体衬底表面形成第一栅介质层，所述第一栅介质层覆盖所述高压器件区和所述低压器件区；在所述第一栅介质层的表面形成第二栅介质层，所述第二栅介质层的位置与所述高压MOS晶体管的栅极的位置对应。
优选地，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
优选地，所述第二栅介质层延伸出所述高压MOS晶体管的栅极的底面，且未覆盖所述高压MOS晶体管的源极和漏极。
优选地，所述MOS晶体管的源极和/或漏极的方法包括：直接向所述第一栅介质层离子注入，以在所述轻掺杂区内的相应位置处形成所述高压MOS晶体管的源极和/漏极、在所述半导体衬底内的相应位置处形成所述低压MOS晶体管的源极和漏极。
根据本发明的另一方面，提供一种MOS晶体管，包括：半导体衬底；轻掺杂区，从所述半导体衬底的上表面延伸至所述半导体衬底内；源极和漏极，所述源极和所述漏极中的至少一个位于所述轻掺杂区内；栅介质层，位于所述半导体衬底的上表面；以及位于所述栅介质层表面的栅极，其中，在所述栅介质层内不包括形成轻掺杂区所需的掺杂粒子。
优选地，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述漏极表面的栅介质层的厚度。
根据本发明的另一方面，提供一种集成电路，包括：半导体衬底，具有用于形成高压MOS晶体管的高压器件区和用于形成低压MOS晶体管的低压器件区；轻掺杂区，位于所述高压器件区内，从所述半导体衬底的上表面延伸至所述半导体衬底内；高压MOS晶体管的源极和漏极，所述高压MOS晶体管的源极和漏极中的至少一个位于所述轻掺杂区内；低压MOS晶体管的源极和漏极，位于所述低压器件区内；栅介质层，位于所述半导体衬底的上表面，覆盖所述高压器件区和所述低压器件区；以及位于所述栅介质层表面的高压MOS晶体管和低压MOS晶体管的栅极，其中，在所述栅介质层内不包括形成轻掺杂区所需的掺杂粒子。
优选地，在所述高压MOS晶体管中，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述漏极表面的栅介质层的厚度。
优选地，所述栅介质层包括：第一栅介质层，覆盖所述高压器件区和所述低压器件区；第二栅介质层，位于所述第一栅介质层上方，并与所述高压MOS晶体管的栅极的位置对应。
优选地，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
优选地，所述第二栅介质层延伸出所述高压MOS晶体管的栅极的底面，且未覆盖所述高压MOS晶体管的源极和漏极。
本发明提供的MOS晶体管的制造方法，通过在栅介质层形成之前形成轻掺杂区，因此在形成轻掺杂区时，不会对栅介质层造成影响，从而提高3D存储器件的良率和可靠性。
进一步地，在该MOS晶体管的制造方法中，先形成位于半导体衬底表面的第一栅介质层，再在第一栅介质层与栅极相应的表面形成第二栅介质层，形成于源极和漏极表面的栅介质层厚度可以很薄，从而在不损坏栅介质层的情况下，对栅介质层进行离子注入形成超浅结。
进一步地，在该集成电路的制造方法中，包括在半导体衬底上形成高压器件和低压器件，低压器件的栅介质层是直接形成，而不是先形成高压器件的栅介质层，再将其蚀刻而形成的，从而不会产生由于过蚀刻而损坏低压器件的衬底和过蚀刻导致的轻掺杂区出现沟道效应的问题。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1a和1b分别示出3D存储器件的存储单元串的等效电路图和结构示意图。
图2示出3D存储器件的透视图。
图3示出根据本发明实施例的3D存储器件的截面图。
图4a至4e示出本发明实施例的MOS晶体管的制造方法的各个阶段的截面图。
图5a至5c示出本发明实施例的MOS晶体管的TCAD仿真图。
具体实施方式
以下基于实施例对本发明进行描述，但是本发明并不仅仅限于这些实施例。在下文对本发明实施例的细节描述中，详尽描述了一些特定的细节部分，对本领域技术人员来说没有这些细节部分的描述也可以完全理解本发明。为了避免混淆本发明的实质，公知的过程、流程没有详细叙述。
在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，在图中可能未示出某些公知的部分。附图中的流程图、框图图示了本发明的实施例的系统、装置的可能的体系框架、功能和操作，附图的方框以及方框顺序只是用来更好的图示实施例的过程和步骤，而不应以此作为对发明本身的限制。
以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。
应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。
如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“A直接在B上面”或“A在B上面并与之邻接”的表述方式。在本申请中，“A直接位于B中”表示A位于B中，并且A与B直接邻接，而非A位于B中形成的掺杂区中。
在本申请中，术语“半导体结构”指在制造半导体器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。
在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。
在集成电路中，采用外围电路进行逻辑运算以及通过金属连控制和检测各存储单元串的开关状态实现数据的存储和读取。外围高压器件通常采用对称或不对称的双扩散MOS晶体管，并且为了提高读写速度，外围电路还需要更快的低压器件，这就需要在一块芯片上同时拥有低压逻辑器件(如微处理器MCU的智能控制电路)和高压器件(模拟或高压电路)。现有技术中，在形成栅极之后，形成轻掺杂区，利用栅极作为阻挡物形成轻掺杂区，省去掩膜，节省成本。但由于栅极的厚度小于轻掺杂漏区的注入深度，因此会出现离子注入进栅介质层，从而导致栅介质层的可靠性出现问题。进一步地，由于位于源极和漏极上方的残留介质层厚度过厚，而源极和漏极的注入能量较小，因此源极和漏极注入时无法完全打穿残留介质层，从而高压器件的源极和漏极出现问题。进一步地，随着低压器件的尺寸减小，低压器件的栅介质层也需要相应变薄，在蚀刻厚栅介质层时，可能产生由于过蚀刻而损坏低压器件的衬底的问题，并且高压器件区的残留介质层也相应地持续变薄，如果高压器件区的残留介质层减薄到
则会使轻掺杂区出现沟道效应，从而使MOS晶体管无法正常工作。现有技术中，通常通过减小残留介质层厚度、增加栅极厚度来解决上述问题，但在工艺中存在导致硅损失(silicon loss)和厚度难以准确控制的问题。
本申请的发明人注意到上述影响集成电路的良率和可靠性的问题，因而提出进一步改进的MOS晶体管的制造方法及MOS晶体管。
本发明可以各种形式呈现，以下将描述其中一些示例。
图1a和1b分别示出3D存储器件的存储单元串的电路图和结构示意图。在该实施例中示出的存储单元串包括4个存储单元的情形。可以理解，本发明不限于此，存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
如图1a所示，存储单元串100的第一端连接至位线BL，第二端连接至源极线SL。存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管Q1、存储晶体管M1至M4、以及第二选择晶体管Q2。第一选择晶体管Q1的栅极连接至串选择线SSL，第二选择晶体管Q2的栅极连接至地选择线GSL。存储晶体管M1至M4的栅极分别连接至字线WL1至WL4的相应字线。
如图1b所示，存储单元串100的第一选择晶体管Q1和第二选择晶体管Q2分别包括栅极导体122和123，存储晶体管M1至M4分别包括栅极导体121。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110。沟道柱110贯穿栅叠层结构。在沟道柱110的中间部分，栅极导体121与沟道层111之间夹有隧穿介质层112、电荷存储层113和阻挡介质层114，从而形成存储晶体管M1至M4。在沟道柱110的两端，栅极导体122和123与沟道层111之间夹有阻挡介质层114，从而形成第一选择晶体管Q1和第二选择晶体管Q2。
图2示出3D存储器件的透视图。为了清楚起见，在图2中未示出3D存储器件中的各个绝缘层。
在该实施例中示出的3D存储器件包括4*4共计16个存储单元串100，每个存储单元串100包括4个存储单元，从而形成4*4*4共计64个存储单元的存储器阵列。可以理解，本发明不限于此，3D存储器件可以包括任意多个存储单元串，例如，1024个，每个存储单元串中的存储单元数量可以为任意多个，例如，32个或64个。
在3D存储器件中，存储单元串分别包括各自的沟道柱110，以及公共的栅极导体121、122和123。栅极导体121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体之间彼此采用层间绝缘层隔开，从而形成栅叠层结构120。在图中未示出层间绝缘层。
沟道柱110的内部结构如图1b所示，在此不再进行详细说明。沟道柱110贯穿栅叠层结构120，并且排列成阵列，同一列的多个沟道柱110的第一端共同连接至同一条位线(即位线BL1至BL4之一)，第二端共同连接至衬底101，第二端经由衬底100形成共源极连接。
第一选择晶体管Q1的栅极导体122由栅线缝隙(gate line slit)161分割成不同的栅线。同一行的多个沟道柱110的栅线共同连接至同一条串选择线(即串选择线SSL1至SSL4之一)。
存储晶体管M1和M4的栅极导体121分别连接至相应的字线。如果存储晶体管M1和M4的栅极导体121由栅线缝隙161分割成不同的栅线，则同一层面的栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条字线(即字线WL1至WL4之一)。
第二选择晶体管Q2的栅极导体连接成一体。如果第二选择晶体管Q2的栅极导体123由栅线缝隙161分割成不同的栅线，则栅线经由各自的导电通道131到达互连层132，从而彼此互连，然后经由导电通道133连接至同一条地选择线GSL。
图3示出根据本发明实施例的3D存储器件的截面图。所述截面图沿着图2中的AA线截取。
如图3所示，本发明实施例的3D存储器件包括3D存储单元200和外围电路300。3D存储单元的存储原理和立体结构如图1和图2所示，在此不再赘述。在3D存储器件中，采用外围电路300进行逻辑运算以及通过金属连控制和检测各存储单元串的开关状态实现数据的存储和读取。外围高压器件通常采用对称或不对称的双扩散MOS晶体管，并且为了提高读写速度，外围电路中还需要更快的低压逻辑器件，在此仅示出一个外围高压器件310，高压器件310通过导电通道341连接至互连层342。可以理解，本发明不限于此，外围电路可以包括任意多个高压器件和低压器件。
图4a至4e示出本发明实施例的MOS晶体管的制造方法的各个阶段的截面图。所述截面图沿着图2中的AA线截取。
本发明开始于半导体衬底101，在半导体衬底101中已经形成了浅槽隔离330(Shallow Trench Isolation,STI)，如图4a所示。
半导体衬底101是待用于制作外围电路的衬底，半导体衬底101的材质可以包括体硅(bulk Si)、体锗(bulk Ge)、绝缘体上硅(SOI)、绝缘体上锗(GeOI)或者是其他化合物半导体衬底，例如SiGe、SiC、GaN、GaAs、InP等等，以及这些物质的组合。在该实施例中，半导体衬底101例如是掺杂的单晶硅衬底。半导体衬底101可以是P型衬底或N形衬底，在衬底还可以包括n阱和/或p阱。以N型MOS晶体管为例，可以采用P型衬底或具有p阱的N型衬底。可以理解，本发明不限于此，半导体衬底的掺杂类型和掺杂浓度是现有技术，可以根据实际需要进行选择。
浅槽隔离330用于将半导体衬底101定义出多个有源区，在该实施例中，例如将半导体衬底101隔离出高压器件区和低压器件区，高压器件区用于形成高压器件，低压器件区用于形成低压器件。
形成浅槽隔离330的步骤包括：槽蚀刻、氧化物填充以及平坦化。在半导体衬底101的表面上依次形成氮化硅和光致抗蚀剂掩模，然后进行各向异性蚀刻，在半导体衬底101中形成开口。氮化硅用于保护半导体衬底，并作为后续化学机械抛光的停止层。各向异性蚀刻可以采用干法蚀刻，如离子铣蚀刻、等离子蚀刻、反应离子蚀刻、激光烧蚀。例如，通过控制蚀刻时间，使得蚀刻在半导体衬底101的内部停止。在蚀刻之后通过在溶剂中溶解或灰化去除光致抗蚀剂掩模。进一步地，氧化物填充的方法例如为原子层沉积(Atomic LayerDeposition,ALD)，物理气相沉积(Physical Vapor Deposition,PVD)或化学气相沉积(Chemical Vapor Deposition,CVD)，优选的采用等离子体化学气相沉积。进一步地，例如采用化学机械抛光(Chemical Mechanical Polishing,CMP)对半导体结构进行平坦化处理，氮化硅作为化学机械抛光的停止层。优选地，在化学机械抛光之后去除位于半导体结构表面的氮化硅，例如采用湿法蚀刻，在湿法蚀刻中使用蚀刻溶液作为蚀刻剂，将半导体结构浸没在蚀刻溶液中。由于蚀刻剂的选择性，使得蚀刻在半导体衬底101表面附近停止。
进一步地，在有源区进行离子掺杂，以形成轻掺杂区311，如图4b所示。
以高压器件为例，在高压器件区进行离子掺杂，以形成轻掺杂区，轻掺杂区至少为一个。在该实施例中，轻掺杂区为两个，分别用于形成MOS晶体管的源极和漏极，两个轻掺杂漏区之间为MOS晶体管的沟道。在替代的实施例中，也可以仅形成一个轻掺杂区，例如形成轻掺杂漏区，用于形成MOS晶体管的漏极。离子掺杂形成轻掺杂区的方法例如为离子注入或离子扩散。例如在半导体结构表面形成光致抗蚀剂掩膜，使用于形成轻掺杂区的区域的半导体结构表面得以暴露，其余区域得以保护，然后进行离子注入。在该实施例中，注入的离子例如为砷离子，掺杂浓度为轻掺杂，例如小于1014离子/平方厘米。
进一步地，在MOS晶体管表面形成栅介质层，如图4c所示。
栅介质层用于将MOS晶体管的栅极与源极和漏极分隔开。在该实施例中，栅介质层的厚度在各处不完全相同，栅介质层包括高压器件的栅介质层313、低压器件的栅介质层323，以及位于源极和漏极上方的栅介质层314。高压器件的栅介质层313的厚度应大于位于源极和漏极上方的栅介质层314的厚度和低压器件的栅介质层323的厚度。
在该实施例中，低压器件的栅介质层323是与位于源极和漏极上方的栅介质层314同时形成的，其厚度较薄，不会产生现有技术中由于过蚀刻而损坏低压器件的衬底的问题。如下文所述，将在位于源极和漏极上方的栅介质层314对应位置形成源极和漏极，进行离子注入时，由于位于源极和漏极上方的栅介质层314厚度较薄，离子更轻易地穿过栅介质层，不会出现由于氧化层过厚而无法形成超浅结的问题，并且源极和漏极之间不会产生沟道效应。
形成栅介质层的方法例如为先对半导体结构表面进行清洗，去除半导体结构暴露在空气中沾染的杂质和形成的氧化层，然后在半导体结构表面形成场氧化层，例如采用热氧化法将半导体衬底101表面氧化，或者采用原子层沉积，物理气相沉积或化学气相沉积，优选的采用等离子体化学气相沉积，形成第一介质层。第一介质层作为低压器件的栅介质层323和位于源极和漏极表面的栅介质层314。进一步地，在第一介质层与栅极相应的表面形成第二介质层，作为高压器件的栅介质层313。
进一步地，在栅介质层表面相应的位置形成栅极315，如图4d所示。
以高压器件为例，栅极315形成于栅氧化层313的表面，略窄于栅氧化层313。例如采用原子层沉积，物理气相沉积或化学气相沉积，优选的采用等离子体化学气相沉积，在栅介质层表面形成多晶硅。例如将半导体结构转移至低压化学沉积设备，将半导体结构表面暴露在硅烷气体中，硅烷分解从而在半导体结构表面形成一层多晶硅，还可以对多晶硅进行掺杂。然后在多晶硅表面形成光致抗蚀剂掩膜，然后对多晶硅进行各向异性蚀刻。例如采用异向等离子体蚀刻机对多晶硅进行蚀刻，得到垂直剖面的多晶硅栅极315。
进一步地，在轻掺杂区311进行离子注入，以形成源极和漏极312，如图4e所示。
为了防止大剂量的源极和漏极注入过于接近沟道从而导致沟道过短甚至源极和漏极连通，需要在栅极315两侧形成侧墙(图中未示出)。例如采用化学气相沉积的方法在半导体结构表面沉积二氧化硅，然后采用干法蚀刻去除二氧化硅，由于蚀刻的各向异性，蚀刻工具使用离子溅射掉绝大部分的二氧化硅，当多晶硅表面暴露即可停止回刻，这样位于栅极315侧墙的二氧化硅得以保留，作为侧墙防止源极和漏极注入过于接近沟道。
形成侧墙之后，在轻掺杂区311进行源极和漏极注入。以N型MOS晶体管为例，注入的离子例如为砷离子，掺杂浓度为重掺杂，例如大于1014离子/平方厘米。
进一步地，在有源区形成接触，在接触上沉积导电材料，导电材料用于提供MOS晶体管与外部电路的电连接(参见图3)。例如采用物理气相沉积在半导体衬底表面沉积一层金属，然后对半导体结构进行高温退火，金属和半导体衬底在高温下发生化合反应，例如形成了金属硅化物，作为有源区的接触。
图5a至5c示出本发明实施例的MOS晶体管的TCAD仿真图。
在现有技术中，利用先形成的栅极作为掩模，进行轻掺杂区的离子注入。在本发明中，由于先形成轻掺杂区，再形成栅极，因此需要利用光致抗蚀剂掩模(photoresist,PR)，进行轻掺杂区的离子注入。需要评估特征尺寸(CD)的变化范围，以评估轻掺杂区和栅极的重叠区(overlap)的变化范围，从而判断轻掺杂区的位置是否正确，以使得MOS晶体管能正常工作。
如表1所示，表1示出了成形极限图(Forming Limit Diagram,FLD)工艺和45nm高压N型轻掺杂区的工艺过程中的参数。在现有的FLD工艺中，例如采用光致抗蚀剂掩模，进行离子注入，例如进行硼(B)离子注入，注入的能量为190K，注入的浓度为4E12离子/平方厘米，需要采用厚度为
的光致抗蚀剂掩模，最终工艺得到的特征尺寸的变化范围为30nm。
表1：
在TCAD(Technology Computer-Aided Design)仿真中，可以根据需要设置轻掺杂区和栅极的目标重叠区(overlap)，得到轻掺杂区和栅极的实际重叠区。如图5a所示，设置目标重叠区为0微米时，得到的实际重叠区d1约为0.1um。如图5b所示，设置目标重叠区为0.05微米(即设置轻掺杂区和栅极重叠0.05微米)时，得到的实际重叠区d2约为0.14um，与设置目标重叠区为0微米的情况相比，阈值电压降低了30mV，漏源电流加快了6％。如图5c所示，设置目标重叠区为-0.05微米(即设置轻掺杂区和栅极间距0.05微米)时，得到的实际重叠区d3约为0.06um与设置目标重叠区为0微米的情况相比，阈值电压增大了30mV，漏源电流减慢了6％。该TCAD仿真结果表明，先形成轻掺杂区，再形成栅极的工艺过程中，轻掺杂区和栅极的重叠区变化范围是可控的，并且用于形成轻掺杂区的工艺过程的窗口足够大，降低了工艺难度。
在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。
Claims (16)
1.一种MOS晶体管的制造方法，包括：
在半导体衬底中形成轻掺杂区；
在所述半导体衬底表面形成栅介质层；
在所述栅介质层表面形成栅极；以及
在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极，
其中，所述轻掺杂区在形成所述栅介质层之前形成，
在所述半导体衬底表面形成栅介质层的步骤包括：
在所述半导体衬底表面形成第一栅介质层；
在所述第一栅介质层的表面形成第二栅介质层，所述第二栅介质层的位置与所述栅极的位置对应。
2.根据权利要求1所述的制造方法，其中，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述源极和/漏极表面的栅介质层的厚度。
3.根据权利要求1所述的制造方法，其中，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
4.根据权利要求1所述的制造方法，其中，所述第二栅介质层延伸出所述栅极的底面。
5.根据权利要求1所述的制造方法，其中，在所述轻掺杂区内形成所述MOS晶体管的源极和/或漏极的方法包括：
直接向所述栅介质层离子注入，以在所述轻掺杂区内的相应位置处形成所述源极和/漏极。
6.一种集成电路的制造方法，所述集成电路包括至少一个高压MOS晶体管和至少一个低压MOS晶体管，所述制造方法包括：
在半导体衬底的高压器件区内形成轻掺杂区；
在所述半导体衬底的表面形成栅介质层；
在所述栅介质层表面分别形成各个所述低压MOS晶体管的栅极和各个所述高压MOS晶体管的栅极；以及
在所述轻掺杂区内形成各个所述高压MOS晶体管的源极和/或漏极，同时在所述半导体衬底的低压器件区内形成各个所述低压MOS晶体管的源极和漏极，
其中，所述轻掺杂区在形成所述栅介质层之前形成，
在所述半导体衬底表面形成栅介质层的步骤包括：
在所述半导体衬底表面形成第一栅介质层，所述第一栅介质层覆盖所述高压器件区和所述低压器件区；
在所述第一栅介质层的表面形成第二栅介质层，所述第二栅介质层的位置与所述高压MOS晶体管的栅极的位置对应。
7.根据权利要求6所述的制造方法，其中，在各个所述高压MOS器件中，
位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述源极和/漏极表面的栅介质层的厚度。
8.根据权利要求6所述的制造方法，其中，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
9.根据权利要求6所述的制造方法，其中，所述第二栅介质层延伸出所述高压MOS晶体管的栅极的底面，且未覆盖所述高压MOS晶体管的源极和漏极。
10.根据权利要求6所述的制造方法，其中，所述MOS晶体管的源极和/或漏极的方法包括：
直接向所述第一栅介质层离子注入，以在所述轻掺杂区内的相应位置处形成所述高压MOS晶体管的源极和/漏极、在所述半导体衬底内的相应位置处形成所述低压MOS晶体管的源极和漏极。
11.一种MOS晶体管，包括：
半导体衬底；
轻掺杂区，从所述半导体衬底的上表面延伸至所述半导体衬底内；
源极和漏极，所述源极和所述漏极中的至少一个位于所述轻掺杂区内；
栅介质层，位于所述半导体衬底的上表面；以及
位于所述栅介质层表面的栅极，
其中，在所述栅介质层内不包括形成轻掺杂区所需的掺杂粒子，
所述栅介质层包括第一栅介质层和第二栅介质层，所述第二栅介质层位于所述第一栅介质层上方，并与所述栅极的位置对应。
12.根据权利要求11所述的MOS晶体管，其中，位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述漏极表面的栅介质层的厚度。
13.一种集成电路，包括：
半导体衬底，具有用于形成高压MOS晶体管的高压器件区和用于形成低压MOS晶体管的低压器件区；
轻掺杂区，位于所述高压器件区内，从所述半导体衬底的上表面延伸至所述半导体衬底内；
高压MOS晶体管的源极和漏极，所述高压MOS晶体管的源极和漏极中的至少一个位于所述轻掺杂区内；
低压MOS晶体管的源极和漏极，位于所述低压器件区内；
栅介质层，位于所述半导体衬底的上表面，覆盖所述高压器件区和所述低压器件区；以及
位于所述栅介质层表面的高压MOS晶体管和低压MOS晶体管的栅极，
其中，在所述栅介质层内不包括形成轻掺杂区所需的掺杂粒子，
所述栅介质层包括：
第一栅介质层，覆盖所述高压器件区和所述低压器件区；
第二栅介质层，位于所述第一栅介质层上方，并与所述高压MOS晶体管的栅极的位置对应。
14.根据权利要求13所述的集成电路，其中，在所述高压MOS晶体管中，
位于所述栅极与所述半导体衬底之间的所述栅介质层的厚度大于位于所述漏极表面的栅介质层的厚度。
15.根据权利要求13所述的集成电路，其中，所述第二栅介质层的厚度大于等于所述第一栅介质层的厚度。
16.根据权利要求13所述的集成电路，其中，所述第二栅介质层延伸出所述高压MOS晶体管的栅极的底面，且未覆盖所述高压MOS晶体管的源极和漏极。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811354071.6A CN109524307B (zh) | 2018-11-14 | 2018-11-14 | Mos晶体管的制造方法、集成电路的制造方法、mos晶体管及集成电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201811354071.6A CN109524307B (zh) | 2018-11-14 | 2018-11-14 | Mos晶体管的制造方法、集成电路的制造方法、mos晶体管及集成电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN109524307A CN109524307A (zh) | 2019-03-26 |
| CN109524307B true CN109524307B (zh) | 2022-02-01 |
Family
ID=65777552
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201811354071.6A Active CN109524307B (zh) | 2018-11-14 | 2018-11-14 | Mos晶体管的制造方法、集成电路的制造方法、mos晶体管及集成电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN109524307B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110265359B (zh) * | 2019-06-27 | 2020-07-24 | 长江存储科技有限责任公司 | 半导体器件及其制造方法 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030219949A1 (en) * | 2002-05-24 | 2003-11-27 | Pendharkar Sameer P. | Method of manufacturing and structure of semiconductor device with floating ring structure |
| CN101471263A (zh) * | 2007-12-27 | 2009-07-01 | 东部高科股份有限公司 | 制造晶体管的方法 |
| CN103094284A (zh) * | 2011-10-31 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | Eeprom存储器及其制作方法 |
| CN104078463A (zh) * | 2010-09-30 | 2014-10-01 | 富士通半导体股份有限公司 | 半导体器件 |
-
2018
- 2018-11-14 CN CN201811354071.6A patent/CN109524307B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20030219949A1 (en) * | 2002-05-24 | 2003-11-27 | Pendharkar Sameer P. | Method of manufacturing and structure of semiconductor device with floating ring structure |
| CN101471263A (zh) * | 2007-12-27 | 2009-07-01 | 东部高科股份有限公司 | 制造晶体管的方法 |
| CN104078463A (zh) * | 2010-09-30 | 2014-10-01 | 富士通半导体股份有限公司 | 半导体器件 |
| CN103094284A (zh) * | 2011-10-31 | 2013-05-08 | 中芯国际集成电路制造(上海)有限公司 | Eeprom存储器及其制作方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN109524307A (zh) | 2019-03-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10741570B2 (en) | Nonvolatile memory devices having single-layered gates and methods of fabricating the same | |
| KR101731202B1 (ko) | 자가 정렬 플로팅 게이트 및 소거 게이트를 갖는 비휘발성 메모리 셀, 및 그를 제조하는 방법 | |
| KR101923791B1 (ko) | 자가 정렬 플로팅 게이트 및 소거 게이트를 가지는 비휘발성 메모리 셀, 및 그를 제조하는 방법 | |
| US8928060B2 (en) | Architecture to improve cell size for compact array of split gate flash cell | |
| TWI618124B (zh) | 具有整合式高ｋ金屬閘之非揮發性分離閘記憶體單元，及其製作方法 | |
| CN111788687B (zh) | 用于形成三维存储器件的方法 | |
| US20130001682A1 (en) | Semiconductor structures including bodies of semiconductor material, devices including such structures and related methods | |
| US9553193B2 (en) | Double gated fin transistors and methods of fabricating and operating the same | |
| JP2004241780A (ja) | 選択的ディスポーザブルスペーサー技術を使用する半導体集積回路の製造方法及びそれによって製造される半導体集積回路 | |
| KR101827612B1 (ko) | 플래시 메모리와 집적하기 위한 교차전극형 커패시터 | |
| JP2006128390A (ja) | 半導体装置及びその製造方法 | |
| TWI685090B (zh) | 保護結構以及製作三維記憶體的周邊電路的方法 | |
| US9406687B1 (en) | Integration of memory devices with different voltages | |
| CN111801802B (zh) | 三维存储器件 | |
| KR20210142684A (ko) | 수직 플로팅 게이트를 갖는 nor 메모리 셀 제조 공정 | |
| CN113690173A (zh) | 三维存储器及其制备方法 | |
| CN109524307B (zh) | Mos晶体管的制造方法、集成电路的制造方法、mos晶体管及集成电路 | |
| US9666484B2 (en) | Integrated circuit protected from short circuits caused by silicide | |
| JP5515429B2 (ja) | 半導体装置の製造方法 | |
| JP2002141425A (ja) | フラッシュ・メモリセル性能を改良するための側壁プロセス | |
| TWI784086B (zh) | 半導體裝置之製造方法 | |
| CN111788686A (zh) | 三维存储器件及用于形成其的方法 | |
| JP2008211016A (ja) | 半導体装置およびその製造方法 | |
| CN111430353A (zh) | 一种非易失性存储器及其制造方法 | |
| CN113764349B (zh) | 半导体器件的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |