CN104952804B - 一种制作嵌入式闪存的方法 - Google Patents

Abstract

本发明公开了一种制作嵌入式闪存的方法，根据本发明的制作方法形成的栅极电极间隙壁适用于嵌入式闪存存储器中的每个器件，所述嵌入式闪存存储器包括低压电路器件、逻辑电路器件和高压电路器件，他们共享相同的源漏极，间隙壁的形状和宽度需要具有不同变化的源/漏区扩展尺寸以满足器件尺寸的要求。

Description

一种制作嵌入式闪存的方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种嵌入式闪存的制作方法。

背景技术

存储器用于存储大量数字信息，最近据调查显示，在世界范围内，存储器芯片大约占了半导体交易的30％，多年来，工艺技术的进步和市场需求催生越来越多高密度的各种类型存储器，如RAM(随机存储器)、SRAM（静态随机存储器）、DRAM(动态随机存储器)和FRAM(铁电存储器)等。其中，闪存存储器即FLASH，其成为非易失性半导体存储技术的主流，即使在供电电源关闭后仍能保持片内信息；在存储器电可擦除和可重复编程，而不需要特殊的高电压；闪存存储器具有成本低、密度大的特点。

具有两层多晶硅层的闪存存储器单元已经应用到现有的半导体制作工艺中，该闪存存储器单元包括有两个晶体管。该闪存存储器单元应用到逻辑电路技术工艺中以形成嵌入式闪存存储器。嵌入式闪存存储器包括低压电路区域（例如，1.2V和2.5V），高压电路区域（例如，5V）和闪存单元晶体管。闪存单元存储器包括控制栅极晶体管和选择栅极晶体管，所述闪存单元存储器具有两个晶体管单元。

由于存储单元需要实施高压器件，例如在正常条件下电压为5V，将高压器件嵌入到低压逻辑电路工艺中，对于每个器件的栅极氧化层需要设计并且改变工艺步骤以满足高压电路区域、低压电路区域和闪存单元器件区域的要求。

在现有技术中，如图1A和1B所示，具有较小几何尺寸的逻辑电路工艺中嵌入包括有两层多晶硅层的闪存存储器，浮置栅极的形成采用自对准工艺再执行平坦化工艺（例如，CMP）。在浮置栅极多晶硅顶部的控制栅极和选择栅极将形成不同的电极厚度。对于每个器件种类的栅极氧化层也需要不同的厚度。不同的器件对间隙壁的要求也不同。

对于自对准浮置栅极，多晶硅的厚度为40-80nm。当选择栅极和控制栅极的厚度大于浮置栅极和低压电路器件栅极。为了维持低压电路器件相同的间隙壁，同时满足高压电路器件和闪存单元器件的需要，在高压电路区域和闪存单元区域中将结合介质层沉积和回刻蚀工艺。

因此，需要一种新的制作半导体器件的方法，该方法能在注入形成源漏区之前同时形成不同器件的间隙壁。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作嵌入式闪存的方法，包括：提供半导体衬底，所述半导体衬底具有闪存单元区域低压电路区域，在所述闪存单元区域中的半导体衬底上形成有第一栅极电极，在所述低压电路区域中的半导体衬底上形成有栅极材料层；在所述半导体衬底上形成第一介质层；刻蚀所述第一介质层，以在所述第一栅极电极的两侧形成偏移间隙壁；刻蚀所述低压电路区域中的所述栅极材料层以形成第二栅极电极；在所述半导体衬底上形成间隙壁介质层，在所述间隙壁介质层上形成第二介质层；刻蚀所述第二介质层，停止于所述低压电路区域中的所述间隙壁介质层；去除所述低压电路区域中的第二介质层和所述闪存单元区域中部分的第二介质层；刻蚀所述间隙壁介质层和剩余的所述第二介质层，以在所述闪存单元区域和所述低压电路区域中的形成间隙壁。

优选地，所述第一栅极电极包括控制栅极和选择栅极。

优选地，采用氧化工艺、CVD、PECVD形成所述第一介质层，所述第一介质层的厚度为1nm至15nm，所述第一介质层的材料为氧化硅、氮化硅或者氮氧化硅。

优选地，还包括在形成所述第二栅极电极之后在所述低压电路区域中执行LDD注入的步骤。

优选地，还包括在所述低压电路区域中执行LDD注入之后在所述闪存单元区域中形成源漏区的步骤。

优选地，还包括在形成所述第一介质层之前在所述闪存单元区域中形成源漏区的步骤。

优选地，所述去除所述闪存单元区域中部分的第二介质层的步骤中去除的第二介质层为所述控制栅极的所述源区附近的所述第二介质层。

优选地，所述间隙壁介质层为氧化物层、氧化物-氮化物层、ONO层。

优选地，还包括在形成所述间隙壁介质层之前对所述控制栅极和所述选择栅极执行内部节点LDD注入的步骤。

综上所述，本发明提出了一种新型的嵌入式闪存存储器的的制作工艺，根据本发明的制作方法形成的栅极电极间隙壁适用于嵌入式闪存存储器中的每个器件，所述嵌入式闪存存储器包括低压电路器件、逻辑电路器件和高压电路器件，他们共享相同的源漏极，间隙壁的形状和宽度需要具有不同变化的源/漏区扩展尺寸以满足器件尺寸的要求。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1A-1B为根据现有技术制作的嵌入式闪存器件结构的示意图；

图2A-2I为根据本发明一个实施方式制作嵌入式闪存器件结构的相关步骤所获得的器件的剖面结构示意图；

图3为根据本发明一个实施方式制作嵌入式闪存器件结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何现有技术中的问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

在本发明中为了解决现有技术中存在的缺陷，本发明提出了一种新的制作嵌入式闪存存储器的工艺，通过所述方法以解决现有技术中存在的弊端。

下面将结合图2A-2I对本发明所述嵌入式闪存存储器的制作方法进行详细描述，图2A-2I为根据本实施例制作嵌入式闪存的过程中存储器的结构截面图。

如图2A所示，提供半导体衬底200，半导体衬底可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。

将半导体衬底200分为两个区域，分别为：用于形成逻辑器件的第一区域I，逻辑区域I；用于形成闪存存储器的二区域II，高压电路区域和闪存单元区域II。需要说明的是，逻辑区域I在真实布局里都是位于外围电路区，因此，逻辑器件位置关系不受本实施例所提供的图的限制。

在半导体衬底上形成栅极氧化层201，将半导体衬底与后续将形成的闪存存储器浮置栅极、逻辑器件栅极隔离。栅极氧化层可以通过热氧化、化学气相沉积（CVD）或氧氮化工艺形成。栅极氧化层可以包括如下的任何传统电介质：SiO₂、SiON、SiON₂、以及包括钙钛矿型氧化物的其它类似氧化物。其中，栅极氧化层的材料优选用氧化硅，形成方式采用热氧化法。

在高压电路区域和闪存单元区域的栅极氧化层上形成浮置栅极材料层202，浮置栅极材料层可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。栅极电极也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。

在本发明的一具体地实施方式中，在所述高压电路区域和闪存单元区域中在所述半导体衬底上还可以形成隧穿氧化层，隧穿氧化层的材料可以为氧化硅或者ONO，形成的方法为热氧化法，通常形成的隧穿氧化层的厚度都在几十埃左右。接着，在隧穿氧化层上形成浮置栅极。

在浮置栅极材料层202上形成栅极介电层203，如图2A所示，具体的，栅极介电层203可以为氧化物-氮化物-氧化物总共三层ONO三明治结构，本领域的技术人员应当理解的是，栅极介电层203也可以为一层氮化物、或者一层氧化物、或者一层氮化物上形成一层氧化物等绝缘结构。可以使用包括但不限于：低压化学气相沉积方法、化学气相沉积方法和物理汽相沉积方法的方法形成栅极介电层203。因闪存存储器要求与浮置栅极接触的栅极介电层须具备良好的电性，以避免在正常电压下，用来存储电荷的浮置栅极发生漏电或者过早点崩溃的问题，以栅极介电层203的材质是ONO为例，以低压化学气相沉积方法形成一层均匀的氧化硅层，接着，以低压化学气相沉积方法在氧化硅层上形成氮化硅层，然后，再以低压化学气相沉积方法形成另一层氧化硅层。

在逻辑区域中去除浮置栅极、栅极介电层和栅极氧化层以露出半导体衬底，具体的，根据图案化的光罩（reticle）除去逻辑区域中的浮置栅极、栅极介电层和栅极氧化层。可以采用干法刻蚀去除浮置栅极、栅极介电层和栅极氧化层，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。在逻辑区域中露出的半导体衬底上形成栅极氧化层204。栅极氧化层204的厚度小于栅极氧化层201的厚度。

在本发明一具体实施例中，去除闪存单元区域中部分的栅极介电层，保留高压电路区域中的栅极介电层，根据图案化的光罩去除闪存单元区域中部分的栅极介电层以露出浮置栅极材料层。

接着，在所述半导体衬底上沉积栅极材料层205，栅极材料层205的材料优选为多晶硅层，在逻辑电路区域中的所述栅极氧化层上形成逻辑栅极材料层，在高压电路区域中的栅极介电层上形成控制栅极材料层和在闪存单元区域中的浮置栅极材料层上形成选择栅极材料层。

多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

在多晶硅层205上依次沉积形成底部抗反射层和光刻胶层，底部抗反射层和光刻胶层覆盖所述逻辑栅极材料层和控制栅极材料层。采用光刻工艺将高压电路区域和闪存单元区域中的光刻胶层205经曝光、显影等步骤以形成具有图案的光刻胶层，根据图案化的光刻胶层刻蚀高压电路区域和闪存单元区域中多晶硅层205栅极介电层203和浮置栅极材料层202，以在高压电路区域和闪存单元区域中形成控制栅极206和选择栅极207。

可以采用干法刻蚀多晶硅层205、栅极介电层203和浮置栅极材料层202。干法刻蚀包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。采用干法刻蚀去除多晶硅层205、栅极介电层203和浮置栅极材料层202，在该步骤中所述蚀刻压力：20～150mTorr；功率：300～800W；偏置功率优选0W；时间：5～20s；刻蚀气体可以采用基于氟的气体。

示例性地，为了在半导体衬底上形成的栅极电极用于高电压器件和具有两个浸提挂的闪存单元晶体管，对半导体衬底注入形成阱、在半导体衬底中形成沟道和形成栅极氧化层。沉积形成栅极材料层205用于形成低压栅极电极。

如图2B所示，在所述半导体衬底200上形成介质层208，介质层用于在高压电路区域和闪存单元区域中形成偏移侧壁。介质层208完全覆盖控制栅极206和选择栅极207。

示例性地，可以采用氧化法形成所述介质层208，形成的介质层208的厚度范围为1nm至15nm。可以采用湿法氧化工艺进行氧化以形成介质层208，也可以采用干法刻蚀进行氧化介质层208。

示例性地，可以采用CVD或者PECVD在所述半导体衬底200上形成介质层208，介质层208的材料可以为氧化硅、氮化硅或者氮氧化硅。

如图2C所示，刻蚀所述介质层208，以在高压电路区域和闪存单元区域中的控制栅极206和选择栅极207的两侧形成偏移侧壁209。

具体地，蚀刻去除低压电路区域中的介质层208，去除高压电路区域和闪存单元区域中栅极氧化层201上的介质层208，以及控制栅极206和选择栅极207水平面上的介质层208后，形成偏移侧壁209。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧墙的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。

形成所述偏移侧壁209可以采用干法刻蚀工艺，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。

如图2D所示，采用光刻工艺刻蚀所述低压电路区域中的栅极材料层205，以在低压电路区域中形成图案化的栅极电极210。

在本发明一具体实施例中，在半导体衬底上形成图案化的光刻胶层，所述图案化的光刻胶层覆盖高压电路区域和闪存单元区域露出部分的低压电路区域中的栅极材料层，所述图案化的光刻胶层定义了低压电路区域中的栅极电极的图案。

使用一干蚀刻制造工艺，例如以氟化硫(SF₆)、氮及氯作为蚀刻剂且对氧化物层具有高选择性的选择性反应性离子蚀刻(RIE)制造工艺，进行回蚀刻制造工艺。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。

在本发明的一具体地实施方式中，采用等离子体刻蚀，刻蚀气体可以采用基于氮气的气体。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现多晶硅的干法刻蚀。采用的刻蚀气体为基于含氟的气体，刻蚀气体的流量为：100～200立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为10～15秒，功率为50～100W，偏置功率为0W。

可选地，执行一预图案化栅极电极注入工艺，在低压电路区域中形成栅极电极210之前对所述栅极材料层205执行注入工艺以形成N型或者/和P型MOS结构。

接着，执行氧化栅极电极210的步骤，在栅极电极210的两侧形成偏移侧壁，也可以采用偏移侧壁材料层沉积在刻蚀形成偏移侧壁。

然后，执行LDD离子注入，以形成轻掺杂区域，所述形成LDD的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；在本发明的一具体实施方式中形成的器件为PMOS器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。

在完成所述离子注入后，为了消除高能量的入射离子会与半导体晶格上的原子碰撞、晶格原子发生位移，造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。退火的温度为200-800℃。

在本发明的一具体实施例中，在低压电路区域中的栅极电极210的偏移侧壁的两侧分别执行袋注入工艺（PKT，Pocket implantation），形成口袋区，用于防止短沟道效应。袋注入的元素类型可以为，P型元素氟化硼或硼，N型元素磷或砷。所述袋注入的离子类型根据将要形成的半导体器件的电性决定。

接着，再执行LDD离子注入工艺，以在高压电路区域和闪存单元区域和电路区域中的半导体衬底中所述栅极的两侧形成轻掺杂区域。形成轻掺杂区域的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；在本发明的一具体实施方式中形成的器件为PMOS器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。

进行离子注入工艺，以于高压电路区域和闪存单元区域和电路区域中的所述栅极周围的半导体衬底中形成源极/漏极区域。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量。

具体地，可以通过离子注入或者扩散的方法来形成所述源漏区，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。

在高压电路区域和闪存单元区域和高压电路区域中的LDD注入和源漏区注入工艺，该步骤可以在形成介质层208的同时实施，具体的实施步骤由器件结构的设计所决定。本领域的技术人员可以根据器件结构选择适当的工艺。

接着，在高压电路区域和闪存单元区域中的两个晶体管之间执行内部节点（internal node）LDD注入，在两个晶体管之间形成轻掺杂区。具体的，在选择栅极206和控制栅极207之间形成执行内部节点LDD注入。

可选地，所述内部节点LDD注入步骤和在闪存单元区域、高电压区域中执行LDD注入和源漏区注入步骤为同一步骤，两个注入步骤可以同时执行，以同时形成晶体管之间的轻掺杂区和两侧的源漏区。

然后，在低压电路区域中的栅极电极210的两侧形成间隙壁介质层211，所述间隙壁介质层的材料可以为氧化物和氮化物的混合层。

在低压电路区域中的栅极电极210的两侧形成的间隙壁介质层211可以为氧化物层、氧化物层-氮化物层，氧化物层-氮化物层-氧化物层（ONO），可以采用CVD或者PECVD形成所述间隙壁。

如图2E所示，在半导体衬底200上沉积形成间隙壁材料层212，用于在高压电路区域和闪存单元区域中形成间隙壁层。

间隙壁材料层212的材料可以为氧化物、氮化物、氧化物-氮化物中一种。作为本实施例的一个优化实施方式，所述间隙壁为氧化硅、氮化硅共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、第二氧化硅层。可以采用CVD或者PECVD形成所述间隙壁材料层212。

如图2F所示，刻蚀所述间隙壁材料层212，停止于低压电路区域中的间隙壁层。

在本发明一具体实施例中，电压电路区域中的间隙壁的材料为氧化物和氮化物叠层，在刻蚀所述间隙壁材料层212以形成间隙壁停止于电压电路区域中的间隙壁介质层211的氮化物。

可以采用干法刻蚀所述间隙壁材料层212，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。最好通过一个或者多个RIE步骤进行干法蚀刻。

如图2G和2H所示，采用光刻工艺和湿法刻蚀去除低压电路区域中的间间隙壁材料层212，以及闪存单元区域中的源区中的间隙壁材料层212。具体地，如图2G所示，在半导体衬底上形成掩膜层213，掩膜层覆盖高压电路区域和部分的闪存单元区域，露出低压电路区域以及控制栅极206的源区。如图2H所示，刻蚀去除位于低压电路区域中的间隙壁材料层212以及控制栅极206源区的间隙壁材料层212。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。

如图2I所示，在低压电路区域、高压电路区域和闪存单元区域中的栅极电极的两侧形成最终的间隙壁214，每一个器件具有可变的介质层薄膜和宽度（沿沟道方向）。再执行源漏区注入和其他注入工艺用于不用的区域器件和不同区域激活。

参照图3，其中示出了为根据本发明一个实施方式制作嵌入式闪存器件的工艺流程图。用于简要示出整个制造工艺的流程。

在步骤301中，提供半导体衬底，半导体衬底包括闪存单元区域、高压电路区域和低压电路区域，在闪存单元区域和高压电路区域的半导体衬底上形成控制栅极和选择栅极，在低压电路区域中的半导体衬底上形成栅极材料层；

在步骤302中，在所述半导体衬底上形成第一介质层；

在步骤303中，刻蚀闪存单元区域和高压电路区域中的所述第一介质层，以在所述控制栅极和选择栅极的两侧形成偏移间隙壁；

在步骤304中，刻蚀所述低压电路区域中的栅极材料层以形成栅极电极；

在步骤305中，在所述半导体衬底上依次形成间隙壁介质层和第二介质层；

在步骤306中，刻蚀所述第二介质层，停止于所述低压电路区域中的所述间隙壁介质层；

在步骤307中，去除电压电路区域中的所述第二介质层和控制栅极的源区中的所述第二介质层；

在步骤308中，刻蚀剩余的所述述间隙壁介质层和第二介质层，以在低压电路区域、高压电路区域和闪存单元区域中的栅极电极的两侧形成最终的间隙壁。

综上所示，本发明提出了一种新型的嵌入式闪存存储器的的制作工艺，根据本发明的制作方法形成的栅极电极间隙壁适用于嵌入式闪存存储器中的每个器件，所述嵌入式闪存存储器包括低压电路器件、逻辑电路器件和高压电路器件，他们共享相同的源漏极，间隙壁的形状和宽度需要不同变化的源/漏区扩展尺寸以满足器件尺寸的要求。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims (9)

1.一种制作嵌入式闪存的方法，包括：

提供半导体衬底，所述半导体衬底具有闪存单元区域和低压电路区域，

在所述闪存单元区域中的半导体衬底上形成有第一栅极电极，在所述低压电路区域中的半导体衬底上形成有栅极材料层；

在所述半导体衬底上形成第一介质层；

刻蚀所述第一介质层，以在所述第一栅极电极的两侧形成偏移间隙壁；

刻蚀所述低压电路区域中的所述栅极材料层以形成第二栅极电极；

在所述半导体衬底上形成间隙壁介质层，

在所述间隙壁介质层上形成第二介质层；

刻蚀所述第二介质层，停止于所述低压电路区域中的所述间隙壁介质层；

去除所述低压电路区域中的第二介质层和所述闪存单元区域中部分的第二介质层；

刻蚀所述间隙壁介质层和剩余的所述第二介质层，以在所述闪存单元区域和所述低压电路区域中形成间隙壁。

2.如权利要求1所述的方法，其特征在于，所述第一栅极电极包括控制栅极和选择栅极。

3.如权利要求1所述的方法，其特征在于，采用氧化工艺、CVD或PECVD形成所述第一介质层，所述第一介质层的厚度为1nm至15nm，所述第一介质层的材料为氧化硅、氮化硅或者氮氧化硅。

4.如权利要求1所述的方法，其特征在于，还包括在形成所述第二栅极电极之后在所述低压电路区域中执行LDD注入的步骤。

5.如权利要求4所述的方法，其特征在于，还包括在所述低压电路区域中执行LDD注入之后在所述闪存单元区域中形成源漏区的步骤。

6.如权利要求1所述的方法，其特征在于，还包括在形成所述第一介质层之前在所述闪存单元区域中形成源漏区的步骤。

7.如权利要求2所述的方法，其特征在于，所述去除所述闪存单元区域中部分的第二介质层的步骤中去除的第二介质层为所述控制栅极的源区附近的所述第二介质层。

8.如权利要求1所述的方法，其特征在于，所述间隙壁介质层为氧化物层、氧化物-氮化物层或ONO层。

9.如权利要求2所述的方法，其特征在于，还包括在形成所述间隙壁介质层之前对所述控制栅极和所述选择栅极执行内部节点LDD注入的步骤。