CN104916640A - 一种半浮栅存储器结构 - Google Patents
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Abstract
本发明公开了一种半浮栅存储器结构，包括MOSFET、嵌入式TFET和控制栅极；所述控制栅极和所述嵌入式TFET相连接；所述MOSFET包括半浮栅、源极和漏极，所述嵌入式TFET包括第一二极管和第二二极管；所述半浮栅和所述第一二极管的输入端相连接，所述半浮栅和所述第二二极管的输入端相连接；所述源极和所述第一二极管的输出端相连接，所述漏极和所述第二二极管的输出端相连接。根据本发明制备的半浮栅存储器结构，将提高存储器的读写速度，半浮栅存储器的结构简单，而且有助于在MOSFET晶体管和隧道场效应晶体管(TFET)中实现半浮栅存储器的功能。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种半浮栅存储器结构以及实现方法。
背景技术
半导体存储器被广泛应用于各种电子产品之中。不同应用领域对半导体存储器的构造、性能和密度有着不同的要求。比如，静态随机存储器（SRAM）拥有很高的随机存取速度和较低的集成密度，而标准的动态随机存储器（DRAM）则具有很高的密度和中等的随机存取速度。
金属-氧化物-半导体场效应晶体管（MOSFET）和浮栅晶体管是目前集成电路中最基本的器件。随着半导体器件制作工艺的进步，晶体管的尺寸不断缩小，而其功率密度也一直在升高。半导体器件尺寸的日益缩小使MOSFET晶体管的功耗将增大，浮栅晶体管释放出大量的热能，都将影响半导体器件的性能。而半浮栅晶体管（Semi-Floating Gate Transistor）在降低功耗和提高性能等方面取得了很大的突破。半浮栅晶体管可以应用于存储器、主动式图像传感芯片等方面，其中，由半浮栅晶体管构成的存储器大幅度的降低了存储器件的制作成本，而且存储器的集成度更高，读写速度更快。例如，半浮栅晶体管构成的动态随机存储器（DRAM）无需电容器便可实现传统动态随机存储器的全部功能。
现有技术中，通过将栅极结构和突破性的隧穿晶体管结构相结合来制作半浮栅晶体管。然而，当根据现有技术制作的半浮栅晶体管应用于低压超快存储器（Low-voltage Ultrafast Memory）和传感器（Sensing Operation）时，半浮栅存储器的读取速度较慢，将影响半导体器件的性能。
因此，需要一种新型的半浮栅存储器结构以及实现方法，以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了有效解决上述问题，本发明提出了一种半浮栅存储器结构，包括：MOSFET、嵌入式TFET和控制栅极；所述控制栅极和所述嵌入式TFET相连接；所述MOSFET包括半浮栅、源极和漏极，所述嵌入式TFET包括第一二极管和第二二极管；所述半浮栅和所述第一二极管的输入端相连接，所述半浮栅和所述第二二极管的输入端相连接；所述源极和所述第一二极管的输出端相连接，所述漏极和所述第二二极管的输出端相连接。
优选地，所述控制栅极控制所述嵌入式TFET对所述半浮栅进行充放电以实现读写功能，所述半浮栅存储器结构实施读写功能时所述源漏极同时为高电位或者低电位。
优选地，所述半浮栅存储器结构通过所述半浮栅控制所述MOSFET来实现读功能，所述半浮栅存储器结构实施读写功能时所述控制栅极保持所述嵌入式TFET关断。
优选地，所述MOSFET的阈值电压小于所述嵌入式TFET中的所述第一二极管和所述第二二极管的正向导通开启电压来实现所述半浮栅存储器结构的读功能。
本发明提出了另一种半浮栅存储器结构，包括：半导体衬底，位于所述半导体衬底上的栅极介质层；位于所述栅极介质层中的浮栅接触区；位于所述栅极介质层上的半浮栅，所述半浮栅包括第一半浮栅和第二半浮栅，所述第一半浮栅的宽度大于所述第二半浮栅的宽度；位于所述半浮栅表面以及侧面的隔离介质层；位于所述第二半浮栅上的控制栅极，所述控制栅极覆盖位于所述第二半浮栅上的所述隔离介质层；位于所述控制栅极两侧的第一侧墙；位于未覆盖有所述控制栅极的所述隔离介质层两侧的第二侧墙；其中，所述第二半浮栅完全覆盖所述浮栅接触区，所述控制栅极包裹所述第二半浮栅。
优选地，还包括位于所述半导体衬底中、所述第一半浮栅和所述控制栅极两侧的源漏区。
优选地，所述半浮栅的离子掺杂类型和所述半导体衬底中阱的离子掺杂类型相同。
优选地，所述源漏区的离子掺杂类型和所述半浮栅的离子掺杂类型相反。
综上所述，根据本发明制备的半浮栅存储器结构以及实现方法，将提高存储器的读写速度，半浮栅存储器的结构简单，而且有助于在MOSFET晶体管和隧道场效应晶体管（TFET）中实现半浮栅存储器的功能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A为根据本发明的一个实施方式制作的半浮栅存储器结构的俯视结构示意图；
图1B为根据本发明的一个实施方式制作的半浮栅存储器结构的A-A截面结构示意图；
图1C为根据本发明的一个实施方式制作的半浮栅存储器结构的B-B截面结构示意图；
图2为根据本发明的一个实施方式制作的半浮栅存储器结构的等效电路图；
图3A-3D为根据本发明的一个实施方式制作的半浮栅存储器结构的等效电路图的操作示意图；
图4A-7A为根据本发明的一个实施方式制作半浮栅存储器结构的A-A截面结构的方法的相关步骤的示意性剖面图；
图4B-7B为根据本发明的一个实施方式制作半浮栅存储器结构的B-B截面结构的方法的相关步骤的示意性剖面图;
图8为根据本发明一个实施方式制作半浮栅存储器结构的方法的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明是如何改进制作半导体器件结构的工艺来解决现有技术中的问题。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
本文中。“上”“下”“左”“右”的方向型术语是相对于附图中半浮栅存储器结构的方位来定义的（例如，左右方向是指半浮栅存储器结构的沟道方向、其平行于衬底表面、上下方向垂直于衬底表面）。并且，应当理解到，这些方向性术语是相对概念，它们用于相对的描述和澄清，其可以根据半浮栅存储器结构所放置的方位的变化而相应地发生变化。
为了解决现有技术中的问题，本发明提出了一种新型的半浮栅存储器结构。下面结合附图1A、附图1B和附图1C对本发明的具体实施方式做详细说明，其中附图1A为根据本发明制作的半浮栅存储器结构的俯视结构示意图；附图1B为沿附图1A中的A-A方向做截面所得到的根据本发明制作的半浮栅存储器结构的截面结构示意图；附图1C为沿附图1A中的B-B方向做截面所得到的根据本发明制作的半浮栅存储器结构的截面结构示意图。参照附图1A、附图1B和附图1C，示出根据本发明一个方面的实施例的半浮栅存储器结构的结构示意图。
下面结合附图1A、附图1B和附图1C对本发明的具体实施方式做详细的说明。参照图1A，示出根据本发明的一个实施方式制作的半浮栅存储器结构的俯视结构示意图。在该实施例中，半浮栅存储器结构为N型器件，以下结合图1A、附图1B和附图1C对该实施例的半浮栅存储器结构进行具体说明。
图1A为根据本发明的一个实施方式制作的半浮栅存储器结构的俯视结构示意图，半浮栅存储器结构100包括有源区，半浮栅101、控制栅102、浮栅接触区103、侧墙104和隔离介质层105。半浮栅101覆盖有源区上，半浮栅101包括半浮栅101a和半浮栅101b，半浮栅101a的宽度大于半浮栅101b的宽度，半浮栅101b直接和有源区相接触形成浮栅接触区103。隔离介质层105覆盖半浮栅101，在半浮栅101的上表面以及侧面形成有隔离介质层105。控制栅102形成在隔离介质层105上，其中控制栅102覆盖完全半浮栅101b和少部分的半浮栅101a，控制栅102的宽度和半浮栅101a的宽度相同。在半浮栅101a和控制栅102的两侧形成侧墙104。在半浮栅101a和控制栅102两侧的有源区内形成有源极106和漏极107。
图1B为沿附图1中的A-A方向做截面所得到的根据本发明制作的半浮栅存储器结构的截面结构示意图包括半导体衬底108，半导体衬底108内的阱109，位于半导体衬底108上的栅极介电层110，位于栅极介电层110上的半浮栅101，位于半浮栅101表面以及侧面的隔离介质层105，位于半浮栅101a和隔离介质层105两侧的侧墙104，位于半浮栅101a两侧半导体衬底108中的源极106和漏极107。
图1C为沿附图1A中的B-B方向做截面所得到的根据本发明制作的半浮栅存储器结构的截面结构示意图包括半导体衬底108，半导体衬底108包括有有源区，半导体衬底108内的阱109，位于半导体衬底108上的栅极介电层110，所述栅极介电层110露出部分的半导体衬底108，位于所述露出的半导体衬底108上的半浮栅101b，半浮栅101b直接和有源区相接触形成浮栅接触区103，位于半浮栅101b表面以及侧面的隔离介质层105，位于栅极介电层110和隔离介质层105上的控制栅102，位于控制栅102两侧的侧墙104，位于控制栅102两侧半导体衬底108中的源极106和漏极107。
本发明制作的半浮栅存储器结构，这种存储器结构在区域I中通过控制栅包裹半浮栅，同时半浮栅完全覆盖浮栅接触；在区域II中半浮栅上没有形成控制栅。
在本实施例中所述衬底为P型衬底，其具体的掺杂浓度不受本发明限制性的。半导体衬底具体的可以通过外延生长形成，也可以为晶圆衬底。
采用标准的阱注入工艺在半导体衬底中形成P阱。可以通过高能量注入工艺形成P阱，也可以通过低能量注入，搭配高温热退火过程形成P阱。
在形成所述半浮栅之后，对所述半浮栅执行离子注入工艺，其中，注入的离子为P+离子。
以侧墙结构、隔离介质层、控制栅为掩膜对半导体衬底执行注入N+杂质以在半浮栅或者控制栅两侧的半导体衬底中形成源、漏极。
对于本领域的技术人员而言，当所述半导体衬底为N型衬底，注入的离子与上述P型衬底的注入离子不同，所选择注入的离子是本领域的常用技术手段，再次就不详细论述。
图2为根据本发明的一个实施方式制作的半浮栅存储器结构的等效电路图。半浮栅存储器结构200包括MOS管201、嵌入式（embedded）TFET203、控制栅极204。MOS管201包括半浮栅202、源极205和漏极206。嵌入式TFET203包括二极管207和二极管208。
半浮栅202和二极管207的输入端相连接，半浮栅202和二极管208的输入端相连接。
源极205和二极管207的输出端相连接，漏极206和二极管208的输出端相连接。
控制栅极204和嵌入式TFET203相连接。
图3A-3D为根据本发明的一个实施方式制作的半浮栅存储器结构的等效电路图的操作示意图。如图3A和图3B所示，存储器结构300通过控制栅包裹半浮栅302，同时半浮栅完全覆盖浮栅接触区，控制栅301控制TFET通过浮栅接触区对半浮栅303进行充放电实现存储器300的写功能，实施写功能时需要保持源极304和漏极305同时高电位或低电位。
示例性地，如图3A所示，当执行写高电位1功能时，源极304和漏极305的电位同时为高电位1，控制栅301的电位为电位-1。
示例性地，如图3B所示，当执行写低电位0功能时，源极304和漏极305的电位同时为低电位-1，控制栅301的电位为电位1。
如图3C所示，半浮栅存储器结构300通过半浮栅302控制一个MOSFET实现存储器300的读功能（要求MOSFET的阈值电压小于TFET的二极管的正向导通开启电压），在实施读功能动作时控制栅301保持TFET关断。
示例性地，当执行读功能动作时，控制栅301的电位为低电位0，以保持TFET关断，源极304和漏极305的电位相反，例如，源极304的电位为低电位0，漏极305的电位为高电位1。
如图3D所示，半浮栅存储器结构300通过半浮栅302控制一个MOSFET实现存储器300的待机（Standby）功能，在实施读功能动作时控制栅保持TFET关断。
示例性地，当执行待机功能动作时，控制栅301的电位为低电位0，以保持MOSFET关断，源极204和漏极205的电位均为高电位1。
图1A为根据本发明制作的半浮栅存储器结构的俯视结构示意图，图4A-7A和图4B-7B示出根据本发明的一个实施方式制作半浮栅存储器结构的方法的相关步骤的示意性剖面图，具体地，图4A-7A为根据本发明的一个实施方式制作半浮栅存储器结构沿图1A的A-A截面结构的方法的相关步骤的示意性剖面图；图4B-7B为根据本发明的一个实施方式制作半浮栅存储器结构沿图1A的B-B截面结构的方法的相关步骤的示意性剖面图。下面结合图1A、图4A-7A、图4B-7B和图8对本发明的具体实施方式做详细说明。
步骤A1：提供半导体衬底400，半导体衬底400可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。半导体衬底400还可以包括有机半导体或者如Si/SiGe、绝缘体上硅（SOI）、或者绝缘体上SiGe（SGOI）的分层半导体。
在本发明一具体实施例中，所述半导体衬底400选用单晶硅材料构成。在所述半导体衬底400中形成有隔离结构，本实施例中，所述隔离结构为浅沟槽隔离(STI)结构。所述半导体衬底400中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述半导体衬底中形成有阱，在本发明的一具体实施方式中所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。
在半导体衬底400上形成栅极介电层401，栅极氧化层401可以通过热氧化、化学气相沉积（CVD）或氧氮化工艺形成。栅极氧化层401可以包括如下的任何传统电介质：二氧化硅、氮氧化硅或者氧化铪等中的一种或几种，如图4A所示。
接着，刻蚀部分的栅极介电层401露出半导体衬底400以形成浮栅接触区402，如图4B所述。
在本发明一具体实施例中，在栅极介电层401上依次形成底部抗反射涂层（BARC）和图案化的光刻胶层。
采用光刻工艺刻蚀所述栅极介电层401露出半导体衬底400以形成浮栅接触区402，通过光刻掩膜版将浮栅接触区的图形转移到光刻胶层上，以光刻胶层作为掩膜刻蚀栅极介电层401，去除所述光刻胶层。
既可以采用干蚀刻法也可以采用湿蚀刻法刻蚀所述栅极介电层401。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，优选地，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。
步骤A2：在半导体衬底500上形成浮栅材料层，浮栅材料层可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。浮栅也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。在本发明的实施例中，浮栅材料层的材料优选多晶硅或者金属栅极材料。
在本发明一具体实施例中，浮栅材料层的材料优选未掺杂的多晶硅。在本发明一具体实施例中，多晶硅的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅的工艺条件包括：反应气体为硅烷(SiH4)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。
在本发明一具体实施例中，在形成所述浮栅材料层之后执行半浮栅扩散掺杂工艺，对浮栅材料层实施P+型掺杂工艺。需要说明的是对浮栅材料层执行扩散掺杂的离子可以选择为N+型或者P+型，本领域的技术人员可以根据半导体衬底中阱的掺杂类型选择浮栅材料层掺杂离子的类型。
示例性地，采用原位掺杂工艺对所述浮栅材料层进行掺杂。在本发明实施例中，原位掺杂浓度可以为1014至1020原子/cm3。在本发明的一个实施例中，形成浮栅材料层气体和掺杂气体的流量与工艺、温度等均有关系。
示例性地，采用离子注入工艺对所述浮栅材料层进行掺杂。在本发明实施例中，离子注入的工艺为：注入离子束能量为10KV～50KV，离子剂量为1e14～1e20原子/cm2，注入的倾斜角度范围为0°～10°
接着，刻蚀所述浮栅材料层以在半导体衬底500上形成半浮栅503，如图5A和图5B所示。
所述半浮栅503的结构包括两部分半浮栅503a和半浮栅503b，半浮栅503a的宽度L大于半浮栅503b的宽度L’，半浮栅503a位于栅极介电层501上，半浮栅503b完全覆盖浮栅接触区502。
示例性地，光刻工艺刻蚀所述浮栅材料层以形成半浮栅503露出栅极介电层501，通过光刻掩膜版将浮栅结构的图形转移到光刻胶层上，以光刻胶层作为掩膜刻蚀浮栅材料层以形成半浮栅503，去除所述光刻胶层。
既可以采用干蚀刻法也可以采用湿蚀刻法刻蚀所述浮栅材料层。传统干刻蚀工艺，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法，优选地，干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。
在本发明的一具体地实施方式中，采用等离子体刻蚀，刻蚀气体可以采用CF4（四氟化碳）。具体的，采用较低的射频能量并能产生低压和高密度的等离子体气体来实现干法刻蚀。采用的刻蚀气体为四氟化碳刻蚀气体的流量为：100～200立方厘米/分钟(sccm)；反应室内压力可为30～50mTorr，刻蚀的时间为10～15秒，功率为50～100W，偏置功率为0W。
需要说明的是上述蚀刻形成半浮栅503的方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
然后，在半浮栅503的表面和侧壁上形成隔离介质层504，隔离介质层504可以包括如下的任何传统电介质：二氧化硅、氮氧化硅或者氧化铪等中的一种或几种，如图5A和图5B所示。
示例性地，在半导体衬底500上形成隔离介质层504，刻蚀所述隔离介质层504以去除位于栅极介电层501上的隔离介质层，以保留位于半浮栅503表面和两侧的隔离介质层504，如图5A和图5B所示。
可以采用干蚀刻法也可以采用湿蚀刻法形成隔离介质层504。干蚀刻法能够采用基于氟化碳气体的各向异性蚀刻法。湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。
步骤A3：在半浮栅603b上形成控制栅极605，控制栅极605包裹半浮栅603b，在半浮栅603b周围没有控制栅极。
控制栅极的材料可以包括各个材料，所述各个材料包含但不限于：某些金属、金属合金、金属氮化物和金属硅化物，及其层压制件和其复合物。浮栅也可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物材料(掺杂的多晶硅/金属硅化物叠层材料)。类似地，也可以采用数种方法的任何一个形成前述材料。非限制性实例包括自对准金属硅化物方法、化学汽相沉积方法和物理汽相沉积方法。在本发明的实施例中，控制栅极的材料优选多晶硅或者金属栅极材料。
在本发明一具体实施例中，在上述半导体器件结构上形成控制栅极材料层，刻蚀所述控制栅极材料层以形成包裹半浮栅603的控制栅极，然后，刻蚀去除位于包裹半浮栅603a以及半浮栅603a周围的控制栅极，以保留包裹半浮栅603b的控制栅极605，如图6A和6B所示。
可以采用干法刻蚀刻蚀控制栅极材料层以形成控制栅极和采用干法刻蚀去除半浮栅603a周围的控制栅极以保留包裹半浮栅603b的控制栅极605，干法蚀刻工艺包括但不限于：反应离子蚀刻(RIE)、离子束蚀刻、等离子体蚀刻或者激光切割。
需要说明的是上述蚀刻形成控制栅极605的方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
步骤A4：在半浮栅703a和控制栅极705的两侧形成侧墙706，侧墙706可以为氧化硅、氮化硅、氮氧化硅中一种或者他们组合构成。作为本实施例的一个优化实施方式，所述侧墙结构为氧化硅、氮氧化硅中一种或者共同组成，具体工艺为：在半导体衬底上形成第一氧化硅层、氮氧化硅层以及第二氧化硅层，然后采用刻蚀方法形成侧墙706，如图7A和7B所示。
在形成侧墙706之后对上述半导体器件结构执行注入工艺，以在半导体衬底700中半浮栅703a和控制栅极705的两侧形成源区707A和漏区707B，如图7A和7B所示。
源区707A和漏区707B的掺杂浓度可以相同，因此，二者可以同步地掺杂形成。在优选实施例中，源区707A和漏区707B的N型掺杂浓度范围可以为1018原子/cm3～1021原子/cm3，例如掺杂浓度设置为1020原子/cm3。
参照图8，其中示出了本发明提出的制作半浮栅存储器结构的方法的制造方法中的一种典型方法的流程图，用于简要示出整个制造工艺的流程。
步骤S101：提供形成有阱的半导体衬底，在所述半导体衬底上形成栅极介质层，刻蚀部分的栅极介质层以形成浮栅接触区；
步骤S102：栅极介质层上形成浮栅材料层，执行掺杂工艺；
步骤S103：刻蚀掺杂的所述浮栅材料层以形成半浮栅，所述半浮栅包括第一半浮栅区域和第二半浮栅区域；
步骤S104：在半浮栅的表面和两侧形成隔离介质层；
步骤S105：在第二半浮栅区域的所述隔离介质层上形成控制栅极；
步骤S106：在第一半浮栅区域的隔离介质层的两侧形成侧墙，在第二半浮栅区域的控制栅极的两侧形成侧墙；
步骤S107：在所述半导体衬底的第一半浮栅区域和第二半浮栅区域的半浮栅和控制栅极的两侧形成源漏区。
综上所述，根据本发明制备的半浮栅存储器结构以及实现方法，将提高存储器的读写速度，半浮栅存储器的结构简单，而且有助于在MOSFET晶体管和TFET晶体管中实现半浮栅存储器的功能。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。
Claims (8)
1.一种半浮栅存储器结构，包括：MOSFET、嵌入式TFET和控制栅极；
所述控制栅极和所述嵌入式TFET相连接；
所述MOSFET包括半浮栅、源极和漏极，所述嵌入式TFET包括第一二极管和第二二极管；
所述半浮栅和所述第一二极管的输入端相连接，所述半浮栅和所述第二二极管的输入端相连接；
所述源极和所述第一二极管的输出端相连接，所述漏极和所述第二二极管的输出端相连接。
2.如权利要求1所述的半浮栅存储器结构，其特征在于，所述控制栅极控制所述嵌入式TFET对所述半浮栅进行充放电以实现读写功能，所述半浮栅存储器结构实施读写功能时所述源漏极同时为高电位或者低电位。
3.如权利要求1所述的半浮栅存储器结构，其特征在于，所述半浮栅存储器结构通过所述半浮栅控制所述MOSFET来实现读功能，所述半浮栅存储器结构实施读写功能时所述控制栅极保持所述嵌入式TFET关断。
4.如权利要求1所述的半浮栅存储器结构，其特征在于，所述MOSFET的阈值电压小于所述嵌入式TFET中的所述第一二极管和所述第二二极管的正向导通开启电压来实现所述半浮栅存储器结构的读功能。
5.一种半浮栅存储器结构，包括：
半导体衬底，
位于所述半导体衬底上的栅极介质层；
位于所述栅极介质层中的浮栅接触区；
位于所述栅极介质层上的半浮栅，所述半浮栅包括第一半浮栅和第二半浮栅，所述第一半浮栅的宽度大于所述第二半浮栅的宽度；
位于所述半浮栅表面以及侧面的隔离介质层；
位于所述第二半浮栅上的控制栅极，所述控制栅极覆盖位于所述第二半浮栅上的所述隔离介质层；
位于所述控制栅极两侧的第一侧墙；
位于未覆盖有所述控制栅极的所述隔离介质层两侧的第二侧墙；
其中，所述第二半浮栅完全覆盖所述浮栅接触区，所述控制栅极包裹所述第二半浮栅。
6.如权利要求5所述的半浮栅存储器结构，其特征在于，还包括位于所述半导体衬底中、所述第一半浮栅和所述控制栅极两侧的源漏区。
7.如权利要求5所述的半浮栅存储器结构，其特征在于，所述半浮栅的离子掺杂类型和所述半导体衬底中阱的离子掺杂类型相同。
8.如权利要求6所述的半浮栅存储器结构，其特征在于，所述源漏区的离子掺杂类型和所述半浮栅的离子掺杂类型相反。
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