CN104347632A

CN104347632A - 一种半导体器件及其制作方法

Info

Publication number: CN104347632A
Application number: CN201310326645.XA
Authority: CN
Inventors: 刘金华
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-07-30
Filing date: 2013-07-30
Publication date: 2015-02-11
Anticipated expiration: 2033-07-30
Also published as: CN104347632B

Abstract

本发明公开了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；在所述半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层；图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成开口；在所述开口中形成外延层；去除所述第二硬掩膜层，在露出的所述外延层的顶部和侧面上形成栅极介电层；在图案化的所述第一硬掩膜层和所述栅极介电层上形成栅极材料层；图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极。根据本发明提出的制作半导体器件的方法，以解决SRAM形成共享接触孔所引起的漏电问题。同时，获得性能较高的半导体器件和横向扩散金属氧化物半导体器件（LDMOS）的高击穿电压。

Description

一种半导体器件及其制作方法

技术领域

本发明涉及半导体制造工艺，尤其涉及一种半导体器件及其制作方法。

背景技术

随着微电子技术的不断发展，存储器呈现出高集成度、快速、低功耗的发展趋势。SRAM(Static Random Access Memory，静态随机存储器)是任何一个半导体逻辑制程中不可缺少的部分，由于SRAM不需要刷新电路即能保存它内部存储的数据。而DRAM（Dynamic Random Access Memory，动态随机存储器)每隔一段时间，要刷新充电一次，否则内部的数据即会消失，因此SRAM具有较高的性能。SRAM近年来得到了长足的发展，作为半导体存储器中的一类重要产品，在计算机、通信、多媒体等高速数据交换系统中得到了广泛的应用。

但是SRAM集成度较低，与相同容量的DRAM相比，需要很大的体积，因此，SRAM的一个重要指标就是其面积。为了节约面积，目前90nm以下工艺代中，基本都采用如图1所示的SRAM的结构。图1为SRAM单元的版图100，包括有源区101、多晶硅栅102、和接触孔103这三个层次，为了节约面积，90nm以下工艺代中，都采用了共享接触孔（share contact）这一技术，通过缩短连线以达到节约面积的目的。共享接触孔104与普通接触孔103的大小不同，且为长方形，把多晶硅栅102和有源区100直接相连。

形成共享接触孔的具体工艺为：如图2A所示，在半导体衬底200上的多晶硅栅201两侧的部分有源区上，覆盖有侧墙202，侧墙通常为氮化硅；侧墙外侧有源区由注入形成重掺杂区域204；侧墙下面的有源区由注入形成轻掺杂区域203；多晶硅栅201、侧墙202、以及有源区之上覆盖有接触孔刻蚀停止层和层间介质205，接触孔刻蚀停止层通常为氮化硅薄膜；接下来进行接触孔刻蚀，以及钨填充和钨平坦化工艺，形成共享接触孔206。共享接触孔虽然可以节省SRAM的面积，但会带来工艺上的问题。沿图1中切线(箭头）做截面图对所带来的问题进行解释，截面如图2B所示。图2为形成共享接触孔的截面图。如果工艺未进行优化，则侧墙202会被完全刻蚀掉，共享接触孔206会停在轻掺杂区域203之上，由于轻掺杂区域203结深较浅，从而很容易引起漏电的问题。同时，由于多晶硅到有源区或者半导体衬底阶梯高度较高，在形成共享接触孔的刻蚀过程中多晶硅和侧墙损耗的较多。提高刻蚀选择性可以缓解这些问题但不能从根本上解决这些问题。

因此，需要一种新的制作半导体器件的方法，以解决SRAM形成共享接触孔所引起的漏电问题。同时，获得性能较高的半导体器件和横向扩散金属氧化物半导体器件（LDMOS）的高击穿电压。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

为了解决现有技术中存在的问题，本发明提出了一种制作半导体器件的方法，包括下列步骤，提供半导体衬底；在所述半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层；图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成开口；在所述开口中形成外延层；去除所述第二硬掩膜层；在露出的所述外延层的顶部和侧面上形成栅极介电层；在图案化的所述第一硬掩膜层和所述栅极介电层上形成栅极材料层；图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极。

优选地，图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极的步骤中，所述第一硬掩膜层部分被去除。

优选地，所述第一硬掩膜层材料为二氧化硅、所述第二硬掩膜层材料为氮化硅。

优选地，所述外延层的材料为硅或锗化硅。

优选地，还包括在形成所述外延层之后采用化学机械研磨处理所述外延层，以使所述外延层的顶部和第二硬掩膜层的顶部齐平的步骤。

优选地，采用热氧化法在所述外延层的顶部和侧面上形成所述栅极介电层。

优选地，所述半导体衬底为硅。

优选地，在形成所述栅极之后，所述方法还包括以下步骤：

执行LDD离子注入；

在所述栅极结构的侧壁上形成间隙壁；

执行离子注入，在所述栅极结构两侧形成源漏区并进行退火。

本发明还提出了一种半导体器件，包括：半导体衬底；位于所述半导体衬底上的用作沟道区的外延层；位于所述外延层顶部和侧面上的栅极介电层；位于所述栅极介电层的顶部和侧面上环绕所述外延层的栅极，。

优选地，还包括位于所述半导体衬底和所述栅极之间的绝缘层。

优选地，所述沟道包括垂直沟道部分和水平沟道部分。

优选地，还包括位于所述栅极两侧的间隙壁。

优选地，还包括位于所述绝缘层下方的所述半导体衬底中的LDD区域。

优选地，所述外延层材料为硅，所述绝缘层材料为二氧化硅。

优选地，所述半导体衬底为硅。

综上所示，在本发明所述半导体器件以及制备方法中，避免现有技术中，在形成共享接触孔时产生的多晶硅和侧墙损耗的问题，同时，避免了由于栅极间隙壁下方的结深较浅引起的漏电的问题。相对于现有的栅极结构扩大了沟道区域面积，在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，在间隙壁下方的轻掺杂区域结深相对于现有栅极结构中的轻掺杂区域结深变深，而且整个工艺过程和现有工艺完全兼容，因此过程更加简单，降低了工艺成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，

图1为根据现有技术制作的SRAM单元的版图；

图2A-2B为根据现有技术制作SRAM单元接触孔刻蚀后的截面图；

图3A-3J为根据本发明一个实施方式制作栅极结构的相关步骤所获得的器件的剖视图；

图4A为根据本发明制作的栅极结构的截面图；

图4B为根据现有技术制作的栅极结构的截面图；

图5为根据本发明一个实施方式制作栅极结构的工艺流程图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员来说显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底了解本发明，将在下列的描述中提出详细的步骤，以便说明本发明提出了一种新的制作半导体器件的方法，以解决SRAM形成共享接触孔所引起的漏电问题。显然本发明的较佳实施例详细的描述如下，然而去除这些详细描述外，本发明还可以具有其他实施方式。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

下面结合附图3A-3J对本发明的具体实施方式做详细的说明。参照图3A至图3J，示出根据本发明一个方面的实施例的相关步骤的剖视图。

如图3A所示，提供半导体衬底300，在所述半导体的衬底300中形成有阱；

半导体衬底300可包括任何半导体材料，此半导体材料可包括但不限于：Si、SiC、SiGe、SiGeC、Ge合金、GeAs、InAs、InP，以及其它Ⅲ-Ⅴ或Ⅱ-Ⅵ族化合物半导体。

半导体衬底300包括各种隔离结构，例如浅沟槽绝缘。半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅（SOI）、绝缘体上层叠硅（SSOI）、绝缘体上层叠锗化硅（S-SiGeOI）、绝缘体上锗化硅（SiGeOI）以及绝缘体上锗（GeOI）等。此外，半导体衬底上可以被定义有源区。

在所述半导体衬底300中形成有阱，在本发明的一具体实施方式中所述衬底选用N型衬底，具体地，本领域技术人员选用本领域常用的N型衬底即可，接着在所述N型衬底中形成P阱，在本发明的实施例中，首先在所述N型衬底上形成P阱窗口，在所述P阱窗口中进行离子注入，然后执行退火步骤推进以形成P阱。

作为优选，所述半导体衬底300为Si材料层的厚度为10-100nm，优选为30-50nm。

如图3B所示，在所述半导体衬底上依次形成二氧化硅硬掩膜层301和氮化硅硬掩膜层302。所述外延硬掩膜层可以通过化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成。作为一个实例，所述氮化硅硬掩膜层可以是通过氨气和二氯硅烷在750℃左右的温度下，采用低压化学气相沉积形成的。

如图3C所述，图案化所述二氧化硅硬掩膜层301和氮化硅硬掩膜层302露出所述半导体衬底300，以形成开口303。所述开口的形成方法为在所述氮化硅硬掩膜层302上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述开口的宽度，然后以所述光刻胶掩膜层为掩膜蚀刻二氧化硅硬掩膜层301和氮化硅硬掩膜层302露出所述半导体衬底300，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。

在本发明的一具体实施方式中，以所述被图形化的光刻胶层为掩膜，在通入CF₄和CHF₃的刻蚀条件下，对所述二氧化硅硬掩膜层301和氮化硅硬掩膜层302进行刻蚀，在该步骤中所述蚀刻压力：50-150mTorr；功率：300-800W；时间：5-15s；其中气体流量：CF₄，10-30sccm；CHF₃，10-30sccm，需要说明的是上述蚀刻方法仅仅是示例性的，并不局限与该方法，本领域技术人员还可以选用其他常用的方法。

接着，在所述半导体衬底300上所述开口303中形成硅外延层304，然后采用化学机械研磨（CMP）除去多余的硅外延层，以使硅外延层304与氮化硅硬掩膜层302的顶部齐平，如图3D所示，所述硅外延层可以选用化学气相沉积（CVD）法、物理气相沉积（PVD）法或原子层沉积（ALD）法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及选择外延生长(SEG)中的一种。在本发明的一具体实施方式中，选用外延生长的方法形成所述硅外延层，具体地，选用硅烷作为反应气体，并选择氦气或者氮气作为载气，其中反应气体和载气的流量比为0.01-0.1，沉积的温度为300-1000℃，优选为650-750℃，气体压力为1-50torr，优选为20-40Torr。所述外延层的材料可以为硅或锗化硅。

如图3E所示，去除所述氮化硅硬掩膜层302以露出所述氧化硅硬掩膜层301和硅外延层304，通常采用的刻蚀剂为含氟的气体，例如CF₄或者CHF₃。可以采用干法刻蚀，例如反应离子刻蚀、离子束刻蚀、等离子刻蚀、激光烧蚀或者这些方法的任意组合。可以使用单一的刻蚀方法，或者也可以使用多于一个的刻蚀方法。刻蚀气体包括HBr、Cl₂、CH₂F₂、O₂的一种或者几种气体，和一些添加气体如氮气、氩气。所述刻蚀气体的流量范围可为0～150立方厘米/分钟(sccm)，反应室内压力可为3～50毫托(mTorr)，在射频功率为600W～1500W的条件下进行等离子体刻蚀。

可选的，在刻蚀去除所述氮化硅硬掩膜层302之后，执行一湿法清洗步骤。可以采用SiCoNi预清工艺进行清洗。SiCoNi预清工艺包括两个步骤：NF₃/NH₃远程等离子体刻蚀和原位退火，且这两步都在同一腔体内完成，将半导体衬底放入反应室内进行清洗。或者采用稀释的氢氟酸进行清洗。

如图3F所示，在硅外延层304的顶部和侧面上形成栅极介电层305，栅极介电层305覆盖硅外延层304，在所述栅极介电层305上形成栅极材料层306。具体地，首先，在所述硅外延层304上形成栅极介电层306，接着，在所述栅极介电层305上形成栅极材料层306，所述栅极材料层可以包括各个材料，作为优选，所述栅极材料层可以包括掺杂的多晶硅和多晶硅-锗合金材料以及多晶硅金属硅化物(polycide)材料。

在本实施例中，所述栅极介电层305的材质可以是二氧化硅，其可利用热氧化的方式形成，利用氧原子与硅外延层304中的硅发生反应，从而生成硅的氧化物，最后在硅外延层304上选择性的形成栅极介电层304。所述栅极介电层304可作为后续进行的离子注入工艺的遮蔽层，同时其可防止污染物沾污到所述半导体衬底300上，以防止所述半导体衬底300的表面被污染。所述栅极介电层305的厚度为100埃至150埃。

所述栅极材料层的形成工艺可以采用本领域技术人员熟知的任何现有技术，比较优选的为化学气相沉积法，例如低压等离子体化学气相沉积或者等离子体增强化学气相沉积工艺。栅极材料层的厚度为800到3000埃。

在本发明中优选形成多晶硅栅极，多晶硅层的形成方法可选用低压化学气相淀积(LPCVD)工艺。形成所述多晶硅层的工艺条件包括：反应气体为硅烷(SiH₄)，所述硅烷的流量范围可为100～200立方厘米/分钟(sccm)，如150sccm；反应腔内温度范围可为700～750摄氏度；反应腔内压力可为250～350毫毫米汞柱(mTorr)，如300mTorr；所述反应气体中还可包括缓冲气体，所述缓冲气体可为氦气(He)或氮气，所述氦气和氮气的流量范围可为5～20升/分钟(slm)，如8slm、10slm或15slm。

然后进行图案化，以在所述半导体衬底上形成栅极，所述图案化方法为首先形成图案化的光刻胶层，以所述光刻胶层为掩膜蚀刻所述栅极材料层和所述二氧化硅硬掩膜层，最后灰化去除所述光刻胶层，但是所述栅极结构的图案化方法并不局限于上述示例。其中，所述栅极307环绕所述外延层304。图案化所述栅极材料层和二氧化硅硬掩膜层，以形成环绕所述外延层的栅极的步骤中，所述二氧化硅硬掩膜层部分被去除。

形成栅极307之后得到如图3G所示的图案，栅极307包括栅极介电层305和多晶硅层306，具体的，位于硅外延层304上的栅极介电层305，位于栅极介电层305和二氧化硅硬掩膜层301上的多晶硅层306，位于硅外延层304两侧的二氧化硅硬掩膜层。

如图3H所示，执行LDD离子注入工艺，以在半导体衬底300中所述栅极307的两侧形成轻掺杂区域308。形成轻掺杂区域308的方法可以是离子注入工艺或扩散工艺。所述LDD注入的离子类型根据将要形成的半导体器件的电性决定，即形成的器件为NMOS器件，则LDD注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；在本发明的一具体实施方式中形成的器件为PMOS器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。

在完成所述离子注入后，为了消除高能量的入射离子会与半导体晶格上的原子碰撞、晶格原子发生位移，造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。退火的温度为200-800℃。

如图3I所示，在所述半导体衬底300上所述栅极307的两侧形成间隙壁309a、309b，间隙壁的材料例如是氮化硅，氧化硅或者氮氧化硅等绝缘材料。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，间隙壁的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。在栅极307两侧形成间隙壁的工艺例如化学气相沉积，本实施例中，所述间隙壁的厚度可以小到80埃，是通过沉积和刻蚀形成的。

所述间隙壁结构可以包括至少一层氧化物层和/或至少一层氮化物层,其用于在后续进行蚀刻或离子注入时保护栅极307的侧壁不受损伤。

如图3J所示，进行离子注入工艺，以于栅极307周围的半导体衬底300中形成源极/漏极区域310。紧接着进行快速升温退火工艺，利用900至1050℃的高温来活化源极/漏极区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量。

具体地，可以通过离子注入或者扩散的方法来形成所述源漏区，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。

所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行热处理，在本发明所述高纯气体优选为氮气或惰性气体，所述热退火步骤的温度为800-1200℃，优选为1050℃，所述热退火步骤时间为1-300s。作为进一步的优选，在本发明中可以选用快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源（如卤灯、电弧灯、石墨加热）快速退火等，但并非局限于所举示例。

本发明中的方法可以在半导体器件结构的PMOS区域或NMOS区域上实施，或在PMOS区域和NMOS区域上同时实施，本发明不对其进行限制，依据实际的工艺需求进行设定。

如图4A-4B所示，所形成的栅极结构400a相对于现有的栅极结构400b，扩大了沟道的区域，在沟道控制以及降低浅沟道效应等方面具有更加优越的性能，在间隙壁下方的轻掺杂区域结深相对于现有的轻掺杂区域结深变的较深。在本发明中位于所述半导体衬底上的用作沟道区的外延层，该沟道包括水平沟道部分和垂直沟道部分。

参照图5，示出了根据本发明一个实施方式制作栅极结构的工艺流程图，用于简要示出整个制造工艺的流程。具体地包括以下步骤：

步骤501提供半导体衬底；

步骤502在所述半导体衬底上依次形成二氧化硅硬掩膜层和氮化硅硬掩膜层；

步骤503图案化所述二氧化硅硬掩膜层和氮化硅硬掩膜层以露出所述半导体衬底，以形成开口结构；

步骤504在所述半导体衬底上所述开口中形成硅外延层，采用化学机械研磨去除多余的硅外延层，以使硅外延层与氮化硅硬掩膜层的顶部齐平；

步骤505去除氮化硅硬掩膜层，以露出所述二氧化硅硬掩膜层和硅外延层；

步骤506在所述硅外延层上形成栅极介电层，在所述栅极介电层和二氧化硅硬掩膜层上形成多晶硅层；

步骤507在所述半导体衬底上形成栅极；

步骤508执行LDD离子注入；

步骤509在所述半导体衬底上所述栅极的侧壁上形成间隙壁；

步骤510执行离子注入，在所述栅极结构两侧形成源漏区并进行退火；

此外，本发明提供了半导体器件的制备方法以外，明还提供了一种半导体器件，包括：

半导体衬底；

位于所述半导体衬底上的用作沟道区域的硅外延层；

位于所述硅外延层顶部和侧面上的栅极介电层；位于栅极介电层的顶部和侧面上环绕所述外延层的栅极。

作为进一步的优选，所述器件还包括：

位于所述半导体衬底和所述栅极之间的绝缘层；

所述沟道包括垂直沟道部分和水平沟道部分；

还包括位于所述栅极两侧的间隙壁；

位于所述绝缘层下方的半导体衬底中的LDD区域；

所述外延层材料为硅，所述绝缘层材料为二氧化硅，所述半导体衬底为硅。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。

Claims

1.一种制作半导体器件的方法，包括：

提供半导体衬底；

在所述半导体衬底上依次形成第一硬掩膜层和第二硬掩膜层；

图案化所述第一硬掩膜层和所述第二硬掩膜层，以形成开口；

在所述开口中形成外延层；

去除所述第二硬掩膜层；

在露出的所述外延层的顶部和侧面上形成栅极介电层；

在图案化的所述第一硬掩膜层和所述栅极介电层上形成栅极材料层；

图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极。

2.如权利要求1所述的方法，其特征在于，图案化所述栅极材料层和所述第一硬掩膜层，以形成环绕所述外延层的栅极的步骤中，所述第一硬掩膜层部分被去除。

3.如权利要求1所述的方法，其特征在于，所述第一硬掩膜层材料为二氧化硅、所述第二硬掩膜层材料为氮化硅。

4.如权利要求1所述的方法，其特征在于，所述外延层的材料为硅或锗化硅。

5.如权利要求1所述的方法，其特征在于，还包括在形成所述外延层之后采用化学机械研磨处理所述外延层，以使所述外延层的顶部和第二硬掩膜层的顶部齐平的步骤。

6.如权利要求1所述的方法，其特征在于，采用热氧化法在所述外延层表面上形成所述栅极介电层。

7.如权利要求1所述的方法，其特征在于，所述半导体衬底为硅。

8.如权利要求1所述的方法，其特征在于，在形成所述栅极之后，所述方法还包括以下步骤：

执行LDD离子注入；

在所述栅极结构的侧壁上形成间隙壁；

9.一种半导体器件，包括：

半导体衬底；

位于所述半导体衬底上的用作沟道区的外延层；

位于所述外延层顶部和侧面上的栅极介电层；位于所述栅极介电层的顶部和侧面上环绕所述外延层的栅极。

10.如权利要求9所述的器件，其特征在于，还包括位于所述半导体衬底和所述栅极之间的绝缘层。

11.如权利要求9所述的器件，其特征在于，所述沟道包括垂直沟道部分和水平沟道部分。

12.如权利要求9所述的器件，其特征在于，还包括位于所述栅极两侧的间隙壁。

13.如权利要求9所述的器件，其特征在于，还包括位于所述绝缘层下方的所述半导体衬底中的LDD区域。

14.如权利要求9所述的器件，其特征在于，所述外延层材料为硅，所述绝缘层材料为二氧化硅。

15.如权利要求9所述的器件，其特征在于，所述半导体衬底为硅。